DE102006012007B4 - Power semiconductor module with surface-mountable flat external contacts and method of making the same and its use - Google Patents
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Abstract
Leistungshalbleitermodul mit oberflächenmontierbaren flachen Außenkontakten (3), die auf der Unterseite (4) eines Kunststoffgehäuses (5) des Leistungshalbleitermoduls (1) Außenkontaktflächen bereitstellen, und mit mindestens einem Leistungshalbleiterchip (6), wobei eine Oberseite (7) des Leistungshalbleiterchips (6) Sourcekontaktflächen und Gatekontaktflächen und die Rückseite (8) des Halbleiterchips (6) eine Drainkontaktfläche (9) aufweist, wobei die flachen Außenkontakte (3) Oberseiten (10) aufweisen, die in einer inneren Gehäuseebene (11) angeordnet sind, wobei die Drainkontaktfläche (9) der Rückseite des Halbleiterchips (6) auf der Oberseite (10) eines Drainaußenkontaktes (13) fixiert ist, und wobei eine Isolationsschicht (14) in Form einer Isolationsfolie (25) die Oberseite (7) und Randseiten (15 bis 18) des Halbleiterchips (6) sowie die innere Gehäuseebene (11) und die Oberseiten (10) von Source- (19) und Gateaußenkontakten (20) unter Freilassung der Source- und Gatekontaktflächen auf der Oberseite (7) des Halbleiterchips (6) sowie unter Freilassung von Kontaktanschlussflächen auf den Oberseiten (10) der Source- (19) und Gateaußenkontakte (20), bedeckt, und wobei die Isolationsschicht...Power semiconductor module with surface-mountable flat external contacts (3) which provide external contact surfaces on the underside (4) of a plastic housing (5) of the power semiconductor module (1), and with at least one power semiconductor chip (6), wherein an upper side (7) of the power semiconductor chip (6) has source contact surfaces and gate contact surfaces and the rear side (8) of the semiconductor chip (6) have a drain contact surface (9), the flat external contacts (3) having top sides (10) arranged in an inner housing plane (11), the drain contact surface (9) the back side of the semiconductor chip (6) is fixed on the upper side (10) of a drain outer contact (13), and wherein an insulating layer (14) in the form of an insulating film (25) covers the upper side (7) and edge sides (15 to 18) of the semiconductor chip ( 6) as well as the inner housing plane (11) and the upper sides (10) of source (19) and gate outer contacts (20) leaving the source and G free atekontaktflächen on the upper side (7) of the semiconductor chip (6) and with the release of contact pads on the upper sides (10) of the source (19) and gate outer contacts (20), covered, and wherein the insulating layer ...
Description
Die Erfindung betrifft ein Leistungshalbleitermodul in einem Plastikgehäuse mit oberflächenmontierbaren flachen Außenkontakten und ein Verfahren zur Herstellung desselben unter Einsatz einer planaren Verbindungstechnik auf einem metallenen Schaltungsträger (leadframe). Bei einem derartigen Leistungshalbleitermodul mit oberflächenmontierbaren flachen Außenkontakten sind die Außenkontaktflächen der Außenkontakte auf der Unterseite des Halbleitermoduls angeordnet. Ein derartiges Leistungshalbleitermodul weist mindestens einen Leistungshalbleiterchip auf, wobei die Oberseite des Leistungshalbleiterchips Sourcekontaktflächen und Gatekontaktflächen aufweist und die Rückseite des Halbleiterchips eine Drainkontaktfläche besitzt.The invention relates to a power semiconductor module in a plastic housing with surface-mountable flat external contacts and a method for producing the same using a planar connection technique on a metal circuit carrier (leadframe). In such a power semiconductor module with surface-mountable flat external contacts, the external contact areas of the external contacts are arranged on the underside of the semiconductor module. Such a power semiconductor module has at least one power semiconductor chip, wherein the upper side of the power semiconductor chip has source contact areas and gate contact areas, and the rear side of the semiconductor chip has a drain contact area.
Die Kontaktierung von Leistungshalbleiterbauteilen, insbesondere von Leistungshalbleitermodulen mit hoher Stromdichte in einem Kunststoffgehäuse ist wegen der hohen Verlustwärmeentwicklung problematisch. Diese Verlustwärme muss nämlich innerhalb des Kunststoffgehäuses über Verbindungen mit möglichst hoher elektrischer und thermischer Leitfähigkeit von den Kontaktflächen des Halbleiterchips zu entsprechenden Anschlusskontakten eines metallenen Schaltungsträgers, der auch unter dem Stichwort ”lead frame” bekannt ist, abgeführt werden.The contacting of power semiconductor components, in particular of power semiconductor modules with high current density in a plastic housing is problematic because of the high heat loss development. This heat loss must namely within the plastic housing via connections with the highest possible electrical and thermal conductivity of the contact surfaces of the semiconductor chip to corresponding terminals of a metal circuit carrier, which is also known under the keyword "lead frame", be dissipated.
Eine konventionelle Verbindungstechnik ist die Drahtkontaktierung. Dabei werden die Verbindungen durch so genannte Bonddrähte aus Gold oder Aluminium hergestellt, wobei der Kontakt zwischen den Bonddrähten und den Kontaktflächen auf dem Halbleiterchip sowie den Kontaktflächen auf einem Schaltungsträger durch Legieren der beteiligten Metalle unter Energiezufuhr entsteht. Jedoch sind die relativ kleinen Querschnittsflächen der Drahtverbindungen maßgebend für einen hohen Verbindungswiderstand. Außerdem stehen derartige Drahtverbindungen einer weiteren Verkleinerung der Kontaktflächen auf der Oberseite des Halbleiterchips, einer fortschreitenden Chipminiaturisierung und einer zunehmenden Integration im Wege.A conventional connection technique is wire bonding. In this case, the connections are made by so-called bonding wires made of gold or aluminum, wherein the contact between the bonding wires and the contact surfaces on the semiconductor chip and the contact surfaces on a circuit substrate by alloying the metals involved is formed with energy. However, the relatively small cross-sectional areas of the wire connections are decisive for a high connection resistance. In addition, such wire connections stand in the way of a further reduction of the contact areas on the upper side of the semiconductor chip, a progressive chip miniaturization and an increasing integration.
Weitere Nachteile derartiger Bonddraht-Technologien sind die thermomechanischen Belastungen des Halbleiterchips bei der Kontaktierung und die mögliche Bonddrahtverwehung bei der Pressmassenumhüllung der Modulkomponenten beim Einbetten in eine Kunststoffgehäusemasse. Ferner sind eine weitere Schwachstelle für Bonddrahtabrisse die aufgeschmolzenen und später rekristallisierten Bereiche an den Kontaktflächen. Dort werden Alterungsvorgänge der Legierungsverbindungen beobachtet, wobei Diffusionsvorgänge eine schleichende Erhöhung des Kontaktwiderstandes und damit ein Zuverlässigkeitsproblem für das Leistungshalbleitermodul darstellen.Further disadvantages of such bonding wire technologies are the thermo-mechanical stresses of the semiconductor chip during the contacting and the possible bonding wire drift in the compression molding of the module components when embedded in a plastic housing composition. Furthermore, a further weak point for bonding wire breaks the melted and later recrystallized areas at the contact surfaces. There aging processes of the alloy compounds are observed, wherein diffusion processes represent a gradual increase in the contact resistance and thus a reliability problem for the power semiconductor module.
Eine Alternative wurde für die so genannten P-TDSON-Gehäuse (Plastic Thin Dual Small Outline Non leaded package) entwickelt. Diese alternative Kontaktierungsmethode ist auch unter dem Begriff ”Klemmbügelmethode” bekannt, wobei ein Metallbügel anstelle der Bonddrähte aufgrund seiner größeren Querschnittsfläche eine großflächige Kontaktierung der Sourcekontaktflächen ermöglicht, was zu einer Herabsetzung des elektrischen Widerstandes führt. Gleichzeitig wird mit der Klemmbügelmethode die Wärmeabfuhr von den Chipoberseiten durch einen reduzierten thermischen Widerstand und eine erhöhte Wärmepufferkapazität einer derartigen Klemmbügelverbindung verbessert. Jedoch begrenzt der Bügelaufbau in Folge seiner Abmessungen eine fortschreitende und verbesserte Integration von Leistungshalbleiterchips in entsprechenden Leistungshalbleitermodulen.An alternative has been developed for the so-called P-TDSON (Plastic Thin Dual Small Outlines Non-leaded package) packages. This alternative method of contacting is also known by the term "clip-on method", wherein a metal bracket instead of the bonding wires allows large-area contacting of the source contact areas due to its larger cross-sectional area, which leads to a reduction of the electrical resistance. At the same time, with the clamp strap method, heat removal from the chip tops is improved by reduced thermal resistance and increased heat buffer capacity of such clamp yoke connection. However, due to its dimensions, the strap assembly limits progressive and improved integration of power semiconductor chips in corresponding power semiconductor modules.
Die Flexibilität derartiger Bügelstrukturen ist gering im Hinblick auf die Anordnung der Bondkontaktflächen, weshalb eine Änderung jeweils eine neue Bügelkonstruktion erforderlich macht. Die Kontaktierung auf den Kontaktflächen des Halbleiterchips bzw. auf den Kontaktanschlussflächen des so genannten ”lead frame” erfolgt durch Löten mit einer Lotpaste. Hier bildet das Beseitigen von Flussmittelrückständen durch einen nachfolgenden Reinigungsschritt einen kritischen Vorgang. Die Flussmittelrückstände verfügen über eine perfekte Haftung auf den Komponenten beim Einbetten und beeinflussen nachteilig die Zuverlässigkeit des Leistungshalbleitermoduls. Zusätzlich sind Ermüdungsrisse in den Lotverbindungen bei thermomechanischen Belastungen ein Zuverlässigkeitsproblem.The flexibility of such strap structures is low in terms of the arrangement of the bonding pads, which is why a change in each case makes a new bracket construction required. The contacting on the contact surfaces of the semiconductor chip or on the contact pads of the so-called "lead frame" by soldering with a solder paste. Here, the removal of flux residues by a subsequent cleaning step is a critical process. The flux residues have perfect adhesion to the components during embedding and adversely affect the reliability of the power semiconductor module. In addition, fatigue cracks in the solder joints in thermo-mechanical loads are a reliability problem.
Aus der Druckschrift
Auch die Druckschrift
Ferner ist aus der Druckschrift
Aufgabe der Erfindung ist es, die Nachteile im Stand der Technik zu überwinden und Kontaktierungsmöglichkeiten innerhalb von Leistungshalbleitermodulen in Kunststoffgehäusen zu schaffen, die mit der Miniaturisierung insbesondere bei P-TDSON- oder P-VQFN-Gehäusen Schritt halten können und an die ständige Miniaturisierung anpassbar sind.The object of the invention is to overcome the disadvantages in the prior art and to provide contacting possibilities within power semiconductor modules in plastic housings, which can keep pace with the miniaturization especially in P-TDSON or P-VQFN packages and are adaptable to the constant miniaturization ,
Diese Aufgabe wird mit dem Gegenstand der unabhängigen Ansprüche gelöst. vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.This object is achieved with the subject matter of the independent claims. advantageous developments of the invention will become apparent from the dependent claims.
Erfindungsgemäß wird ein Leistungshalbleitermodul mit oberflächenmontierbaren flachen Außenkontakten, die auf der Unterseite eines Kunststoffgehäuses des Leistungshalbleitermoduls Außenkontaktflächen bereitstellen, geschaffen. Das Leistungshalbleitermodul weist mindestens einen Leistungshalbleiterchip auf, wobei die Oberseite des Leistungshalbleiterchips Sourcekontaktflächen und Gatekontaktflächen und die Rückseite des Halbleiterchips eine Drainkontaktfläche aufweist. Die flachen Außenkontakte weisen Oberseiten auf, die in einer inneren Gehäuseebene angeordnet sind. Die Drainkontaktfläche der Rückseite des Halbleiterchips ist auf der Oberseite eines Drainaußenkontaktes fixiert. Eine Isolationsschicht, vorzugsweise eine Isolationsfolie, bedeckt die Oberseite und Randseiten des Halbleiterchips, sowie die innere Gehäuseebene unter Freilassung der Source- und Gatekontaktflächen auf der Oberseite des Halbleiterchips. Ferner bedeckt die Isolationsschicht unter Freilassung von Kontaktanschlussflächen die Oberseiten der Source- und Gateaußenkontakte. Dabei überbrückt die Isolationsschicht annähernd planar einen Zwischenraum zwischen den Außenkontakten im Bereich der inneren Gehäuseebene.According to the invention, a power semiconductor module is provided with surface-mountable flat external contacts which provide external contact areas on the underside of a plastic housing of the power semiconductor module. The power semiconductor module has at least one power semiconductor chip, wherein the upper side of the power semiconductor chip has source contact areas and gate contact areas and the rear side of the semiconductor chip has a drain contact area. The flat external contacts have tops which are arranged in an inner housing plane. The drain contact surface of the back side of the semiconductor chip is fixed on the top of a drain outer contact. An insulating layer, preferably an insulating film, covers the upper side and edge sides of the semiconductor chip, as well as the inner housing plane, leaving the source and gate contact areas on the upper side of the semiconductor chip. Furthermore, the insulation layer covers the upper sides of the source and gate external contacts, leaving contact pads free. In this case, the insulating layer bridges an approximately space between the outer contacts in the region of the inner housing level.
Ein weiterer Aspekt der Erfindung betrifft ein Leistungshalbleitermodul mit oberflächenmontierbaren flachen Außenkontakten, die auf der Unterseite des Kunststoffgehäuses des Halbleitermoduls vorgesehen sind. Dieses Leistungshalbleitermodul weist mindestens einen Leistungshalbleiterchip auf, wobei die Oberseite des Leistungshalbleiterchips Sourcekontaktflächen und Gatekontaktflächen und die Rückseite des Halbleiterchips eine Drainkontaktfläche aufweist. Außerdem weisen die flachen Außenkontakte Oberseiten auf, die in einer inneren Gehäuseebene angeordnet sind und Außenkontaktflächen auf der Unterseite des Kunststoffgehäuses aufweisen.Another aspect of the invention relates to a power semiconductor module with surface-mountable flat external contacts, which are provided on the underside of the plastic housing of the semiconductor module. This power semiconductor module has at least one power semiconductor chip, wherein the upper side of the power semiconductor chip has source contact areas and gate contact areas and the rear side of the semiconductor chip has a drain contact area. In addition, the flat outer contacts on tops, which are arranged in an inner housing level and have external contact surfaces on the underside of the plastic housing.
Dabei ist die Drainkontaktfläche des Halbleiterchips auf der Oberseite eines Drainaußenkontaktes fixiert. Eine Isolationsfolie bedeckt die Oberseite und die Randseiten des Halbleiterchips sowie die innere Gehäuseebene unter Freilassung der Source- und Gatekontaktflächen auf der Oberseite des Halbleiterchips sowie unter teilweiser Freilassung der Oberseiten der Source- und Gateaußenkontakte. Auf dieser Isolationsfolie ist eine metallische Sourceverbindungsschicht als Hochstromstreifenleitung angeordnet, die sich auf der Isolationsfolie von den Sourcekontaktflächen zu den Oberseiten der Sourceaußenkontakte erstreckt. Ferner ist auf der Isolationsfolie mindestens eine Gateverbindungsschicht als Signalstreifenleitung angeordnet, die sich von den Gatekontaktflächen auf dem Halbleiterchip zu der Oberseite des Gateaußenkontaktes unter Überbrückung des Zwischenraums zwischen den Außenkontakten erstreckt.In this case, the drain contact surface of the semiconductor chip is fixed on the top of a drain outer contact. An insulating foil covers the top side and the edge sides of the semiconductor chip as well as the inner housing plane, leaving the source and gate contact areas on the upper side of the semiconductor chip as well as partially freeing the top sides of the source and gate external contacts. On this insulating film, a metallic source interconnection layer is arranged as a high-current strip line which extends on the insulating film from the source contact surfaces to the upper sides of the source outer contacts. Furthermore, at least one gate connection layer is arranged on the insulation film as signal strip line, which extends from the gate contact areas on the semiconductor chip to the top side of the gate external contact while bridging the gap between the external contacts.
Diese Leistungshalbleitermodule haben den Vorteil, dass die Sourcekontaktflächen auf der Oberseite des Halbleiterchips zu einer großflächigen Verbindungsschicht zusammengeschaltet sind, wobei sowohl die Schrittweite bzw. der so genannte ”pitch” der Sourcekontaktflächen als auch die flächige Erstreckung der einzelnen Sourcekontaktfläche beliebig verkleinert werden kann, ohne dass eine zuverlässige Verbindung zu der flächigen Metallisierungsschicht auf der Isolationsschicht abreißt. Das Gleiche gilt für die Gatekontaktflächen, die zu einem kleineren Beschichtungsbereich zusammengeführt werden und von dort aus ähnlich wie die Sourcekontaktflächen auf der Oberseite des Halbleiterchips über eine entsprechende Gateverbindungsschicht mit der Oberseite eines Gateaußenkontaktes unmittelbar verbunden sind. Außer der Isolationsschicht sind keine weiteren Substrate oder Zwischenlagen erforderlich, um die Sourcekontaktflächen bzw. die Gatekontaktflächen elektrisch mit den entsprechenden Oberseiten der Außenkontakte im Bereich der Gehäuseunterseite zu verbinden. Dabei ist es ferner möglich, auf raumgreifende, sich nach außen erstreckende Außenflachleiter zu verzichten und für die Kontaktierung mit der zur Verfügung stehenden Unterseite des Kunststoffgehäuses des Leistungshalbleitermoduls vollständig auszukommen.These power semiconductor modules have the advantage that the source contact areas on the upper side of the semiconductor chip are interconnected to form a large-area connection layer, wherein both the step size or the so-called "pitch" of the source contact areas and the areal extent of the individual source contact area can be arbitrarily reduced without a reliable connection to the sheet metallization on the insulating layer breaks off. The same applies to the gate contact areas which are brought together to form a smaller coating area and from which, similar to the source contact areas on the upper side of the semiconductor chip, via a corresponding gate connection layer are directly connected to the upper side of a gate external contact. Apart from the insulating layer, no further substrates or intermediate layers are required in order to electrically connect the source contact areas or the gate contact areas with the corresponding upper sides of the external contacts in the area of the housing underside. That's it Furthermore, it is possible to dispense with expansive, outwardly extending outer flat conductor and to get along completely for the contact with the available bottom of the plastic housing of the power semiconductor module.
Ein weiterer Vorteil liegt darin, dass nun die Miniaturisierung derartiger Leistungshalbleitermodule fortschreiten kann, ohne dass neue Klemmbügel entwickelt werden müssen oder dass entsprechende Außenflachleiter oder Verdrahtungssubstrate, wie sie noch im Stand der Technik eingesetzt werden, an die Verbindungsschichten bzw. an die Form des Halbleiterchips anzupassen sind.A further advantage is that the miniaturization of such power semiconductor modules can now proceed without the need to develop new clamping brackets or to adapt the corresponding external flat conductors or wiring substrates, as used in the prior art, to the connection layers or to the shape of the semiconductor chip are.
Gemäß der Erfindung weist die Isolationsschicht eine auflaminierte strukturierte Isolationsfolie auf. Mit einer derartigen Isolationsfolie, die einerseits die innere koplanare Gehäuseebene bedeckt, soweit sie nicht von dem Halbleiterchip mit seinem Drainkontakt in Anspruch genommen wird, und außerdem sich an die Ränder des Halbleiterchips und an die Oberseite des Halbleiterchips anschmiegt, ist der Vorteil verbunden, dass eine hohe Flexibilität beim Aufbau eines Leistungshalbleitermoduls möglich wird und derartige Leistungshalbleitermodul durch kostengünstiges Laminieren unterschiedlich strukturierter Schichten bzw. Folien auf den Oberseiten der Außenkontakte und auf den Oberseiten der Halbleiterchips preiswert hergestellt werden können.According to the invention, the insulation layer has a laminated structured insulation film. With such an insulating film, which on the one hand covers the inner coplanar housing plane, as far as it is not occupied by the semiconductor chip with its drain contact, and also conforms to the edges of the semiconductor chip and to the top of the semiconductor chip, the advantage that a high flexibility in the construction of a power semiconductor module is possible and such power semiconductor module can be inexpensively produced by inexpensive lamination of differently structured layers or films on the tops of the external contacts and on the tops of the semiconductor chips.
Wie allgemein bekannt, sind Isolationsfolien nicht starr, sondern folgen den thermischen Beanspruchungen durch ausgleichende Expansion oder Kontraktion und liefern den Vorteil, dass die darauf angeordnete Verbindungsschicht sowohl für die Sourcekontaktflächen als auch für die Gatekontaktflächen diesem Ausdehnungsverhalten folgen können, ohne dass Versprödung oder Mikrorissbildung, wie sie von Bonddrähten bekannt sind, auftreten. Eine solche Folie hat den weiteren Vorteil, dass sie sich den Gegebenheiten auf der innere koplanaren Gehäuseebene anpasst und den mit seiner Drainkontaktfläche auf der inneren koplanaren Gehäuseebene angeordneten Halbleiterchip ohne Verspannungen umhüllen kann. Dazu wird beim Aufbringen der Isolationsfolie das Gesamtsystem auf die Erweichungstemperatur der Folie erwärmt. Ein weiterer Vorteil ist, dass die Verbindungsfolie eine Brücke bildet, welche den Zwischenraum zwischen den Außenkontakten im Bereich der inneren koplanaren Gehäuseebene annähernd planar überbrückt und eine Plattform für das Aufbringen der Verbindungsschichten bereitstellt.As is well known, insulating films are not rigid, but follow the thermal stresses by compensatory expansion or contraction and provide the advantage that the interconnecting layer disposed thereon can follow this expansion behavior for both the source and gate contact surfaces without embrittlement or microcracking, such as they are known from bond wires occur. Such a film has the further advantage that it adapts to the conditions on the inner coplanar housing plane and can wrap the semiconductor chip arranged with its drain contact surface on the inner coplanar housing plane without tension. For this purpose, the entire system is heated to the softening temperature of the film when applying the insulation film. Another advantage is that the connecting foil forms a bridge which bridges the gap between the external contacts in the region of the inner coplanar housing plane approximately planar and provides a platform for the application of the connecting layers.
In einer weiteren bevorzugten Ausführungsform der Erfindung weisen die Source- und Gateverbindungsschichten eine mehrlagige Metallschicht auf. Diese mehrlagige Metallschicht kann einmal eine untere Metallschicht zur Haftvermittlung und zur Verbesserung der Kontaktgabe zu den zu kontaktierenden Sourcekontaktflächen und Gatekontaktflächen ermöglichen und eine weitere Metalllage aufweisen, welche die erforderliche Dicke für eine niederohmige Verbindung der Source- bzw. Gatekontaktflächen mit den entsprechenden Source- bzw. Gateaußenkontakten sicherstellt.In a further preferred embodiment of the invention, the source and gate connection layers comprise a multilayer metal layer. This multilayer metal layer may once enable a lower metal layer to promote adhesion and improve contact with the source contact pads and gate pads to be contacted, and another metal layer having the required thickness for low-resistance connection of the source and gate pads to the corresponding source and gate pads, respectively. Gateaußenkontakten ensures.
In einer weiteren Ausführungsform der Erfindung weist die Source- bzw. Gateverbindungsschicht eine obere Metallschicht aus Kupfer oder einer Kupferlegierung auf. Diese Ausführungsform der Erfindung hat den Vorteil, dass Kupfer ein Garant für eine niederohmige elektrische Verbindung ist und dass dieses Kupfer in großer Dicke über eine galvanische oder chemische Abscheidung auf der Oberseite der Isolationsschicht bzw. der Isolationsfolie abgeschieden werden kann. Da diese Kupferschicht sich nicht allein auf der Oberseite des Halbleiterchips befindet, sondern auch bis zu der koplanar inneren Gehäuseebene reichen muss, kann diese niederohmige Beschichtung nicht bereits vorbereitend auf dem entsprechenden Halbleiterwafer aufgebracht werden, sondern es ist dieser Abscheidevorgang für die Fertigstellung und Montage des Leistungshalbleitermoduls vorzusehen.In a further embodiment of the invention, the source or gate connection layer has an upper metal layer made of copper or a copper alloy. This embodiment of the invention has the advantage that copper is a guarantee for a low-resistance electrical connection and that this copper can be deposited in large thickness via a galvanic or chemical deposition on the top of the insulating layer or the insulating film. Since this copper layer is not only located on the top of the semiconductor chip, but must also extend to the coplanar inner housing level, this low-resistance coating can not already be prepared preparatory to the corresponding semiconductor wafer, but it is this deposition process for the completion and assembly of the power semiconductor module provided.
Darüber hinaus weist das Leistungshalbleitermodul an den flachen oberflächenmontierbaren Außenkontakten ebenfalls eine Kupferschicht oder eine Kupferlegierung auf. Diese Kupferschicht bzw. Kupferlegierung wurde aus einem Blechstreifen in entsprechende Strukturen für die Sourceaußenkontaktflächen, die Drainaußenkontaktfläche und/oder die Gateaußenkontaktfläche strukturiert. Dazu wird vorzugsweise eine Ätztechnik eingesetzt. Auf die Unterseiten der Außenkontakte können ebenfalls lötbare Beschichtungen aufgebracht sein. Diese lötbaren Beschichtungen haben den Vorteil, dass die Oberflächenmontage der Außenkontakte des Leistungshalbleitermoduls auf einfachste Weise mit entsprechenden übergeordneten Schaltungsplatinen verbindbar ist.In addition, the power semiconductor module also has a copper layer or a copper alloy on the flat surface-mountable external contacts. This copper layer or copper alloy was structured from a sheet metal strip into corresponding structures for the outer contact surfaces, the drain outer contact surface and / or the outer gate contact surface. For this purpose, preferably an etching technique is used. Solderable coatings can also be applied to the undersides of the external contacts. These solderable coatings have the advantage that the surface mounting of the external contacts of the power semiconductor module can be connected in the simplest manner with corresponding higher-level circuit boards.
In einem weiteren Aspekt der Erfindung weist das Leistungshalbleitermodul auf dem Leistungshalbleiterchip einen oder mehrere gestapelte Halbleiterchips auf, die derart auf der Oberseite eines Leistungshalbleiterchips fixiert sind, dass sie einen Teil der Oberseite des Leistungshalbleiterchips in Anspruch nehmen. Als gestapelte Halbleiterbauteile kommen vorzugsweise Logikbauelemente in Einsatz, die in ihrer flächigen Erstreckung kleiner sind als die Leistungshalbleiterchips. Für die Verdrahtung dieser gestapelten Halbleiterchips auf den Leistungshalbleiterchips kann ebenfalls die oben offenbarte Technik mit Isolationsschicht und metallischen Verbindungsschichten eingesetzt werden.In a further aspect of the invention, the power semiconductor module has on the power semiconductor chip one or more stacked semiconductor chips which are fixed on the top side of a power semiconductor chip such that they occupy part of the top side of the power semiconductor chip. As stacked semiconductor components preferably logic components are used, which are smaller in their areal extent than the power semiconductor chips. For the wiring of these stacked semiconductor chips on the power semiconductor chips, the above-disclosed insulation layer and metal interconnection layer technique can also be used.
Im Falle des gestapelten Halbleiterbauteils ist es sogar möglich, auch interne Verbindungsschichten zwischen Kontaktflächen des gestapelten Halbleiterchips und Kontaktflächen der Leistungshalbleiterchips vorzusehen. Dieses kann mit dem gleichen Verfahrensschritt erfolgen wie das Aufbringen der Verbindungsschichten auf den übrigen Komponenten des Leistungshalbleitermoduls. Damit erfolgt ein Herstellen der entsprechenden Verbindungsschichten gleichzeitig mit den Verbindungsschichten zwischen Sourcekontaktflächen und Sourceaußenkontakten sowie zwischen Gatekontaktflächen und Gateaußenkontakten. In the case of the stacked semiconductor device, it is even possible to provide internal connection layers between contact areas of the stacked semiconductor chip and contact areas of the power semiconductor chips. This can be done with the same process step as the application of the bonding layers on the other components of the power semiconductor module. Thus, the corresponding connection layers are produced simultaneously with the connection layers between source contact surfaces and external source contacts and between gate contact surfaces and gate external contacts.
Bei Einsatz einer Isolationsfolie kann das Freihalten der Source- und Gatekontaktflächen auf der Oberseite des Halbleiterchips dadurch gewährleistet werden, dass vor dem Aufbringen der Isolationsfolie diese entsprechend gestanzte Bereiche mit Durchgangsöffnungen aufweist. Eine derartige Stanztechnik ist bei der Herstellung von großflächigen Kontakten auf der Oberseite des Halbleiterchips und/oder der Oberseite der Außenkontakte von Vorteil. Müssen jedoch nur kleine Durchgangsöffnungen durch die Isolationsfolie geschaffen werden, so ist es von Vorteil, zunächst die Isolationsfolie aufzubringen und dann mittels Laserablation das Freihalten der Sourcekontaktflächen bzw. der Gatekontaktflächen auf der Oberseite des Halbleiterchips zu erreichen.When using an insulating film, the keeping free of the source and gate contact surfaces on the upper side of the semiconductor chip can be ensured by having correspondingly punched regions with through openings before applying the insulating film. Such a punching technique is advantageous in the production of large-area contacts on the upper side of the semiconductor chip and / or the upper side of the external contacts. However, if only small through-openings have to be created through the insulating film, it is advantageous to first apply the insulating film and then to achieve the keeping of the source contact areas or the gate contact areas on the upper side of the semiconductor chip by means of laser ablation.
Ein Verfahren zur Herstellung eines Leistungshalbleitermoduls mit oberflächenmontierbaren flachen Außenkontakten, die auf der Unterseite eines Kunststoffgehäuses angeordnet sind, weist die nachfolgenden Verfahrensschritte auf.A method for producing a power semiconductor module with surface-mountable flat external contacts, which are arranged on the underside of a plastic housing, comprises the following method steps.
Zunächst wird eine Anordnung von flachen Außenkontakten für das oberflächenmontierbare Halbleitermodul in einem Flachleiterrahmen hergestellt, wobei die Oberseiten der Außenkontakte eben ausgerichtet werden und eine koplanare innere Gehäuseebene bilden. Außerdem wird ein Halbleiterchip hergestellt, wobei die Oberseite des Halbleiterchips Sourcekontaktflächen und Gatekontaktflächen und die Rückseite des Halbleiterchips eine Drainkontaktfläche aufweist. Anschließend wird dieser Halbleiterchip mit seiner Drainkontaktfläche auf seiner Rückseite auf einer Oberseite eines Drainaußenkontaktes des Flachleiterrahmens fixiert.First, an array of flat external contacts for the surface mount semiconductor module is fabricated in a leadframe with the tops of the external contacts aligned and forming a coplanar internal package plane. In addition, a semiconductor chip is produced, wherein the top side of the semiconductor chip has source contact areas and gate contact areas and the back side of the semiconductor chip has a drain contact area. Subsequently, this semiconductor chip is fixed with its drain contact surface on its rear side on an upper side of a drain outer contact of the leadframe.
Danach wird auf diese Struktur eine strukturierte Isolationsschicht aufgebracht, wobei diese auf die Randseiten und die Oberseite des Halbleiterchips und die innere koplanare Gehäuseebene unter Freilassen der Source- und Gatekontaktflächen und unter teilweisem Freilassen der Oberseiten der Außenkontakte aufgebracht wird. Schließlich erfolgt ein Aufbringen einer strukturierten Metallschicht als planare Verbindungsschicht zwischen Sourcekontaktflächen und Oberflächen der Sourceaußenkontakte sowie zwischen Gatekontaktflächen auf der Oberseite des Halbleiterchips und den Oberflächen der Gateaußenkontakte. Nach dem Aufbringen dieser Verbindungsschicht können nun die fertigen Komponenten in eine Kunststoffgehäusemasse eingebettet werden, wobei die Außenkontakte auf der Unterseite des Kunststoffgehäuses mit ihren Außenkontaktflächen aus der Kunststoffgehäusemasse herausragen.Thereafter, a structured insulation layer is applied to this structure, which is applied to the edge sides and the top of the semiconductor chip and the inner coplanar housing level, leaving the source and gate contact surfaces and partially freeing the tops of the external contacts. Finally, a patterned metal layer is applied as a planar connection layer between source contact surfaces and surfaces of the external source contacts and between gate contact areas on the top side of the semiconductor chip and the surfaces of the gate external contacts. After the application of this compound layer, the finished components can now be embedded in a plastic housing composition, wherein the outer contacts protrude on the underside of the plastic housing with their outer contact surfaces of the plastic housing composition.
Dieses Verfahren hat den Vorteil, dass mit zunehmender Miniaturisierung auch die Isolationsschicht und die metallische Verbindungsschicht ohne Probleme verkleinert werden können. Außerdem hat dieses Verfahren den Vorteil, dass der gesamte Aufbau des Halbleitermoduls auf einem Flachleiterrahmen erfolgen kann, der lediglich Außenkontakte aufweist und diese auf der Unterseite des Kunststoffgehäuses des Halbleitermoduls vorsieht.This method has the advantage that with increasing miniaturization, the insulation layer and the metallic compound layer can be reduced without problems. In addition, this method has the advantage that the entire structure of the semiconductor module can be made on a leadframe, which has only external contacts and this provides on the bottom of the plastic housing of the semiconductor module.
Schließlich hat das Verfahren mit der vorgesehenen planaren Verbindungstechnik die Vorteile:
- 1. eines geringen elektrischen Widerstandes und einer hohen effektiven Wärmeabfuhr von der Chipoberseite aufgrund des großen Verbindungsquerschnitts im Vergleich zu herkömmlichen Bonddrähten;
- 2. eines schnellen und verlustarmen Schaltens durch verminderte Streuinduktivitäten der relativ flachen Verbindungsschicht;
- 3. der gleichzeitigen Herstellung aller Verbindungen und wird mit der zunehmenden Anzahl von Verbindungen, die in einem Gehäuse zu erzeugen sind, ständig vorteilhafter;
- 4. einer deutlich höheren Integrationsdichte durch die Reduzierung der minimal erforderlichen Kontaktflächengrößen für die Sourcekontaktflächen und die Gatekontaktflächen;
- 5. einer hohen Flexibilität des Strukturierungsprozesses bei konstruktiven Änderungen der Kontaktflächengeometrien;
- 6. einer Auskleidung der Kontaktflächen mit einer diffusionshemmenden und/oder haftverbesserenden Schicht unterhalb der Verbindungsschicht, womit zuverlässigkeitsrelevante Schwachstellen an den Metallkontaktstellen vermieden werden;
- 7. eines Stapelaufbaus mit abwechselnder Folge von Isolations- und Verbindungsschichten, der durch die Mehrlagigkeit der Verdrahtungsschicht vielfältige Möglichkeiten der Leitungsentflechtung bietet,
- 8. einer geringeren Bauhöhe der Verbindung, die schließlich einen flachen Gehäuseaufbau ermöglicht.
- 1. a low electrical resistance and a high effective heat dissipation from the chip top due to the large cross-sectional area compared to conventional bonding wires;
- 2. a fast and low-loss switching by reduced stray inductance of the relatively flat connection layer;
- 3. the simultaneous production of all connections and becomes more and more advantageous with the increasing number of connections to be produced in a housing;
- 4. a significantly higher integration density by reducing the minimum required contact area sizes for the source contact areas and the gate contact areas;
- 5. a high flexibility of the structuring process with constructive changes of the contact surface geometries;
- 6. a lining of the contact surfaces with a diffusion-inhibiting and / or adhesion-improving layer below the connecting layer, whereby reliability-relevant weak points at the metal contact points are avoided;
- 7. a stacking structure with alternating sequence of insulation and interconnection layers, which offers manifold possibilities of line unbundling due to the multilayeredness of the wiring layer,
- 8. a lower height of the connection, which finally allows a flat housing structure.
Planare Verbindungstechniken existieren zwar wie oben erwähnt in verschiedenen Ausführungsformen, wobei aber die Anwendung bisher auf isolierende Substrate beschränkt ist. Bei der vorliegenden Erfindung ist der Einsatz einer planaren Verbindungstechnik in einem auf einem ”lead frame”-basierenden Kunststoffgehäuse verwirklicht, bei dem die zuerst aufgebrachte Isolationsschicht eine die Verbindungsschicht tragende Brücke über den Gräben zwischen dem Drainaußenkontakt, auf dem der Chip angeordnet ist, und den weiteren Gehäuseaußenkontakten bildet. Bei dem oben beschriebenen Verfahren werden somit in vorteilhafter Weise nacheinander eine Isolationsschicht und eine metallische Verbindungsschicht auf das mit einem oder mehreren Halbleiterchips bestückten ”lead frame” aufgebracht und auch strukturiert und zwar in einer Weise, die zu großflächigen, flachen Verbindungen zwischen den Kontaktflächen des Halbleiterchips und den Oberseiten der Außenkontakte führt.Although planar connection techniques exist as mentioned above in various embodiments, but the application is so far limited to insulating substrates. In the present invention, the use of a planar Connection technology realized in a on a "lead frame" -based plastic housing, wherein the first applied insulating layer forms a connecting layer bearing bridge over the trenches between the drain outer contact on which the chip is arranged, and the other housing outer contacts. In the method described above, an insulation layer and a metallic interconnection layer are thus advantageously successively applied to the "lead frame" equipped with one or more semiconductor chips and also structured in a manner that leads to large-area, flat connections between the contact surfaces of the semiconductor chip and the tops of the external contacts.
In einer bevorzugten Durchführungsform des Verfahrens wird zum Fixieren des Halbleiterchips dieser mit seiner Drainkontaktfläche auf einer Oberseite eines Drainkontaktes des Flachleiterrahmens aufgelötet. Vorbereitend für das Auflöten kann entweder die Oberseite des Drainaußenkontaktes eine Lotschicht aufweisen und/oder die Rückseite des Halbleiterchips mit einer Lotschicht versehen sein.In a preferred embodiment of the method, for fixing the semiconductor chip, it is soldered with its drain contact surface on an upper side of a drain contact of the leadframe. Preparing for the soldering, either the upper side of the drain outer contact can have a solder layer and / or the back side of the semiconductor chip can be provided with a solder layer.
In einer weiteren bevorzugten Ausführungsform der Erfindung wird anstelle der Lotschicht ein elektrisch leitender Klebstoff eingesetzt. Dieser elektrisch leitende Klebstoff kann auch durch eine beidseitig klebende, aber elektrisch leitende Folie realisiert werden. Dieses hat den Vorteil, dass ein extremes Aufheizen zum Fügen des Halbleiterchips auf den Drainaußenkontakt vermieden werden kann, zumal die Temperaturen für ein Aushärten der Klebstoffschicht bzw. der Klebefolie um mehrere 10°C niedriger sind als die erforderlichen Temperaturen für ein Auflöten.In a further preferred embodiment of the invention, an electrically conductive adhesive is used instead of the solder layer. This electrically conductive adhesive can also be realized by a double-sided adhesive, but electrically conductive film. This has the advantage that an extreme heating for joining the semiconductor chip to the drain outer contact can be avoided, especially since the temperatures for curing the adhesive layer or the adhesive film by several 10 ° C are lower than the required temperatures for soldering.
Wie oben beschrieben, wird vorzugsweise in diesem Verfahren eine Isolationsfolie eingesetzt, um die Gräben zwischen den einzelnen Außenkontaktflächen der koplanaren inneren Gehäuseebene zu überbrücken, bis in dem abschließenden Verfahrensschritt alle zusammengebauten Komponenten in einer Kunststoffgehäusemasse eingebettet werden. Wird als Isolationsschicht eine Isolationsfolie eingesetzt, so kann diese bereits vor dem Aufbringen derart vorbereitet werden, dass entsprechende Durchgangsöffnungen an den Stellen eingestanzt werden, an denen ein Zugriff zu den Oberseiten der Außenkontakte sowie ein Zugriff zu den Sourcekontaktflächen und/oder den Gatekontaktflächen auf der Oberseite des Halbleiterchips erforderlich ist.As described above, preferably in this method an insulating film is used to bridge the trenches between the individual outer contact surfaces of the coplanar inner housing plane until in the final process step all assembled components are embedded in a plastic housing composition. If an insulation film is used as insulation layer, then it can be prepared before application in such a way that corresponding passage openings are punched at the locations where access to the tops of the external contacts and access to the source contact surfaces and / or the gate contact surfaces on the top of the semiconductor chip is required.
Bei einer nachträglichen Strukturierung der Isolationsfolie können durch Laserablation die entsprechenden Sourcekontakte bzw. Gatekontakte als auch die entsprechenden Bereiche der Oberseiten der Außenkontakte freigelegt werden. Das Aufbringen der Verbindungsschicht kann lagenweise erfolgen, wobei eine untere erste Lage mittels Sputterverfahren abgeschieden wird und anschließend diese gesputterte Schicht Grundlage ist, um eine zweite entsprechend dickere Verbindungsschicht mittels elektrolytischem Verfahren abzuscheiden. Als erste Lage kann eine haftvermittelnde und/oder eine diffusionshemmende elektrisch leitende Lage aufgebracht werden, um von vornherein Adhäsionsprobleme und/oder Versprödungsprobleme durch Diffusion und Bildung intermetallischer Phasen zu vermeiden. Die Erfindung beinhaltet die Verwendung des obigen Verfahrens zur Herstellung von Halbleitermodulen insbesondere in so genannten P-TDSOH-Gehäusen und/oder in P-VQFN-Gehäusen oder Modifikationen dieser Gehäusetypen.In the case of subsequent structuring of the insulation film, the corresponding source contacts or gate contacts as well as the corresponding areas of the upper sides of the external contacts can be exposed by laser ablation. The application of the bonding layer can be carried out in layers, wherein a lower first layer is deposited by sputtering and then this sputtered layer is the basis for depositing a second correspondingly thicker bonding layer by means of an electrolytic process. As the first layer, an adhesion-promoting and / or a diffusion-inhibiting, electrically conductive layer can be applied, in order to prevent adhesion problems and / or embrittlement problems by diffusion and formation of intermetallic phases from the outset. The invention involves the use of the above method for producing semiconductor modules, in particular in so-called P-TDSOH packages and / or in P-VQFN packages or modifications of these package types.
Die Erfindung wird nun anhand der beigefügten Figuren näher erläutert.The invention will now be explained in more detail with reference to the accompanying figures.
Als oberste Komponente in dieser Kunststoffgehäusemasse
Diese Verbindungsschicht
Die Isolationsfolie
Die in dieser Darstellung nicht sichtbare Rückseite des Halbleiterchips
In dieser Querschnittsebene sind aufgrund der Schnittebene A-A der
Die Isolationsfolie
Das Herstellen dieser Verbindungsschicht
Beim abschließenden Einbetten dieser Komponenten des Leistungshalbleitermoduls
Bei dieser Ausführungsform der Erfindung werden innerhalb des Kunststoffgehäuses
Auf dieser Isolationsschicht
Die
Ferner weist die Isolationsfolie
Die Außenkontakte
Der zweite Leistungshalbleiterchip
Neben diesem Signalstreifenleitungen
Darüber hinaus weist das Leistungshalbleitermodul Hochstromstreifenleitungen
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