GEBIET DER
VORLIEGENDEN ERFINDUNGAREA OF
PRESENT INVENTION
Im
Allgemeinen betrifft die vorliegende Erfindung die Herstellung integrierter
Schaltungen und betrifft insbesondere die Herstellung von Feldeffekttransistoren
mit einem Kanalgebiet mit einer spezifizierten intrinsischen Verformung,
um die Ladungsträgerbeweglichkeit
zu verbessern.in the
In general, the present invention relates to the manufacture of integrated
Circuits and in particular relates to the production of field effect transistors
with a channel region having a specified intrinsic deformation,
about the charge carrier mobility
to improve.
Die
Herstellung integrierter Schaltungen erfordert das Ausbilden einer
großen
Anzahl von Schaltungselementen auf einer vorgegebenen Chipfläche gemäß einem
spezifizierten Schaltungsplan. Im Allgemeinen werden mehrere Prozesstechnologien
gegenwärtig
praktiziert, wobei für
komplexe Schaltungen, etwa Mikroprozessoren, Speicherchips, und dergleichen,
die CMOS-Technologie gegenwärtig
der vielversprechendste Ansatz auf Grund der überlegenen Eigenschaften im
Hinblick auf die Arbeitsgeschwindigkeit und/oder die Leistungsaufnahme und/oder
die Kosteneffizienz ist. Während
der Herstellung komplexer integrierter Schaltungen unter Einsatz
der CMOS-Technologie werden Millionen komplementärer Transistoren, d. h. n-Kanaltransistoren
und p-Kanaltransistoren auf einem Substrat mit einer kristallinen
Halbleiterschicht gebildet. Ein MOS-Transistor, unabhängig davon,
ob ein n-Kanaltransistor
oder ein p-Kanaltransistor betrachtet wird, umfasst sogenannte PN-Übergänge, die durch eine Grenzfläche stark
dotierter Drain- und Sourcegebiete mit einem leicht dotierten Kanalgebiet,
das zwischen dem Drain- und dem Sourcegebiet angeordnet ist, gebildet
sind. Die Leitfähigkeit
des Kanalgebiets, d. h. die Stromtreiberfähigkeit des leitenden Kanals,
wird durch eine Gateelektrode gesteuert, die über dem Kanalgebiet ausgebildet
und davon durch eine dünne isolierende
Schicht getrennt ist. Die Leitfähigkeit
des Kanalgebiets beim Ausbilden eines leitenden Kanals auf Grund
des Anliegens einer geeigneten Steuerspannung an der Gateelektrode
hängt im
Wesentlichen von der Dotierstoffkonzentration, der Beweglichkeit
der Ladungsträger
und – für eine vorgegebene
Ausdehnung des Kanalgebiets in der Transistorbreitenrichtung – von dem
Abstand zwischen den Source- und Draingebieten ab, der auch als
Kanallänge
bezeichnet wird. Somit beeinflusst in Verbindung mit der Fähigkeit,
rasch einen leitenden Kanal unterhalb der isolierenden Schicht beim
Anlegen der Steuerspannung an die Gateelektrode aufbauen zu können, die
Leitfähigkeit
des Kanalgebiets im Wesentlichen das Verhalten der MOS-Transistoren.
Somit wird auf Grund der Reduzierung der Kanallänge und damit verknüpft der
Verringerung des Kanalwiderstand die Kanallänge zu einem wichtigen Entwurfskriterium
zum Erreichen einer Verbesserung der Arbeitsgeschwindigkeit der
integrierten Schaltungen.The
Manufacturing integrated circuits requires the formation of a
huge
Number of circuit elements on a given chip area according to a
specified circuit diagram. In general, several process technologies
currently
practiced, being for
complex circuits, such as microprocessors, memory chips, and the like,
CMOS technology is currently available
the most promising approach due to the superior properties in the
With regard to working speed and / or power consumption and / or
the cost efficiency is. While
the manufacture of complex integrated circuits using
CMOS technology, millions of complementary transistors, i. H. n-channel transistors
and p-channel transistors on a substrate with a crystalline
Semiconductor layer formed. A MOS transistor, regardless of
whether an n-channel transistor
or a p-channel transistor is considered, includes so-called PN junctions, which are strong through an interface
doped drain and source regions with a lightly doped channel region,
formed between the drain and source regions
are. The conductivity
of the canal area, d. H. the current driving capability of the conducting channel,
is controlled by a gate electrode formed over the channel region
and by a thin insulating
Layer is separated. The conductivity
of the channel region in forming a conductive channel on the ground
the concern of a suitable control voltage at the gate electrode
hangs in the
Essentially of the dopant concentration, the mobility
the charge carrier
and - for a given
Extension of the channel region in the transistor width direction - of the
Distance between the source and drain areas, which also as
channel length
referred to as. Thus, in conjunction with the ability to
rapidly a conductive channel below the insulating layer at
Applying the control voltage to be able to build the gate electrode, the
conductivity
of the channel region essentially the behavior of the MOS transistors.
Thus, due to the reduction of the channel length and associated with the
Reducing the channel resistance makes the channel length an important design criterion
to achieve an improvement in the working speed of the
integrated circuits.
Die
Reduzierung der Transistorabmessungen geht jedoch mit einer Reihe
damit verknüpfter Probleme
einher, die es zu lösen
gilt, um nicht die durch das stetige Reduzieren der Kanallänge von MOS-Transistoren
gewonnenen Vorteile aufzuheben. Ein wesentliches Problem in dieser
Hinsicht ist die Entwicklung verbesserter Photolithographie- und Ätzstrategien,
um zuverlässig
und reproduzierbar Schaltungselemente mit kritischen Abmessungen, etwa
die Gateelektrode der Transistoren, für jede neue Schaltungsgeneration
zu schaffen. Ferner sind äußerst anspruchsvolle
Dotierstoffprofile in der vertikalen Richtung sowie in der lateralen
Richtung in den Drain- und Source-Gebieten erforderlich, um einen geringen
Schicht- und Kontaktwiderstand
in Verbindung mit einer gewünschten
Kanalsteuerbarkeit zu gewährleisten.
Des weiteren repräsentiert
auch die vertikale Position der PN-Übergänge in Bezug auf die Gateisolationsschicht
ein wesentliches Entwurfskriterium im Hinblick auf die Steuerung
der Leckströme, da
das Reduzieren der Kanallänge
auch das Reduzieren der Tiefe der Drain- und Sourcegebiete in Bezug
auf die Grenzfläche
erfordert, die durch die Gateisolationsschicht und das Kanalgebiet
gebildet ist, wodurch anspruchsvolle Implantationsverfahren erforderlich
sind. Gemäß anderer
Lösungsvorschläge werden
epitaktisch gewachsene Gebiete mit einem spezifizierten Versatz
zu der Gateelektrode, die auch als erhöhte Drain- und Sourcegebiete
bezeichnet werden, gebildet, um damit eine erhöhte Leitfähigkeit der erhöhten Drain-
und Sourcegebiete zu gewährleisten,
wobei gleichzeitig ein flacher PN-Übergang in Bezug auf die Gateisolationsschicht
beibehalten wird.The
Reduction of the transistor dimensions, however, goes with a series
associated problems
it's going to solve it
is true, not to by steadily reducing the channel length of MOS transistors
to lift the benefits gained. A major problem in this
Regards the development of improved photolithography and etching strategies,
to be reliable
and reproducible circuit elements with critical dimensions, such as
the gate electrode of the transistors, for each new circuit generation
to accomplish. Furthermore, they are extremely demanding
Dopant profiles in the vertical direction as well as in the lateral
Direction in the drain and source areas required to a small
Layer and contact resistance
in connection with a desired
To ensure channel controllability.
Furthermore represented
also the vertical position of the PN junctions with respect to the gate insulation layer
an essential design criterion with regard to the control
the leakage currents, there
reducing the channel length
also reducing the depth of the drain and source regions in relation
on the interface
required by the gate insulation layer and the channel region
is formed, which requires sophisticated implantation procedures
are. According to others
Possible solutions
epitaxially grown areas with a specified offset
to the gate electrode, also called elevated drain and source regions
be formed, so as to increase the conductivity of the increased drain
and source areas to ensure
at the same time a shallow PN junction with respect to the gate insulation layer
is maintained.
Da
die ständige
Größenreduzierung
der kritischen Abmessungen, d. h. der Gatelänge der Transistoren, einen
großen
Aufwand für
die Anpassung und möglicherweise
die Neuentwicklung von Prozesstechniken erfordert, die die zuvor
genannten Prozessschritte betreffen, wurde auch vorgeschlagen, das
Bauteilverhalten der Transistorelemente durch Erhöhen der
Ladungsträgerbeweglichkeit
in dem Kanalgebiet für
eine vorgegebene Kanallänge zu
verbessern. Im Prinzip können
mindestens zwei Mechanismen in Kombination oder separat angewendet
werden, um die Beweglichkeit der Ladungsträger in dem Kanalgebiet zu erhöhen. Zunächst kann
die Dotierstoffkonzentration in dem Kanalgebiet reduziert werden,
um damit Streuereignisse für
die Ladungsträger
zu verringern und damit die Leitfähigkeit zu erhöhen. Das
Erhöhen
der Dotierstoffkonzentration in dem Kanalgebiet beeinflusst jedoch
deutlich die Schwellwert- bzw. Einsetzspannung des Transistorelements,
wodurch eine Reduzierung der Dotierstoffkonzentration wenig attraktiv
ist, sofern nicht andere Mechanismen entwickelt werden, um eine
gewünschte
Schwellwertspannung einzustellen. Des weiteren kann die Gitterstruktur
in dem Kanalgebiet modifiziert werden, beispielsweise durch Erzeugen einer
Zugverformung oder einer Druckverformung, die zu einer modifizierten
Beweglichkeit für
Elektronen bzw. Löcher
führt.
Beispielsweise erhöht
das Erzeugen einer Zugverformung in dem Kanalgebiet die Beweglichkeit
von Elektronen, wobei abhängig
von der Größe der Zugverformung,
ein Anstieg in der Beweglichkeit von bis zu 120% erreicht werden
kann, was sich wiederum direkt in einem entsprechenden Zuwachs in
der Leitfähigkeit
ausdrückt.
Andererseits kann eine Druckverformung in dem Kanalgebiet die Beweglichkeit
von Löchern
erhöhen,
wodurch die Möglichkeit
geschaffen wird, das Leistungsverhalten von p-Transistoren zu verbessern.
Daher wird in einigen konventionellen Lösungsansätzen beispielsweise eine Silizium/Germanium-Schicht
oder Silizium-Kohlenstoff-Schicht in oder unter dem Kanalgebiet
vorgesehen, um damit darin eine Zugverformung oder Druckverformung
zu erzeugen. Obwohl das Transistorverhalten deutlich durch das Einbauen
von verformungserzeugenden Schicht in oder unter dem Kanalgebiet
verbessert werden kann, muss ein hoher Aufwand betrieben werden,
um das Herstellen entsprechender Schichten in die konventionelle
und gut erprobte CMOS-Technologie mit einzubauen. Beispielsweise
müssen
zusätzliche
epitaktische Wachstumsverfahren entwickelt und in den Prozessablauf mit
integriert werden, um die germanium- oder kohlenstoffenthaltenden
Spannungsschichten an geeigneten Positionen in oder unterhalb des
Kanalgebiets auszubilden. Somit wird die Prozesskomplexität deutlich
erhöht,
wodurch auch die Produktionskosten und die Möglichkeit für eine Verringerung der Produktionsausbeute
ansteigen.Since the constant size reduction of the critical dimensions, ie, the gate length of the transistors, requires a great deal of adjustment and possibly redesign of process techniques relating to the aforementioned process steps, it has also been proposed to increase the device performance of the transistor elements by increasing the charge carrier mobility in the channel region for a given channel length. In principle, at least two mechanisms can be used in combination or separately to increase the mobility of the carriers in the channel region. First, the dopant concentration in the channel region can be reduced to thereby reduce carrier leakage events and thus increase the conductivity. However, increasing the dopant concentration in the channel region significantly affects the threshold voltage of the transistor element, making it less attractive to reduce dopant concentration unless other mechanisms are developed to set a desired threshold voltage. Furthermore, the lattice structure in the channel region can be modified, for example by generating a tensile deformation or a compression deformation, which leads to a modified mobility for electrons or holes. For example, creating a tensile strain in the channel region increases the mobility of electrons, and depending on the size of the strain, an increase in mobility of up to 120% can be achieved, which in turn translates directly into a corresponding increase in conductivity. On the other hand, compression strain in the channel region can increase the mobility of holes, thereby providing the opportunity to improve the performance of p-type transistors. Therefore, in some conventional approaches, for example, a silicon / germanium layer or silicon-carbon layer is provided in or under the channel region to thereby induce tensile strain or compression strain therein. Although transistor performance can be significantly improved by incorporating strain-generating layer in or under the channel region, a great deal of effort must be expended to incorporate making such layers into conventional and well-proven CMOS technology. For example, additional epitaxial growth processes must be developed and integrated into the process flow to form the germanium or carbon containing stress layers at appropriate positions in or below the channel region. Thus, the process complexity is significantly increased, thereby also increasing the production costs and the possibility for a reduction of the production yield.
In
anderen Vorgehensweisen wird eine Verspannung in einer Ätzstoppschicht,
die auf den Transistoren erforderlich ist, um einen Kontaktätzprozess zu
steuern, angewendet, um eine Verformung in den Kanalgebieten der
Transistoren zu erzeugen, wobei eine Druckverformung in dem p-Kanaltransistor
erzeugt wird, während
eine Zugverformung in dem n-Kanaltransistor
geschaffen wird. Jedoch kann dieser konventionelle Ansatz, obwohl
wesentliche Leistungsvorteile erreicht werden, einige Nachteile
mit sich bringen, die teilweise die Vorteile aufwiegen, die durch
die verbesserte Verformungstechnologie erreicht werden, wie dies
mit Bezug zu den 1a bis 1d beschrieben ist.In other approaches, strain in an etch stop layer required on the transistors to control a etch etch process is used to create strain in the channel regions of the transistors, producing compressive strain in the p-channel transistor while causing strain is created in the n-channel transistor. However, this conventional approach, while achieving significant performance benefits, may entail some disadvantages that partially outweigh the advantages achieved by the improved deformation technology, as described in relation to FIGS 1a to 1d is described.
1a zeigt schematisch eine
Querschnittsansicht eines Halbleiterbauelements 150 mit
einem ersten Transistor 100n und einem zweiten Transistor 100p.
Die Transistoren 100n, 100p repräsentieren unterschiedliche
Transistorarten, etwa einen n-Kanaltransistor und einen p-Kanaltransistor.
Obwohl die Transistoren 100n und 100p sich in
ihrer Leitfähigkeitsart
unterscheiden, sind der Einfachheit halber die gezeigten Transistoren
von im Wesentlichen der gleichen Konfiguration und somit werden
entsprechende Komponenten der Transistoren 100n, 100p durch
die gleichen Bezugszeichen bezeichnet, wobei beachtet werden sollte,
dass typischerweise dotierte Gebiete in einem der Transistoren 100n, 100p invers zu
dem anderen Transistor dotiert sind. Das Halbleiterbauelement 150 umfasst
ein Substrat 101 mit einer darauf gebildeten isolierenden
Schicht 102, die eine vergrabene Siliziumdioxidschicht,
eine Siliziumnitridschicht, und dergleichen sein kann, an die sich eine
kristalline Halbleiterschicht 103 oder aktive Schicht anschließt, die
eine Siliziumschicht sein kann. Der erste und der zweite Transistor 100n, 100p können voneinander
durch eine Isolationsstruktur 120 getrennt sein, die beispielsweise
in Form einer flachen Grabenisolation vorgesehen sein kann. Der erste
und der zweite Transistor 100n, 100p umfassen ferner
eine Gateelektrodenstruktur 105 mit einem Halbleiterbereich 106,
etwa einem Polysiliziumbereich, und einen metallenthaltenden Bereich 108,
der beispielsweise in Form eines Metallsilizids vorgesehen ist.
Die Gateelektrodenstruktur 105 umfasst ferner eine Gateisolationsschicht 107,
die die Gateelektrodenstruktur 105 von einem Kanalgebiet 104 trennt, das
wiederum lateral geeignet dotierte Source- und Drain-Gebiete 111 trennt,
die entsprechende Erweiterungsgebiete 114 enthalten. Fernen
können
Metallsilizidgebiete 112 in den Drain- und Sourcegebieten 111 ausgebildet
sein. Ein Abstandselement 110 ist benachbart zu den Seitenwänden der
Gateelektrodenstruktur 105 ausgebildet und davon durch
eine Beschichtung 109 getrennt. Der zweite Transistor 100p kann
im Wesentlichen die gleiche Konfiguration aufweisen, wobei das Kanalgebiet 104 und
die Drain- und Sourcegebiete 111 unterschiedliche Dotierstoffe im
Vergleich zu den entsprechenden Gebieten des Transistors 100n aufweisen. 1a schematically shows a cross-sectional view of a semiconductor device 150 with a first transistor 100n and a second transistor 100p , The transistors 100n . 100p represent different types of transistors, such as an n-channel transistor and a p-channel transistor. Although the transistors 100n and 100p For simplicity, the transistors shown are of substantially the same configuration and thus become corresponding components of the transistors 100n . 100p by the same reference numerals, it should be noted that typically doped regions in one of the transistors 100n . 100p are doped inversely to the other transistor. The semiconductor device 150 includes a substrate 101 with an insulating layer formed thereon 102 which may be a buried silicon dioxide layer, a silicon nitride layer, and the like, to which a crystalline semiconductor layer is attached 103 or active layer, which may be a silicon layer. The first and the second transistor 100n . 100p can be separated from each other by an insulation structure 120 be separated, which may be provided for example in the form of a shallow trench isolation. The first and the second transistor 100n . 100p further comprise a gate electrode structure 105 with a semiconductor region 106 , such as a polysilicon region, and a metal-containing region 108 which is provided, for example, in the form of a metal silicide. The gate electrode structure 105 further comprises a gate insulation layer 107 that the gate electrode structure 105 from a canal area 104 separates, which in turn laterally suitably doped source and drain regions 111 separates, the corresponding extension areas 114 contain. Metal silicide areas can be more distant 112 in the drain and source areas 111 be educated. A spacer 110 is adjacent to the sidewalls of the gate electrode structure 105 formed and by a coating 109 separated. The second transistor 100p may have substantially the same configuration, wherein the channel region 104 and the drain and source regions 111 different dopants compared to the corresponding regions of the transistor 100n exhibit.
Des
weiteren umfasst das Halbleiterbauelement 150 eine erste
Beschichtung oder Ätzstoppschicht 118 und
eine zweite oder Kontaktätzstoppschicht 116,
die über
der ersten Ätzstoppschicht 118 gebildet
ist. Die Kontaktätzstoppschicht 116 ist
typischerweise aus Siliziumnitrid aufgebaut, die eine spezifische
innere Verspannung aufweist, wohingegen die Ätzstoppschicht 118 aus
einem anderen Material, etwa Siliziumdioxid hergestellt ist, das
eine hohe Ätzselektivität in Bezug
auf einen Ätzprozess zum
Entfernen eines Teils der Schicht 116 besitzt, wie dies
später
beschrieben ist. Eine Dicke der Ätzstoppschicht 118,
die als 118a bezeichnet ist, ist deutlich kleiner im Vergleich
zu einer Dicke 116a der Kontaktätzstoppschicht, um mögliche nachteilige Auswirkungen
der Ätzstoppschicht 118 in
Bezug auf die Spannungsübertragungseffizienz
von der Kontaktätzstoppschicht 116 in
das Kanalgebiet des Transistors 100p zu reduzieren, wenn
die Kontaktätzstopppschicht 118 so
gebildet ist, dass sie eine Druckspannung aufweist. Ferner umfasst
das Halbleiterbauelement 150 eine weitere Ätzstoppschicht 117,
die auf der Kontaktätzstoppschicht
gebildet ist, und die aus Siliziumdioxid hergestellt sein kann.Furthermore, the semiconductor device comprises 150 a first coating or etch stop layer 118 and a second or contact etch stop layer 116 that over the first etch stop layer 118 is formed. The contact etch stop layer 116 is typically constructed of silicon nitride having a specific internal stress, whereas the etch stop layer 118 is made of a different material, such as silicon dioxide, which has a high etch selectivity with respect to an etching process for removing a part of the layer 116 owns, as described later. A thickness of the etch stop layer 118 , as 118a is significantly smaller compared to a thickness 116a the contact etch stop layer to avoid possible adverse effects of the etch stop layer 118 with respect to the voltage transfer efficiency of the contact etch stop layer 116 in the channel region of the transistor 100p reduce when the contact etch stopp layer 118 is formed so that it has a compressive stress. Furthermore, the semiconductor component comprises 150 another etch stop layer 117 formed on the contact etch stop layer and which may be made of silicon dioxide.
Ein
typischer konventioneller Prozessablauf zur Herstellung des Halbleiterbauelements 150,
wie es in 1a gezeigt
ist, kann die folgenden Prozesse umfasst. Das Substrat 101 und
die Transistoren 100n, 100p können gemäß gut etablierter Prozessverfahren
hergestellt werden, zu denen beispielsweise gut etablierte Grabenisolationstechniken
zur Herstellung der Isolationsstrukturen 120 gehören, an
die sich eine Sequenz zur Bildung und Strukturierung eines Gateisolationsmaterials
und eines Gateelektrodenmaterials mittels moderner Abscheide- und/oder Oxidations-,
Photolithographie- und Ätztechniken
anschließt.
Danach können
Implantationssequenzen und dazwischenliegend Abstandselementsfertigungsverfahren
ausgeführt
werden, um die entsprechenden Drain- und Sourcegebiete 111 mit
den Erweiterungen 114 auf der Grundlage eines oder mehrerer
Abstandselemente, etwa des Abstandselements 110, zu bilden.
Schließlich
werden die Metallsilizidgebiete 108 und 112 auf
der Grundlage gut etablierter Prozesstechniken gebildet. Anschließend wird
die erste Ätzstoppschicht 118 durch
Abscheiden von Siliziumdioxid auf der Grundlage von beispielsweise
einer plasmaunterstützten
CVD (chemische Dampfabscheidung) hergestellt. Anschließend wird die
Kontaktätzstoppschicht 116 beispielsweise
in Form einer Siliziumnitridschicht abgeschieden, wobei die intrinsische
Spannung der Schicht 116 eingestellt werden kann, indem
ein oder mehrere der Abscheideparameter, etwa die Gasmischung, die
Abscheiderate, die Temperatur und der Ionenbeschuss während des
Abscheideprozesses gemäß bekannter Verfahren
gesteuert werden. Beispielsweise kann eine kompressive Spannung
bzw. Druckspannung bis zu ungefähr
1,5 GPa auf der Grundlage gut etablierter Prozessrezepte erhalten
werden. Danach wird die Ätzstoppschicht 117 als
eine Siliziumdioxidbeschichtung abgeschieden.A typical conventional process flow for manufacturing the semiconductor device 150 as it is in 1a The following processes may be included. The substrate 101 and the transistors 100n . 100p can be prepared according to well-established process techniques, such as well-established trench isolation techniques for making the isolation structures 120 which is followed by a sequence for forming and patterning a gate insulating material and a gate electrode material by means of modern deposition and / or oxidation, photolithography and etching techniques. Thereafter, implant sequences and intervening spacer fabrication methods may be performed to form the respective drain and source regions 111 with the extensions 114 based on one or more spacers, such as the spacer 110 , to build. Finally, the metal silicide areas become 108 and 112 formed on the basis of well-established process techniques. Subsequently, the first etching stop layer 118 by depositing silicon dioxide based on, for example, plasma enhanced CVD (chemical vapor deposition). Subsequently, the contact etch stop layer 116 For example, deposited in the form of a silicon nitride layer, wherein the intrinsic stress of the layer 116 can be adjusted by controlling one or more of the deposition parameters, such as gas mixture, deposition rate, temperature and ion bombardment during the deposition process, in accordance with known techniques. For example, a compressive stress up to about 1.5 GPa can be obtained based on well-established process recipes. Thereafter, the etching stopper layer becomes 117 deposited as a silicon dioxide coating.
1b zeigt schematisch das
Bauelement 150 mit einer darauf ausgebildeten Lackmaske 140, wobei
die Lackmaske 140 den Transistor 100p abdeckt,
während
der Transistor 100n und die entsprechenden Bereiche der
Schichten 118, 116 und 117 freigelegt
sind. Des weiteren wird ein Ätzprozess 160 angewendet,
um die freiliegenden Bereiche der Schicht 117 und 116 zu
entfernen. Zu diesem Zwecke kann der Ätzprozess 160 einen
ersten Ätzschritt
aufweisen, um durch die Ätzstoppschicht 117 auf
der Grundlage eines nasschemischen Prozesses, beispielsweise mit
verdünnter
Flusssäure
(HF) oder auf der Grundlage eines Plasmaätzprozesses, zu ätzen. Danach
wird der Ätzprozess 160 auf
der Grundlage einer Ätzchemie
fortgesetzt, die ein gewünschtes
hohes Maß an
Selektivität
in Bezug auf die Kontaktätzstoppschicht 116 und
die Ätzstoppschicht 118 aufweist. 1b schematically shows the device 150 with a resist mask formed thereon 140 , where the paint mask 140 the transistor 100p covering while the transistor 100n and the corresponding areas of the layers 118 . 116 and 117 are exposed. Furthermore, an etching process 160 applied to the exposed areas of the layer 117 and 116 to remove. For this purpose, the etching process 160 a first etching step to pass through the etch stop layer 117 based on a wet chemical process, for example, with dilute hydrofluoric acid (HF) or based on a plasma etching process to etch. After that, the etching process 160 based on an etch chemistry that provides a desired high degree of selectivity with respect to the contact etch stop layer 116 and the etch stop layer 118 having.
1c zeigt schematisch das
Halbleiterbauelement 150 nach dem Ende des Ätzprozesses 160 und
nach dem Entfernen der Lackmaske 140. Ferner können Reinigungsprozesse
ausgeführt
sein, um Materialreste zu verringern, die von den vorhergehenden
Prozessen stammen. Somit umfasst das Bauelement 150 die
erste Ätzstoppschicht 118 über dem
Transistor 100n, so dass ein unerwünschter Materialverlust oder
eine Erosion der darunter liegenden Metallsilizidgebiete 108 und 112 während des
vorhergehenden Abtragens des Schichtbereichs 117 effizient
unterdrückt
werden kann. Andererseits umfasst der zweite Transistor 100p den
verbleibenden Bereich der Kontaktätzstoppschicht 116 mit
der intrinsischen Druckspannung, wodurch eine entsprechende Druckverformung
in dem Kanalgebiet 104 des Transistors 100p hervorgerufen
wird. 1c schematically shows the semiconductor device 150 after the end of the etching process 160 and after removing the resist mask 140 , Furthermore, cleaning processes may be performed to reduce residual material derived from the previous processes. Thus, the device comprises 150 the first etch stop layer 118 over the transistor 100n , causing undesirable material loss or erosion of underlying metal silicide areas 108 and 112 during the previous ablation of the layer area 117 can be suppressed efficiently. On the other hand, the second transistor comprises 100p the remaining portion of the contact etch stop layer 116 with the intrinsic compressive stress, whereby a corresponding compression strain in the channel region 104 of the transistor 100p is caused.
1d zeigt schematisch das
Bauelement 150 in einer weiter fortgeschrittenen Fertigungsphase,
wobei eine zweite Kontaktätzstoppschicht 119 über dem
Bauelement gebildet ist, die eine intrinsische Zugspannung aufweist.
Die zweite Kontaktätzstoppschicht 119 ist
typischerweise aus Siliziumnitrid aufgebaut, das unter spezifizierten
Prozessbedingungen gebildet ist, um damit die gewünschte Zugverformung
darin herzustellen. Ferner weist das Halbleiterbauelement 150 darauf
ausgebildet eine Lackmaske 170 auf, die den ersten Transistor 100n abdeckt
und den zweiten Transistor 100p freilässt und damit auch die entsprechenden
darüber
ausgebildeten Schichten 119, 117, 116 und 118.
Um nachteilige Auswirkungen der Druckspannung der zweiten Kontaktätzstoppschicht 119 auf
den p-Kanaltransistor 100p zu
reduzieren und um im Wesentliche identische Bedingungen während eines
Kontaktätzvorganges
in einem weiter fortgeschrittenen Fertigungsstadium zu erreichen,
wobei die erste und die zweite Kontaktätzstoppschicht 116 und 119 als Ätzstoppschichten
verwendet werden, wird das Bauelement 150 einem Ätzprozess 180 unterzogen,
der so gestaltet ist, dass der Bereich der zweiten Kontaktätzstoppschicht 119,
der nicht von der Lackmaske 170 bedeckt wird, entfernt
wird. Da gut bekannte selektive Ätzrezepte
zum Ätzen
von Siliziumnitrid selektiv zu Siliziumioxid verfügbar sind,
kann die zweite Kontaktätzstoppschicht 119,
die über
dem Transistor 100p gebildet ist, zuverlässig ohne übermäßigen Schaden
an der ersten Kontaktätzstoppschicht 116 auf
Grund der Anwesenheit der Ätzstoppschicht 117 entfernt
werden. Somit kann der nicht entfernte Teil der Schicht 119 für eine Zugverformung
in dem Transistor 100n sorgen, während die erste Kontaktätzstoppschicht 116 weiterhin
für die
gewünschte
Druckverformung in dem Kanalgebiet des Transistors 100p sorgt. 1d schematically shows the device 150 in a more advanced manufacturing stage, with a second contact etch stop layer 119 is formed over the device having an intrinsic tensile stress. The second contact etch stop layer 119 is typically constructed of silicon nitride formed under specified process conditions to produce the desired tensile strain therein. Further, the semiconductor device 150 trained on a resist mask 170 on that the first transistor 100n covering and the second transistor 100p leaves free, and with it the corresponding layers formed over it 119 . 117 . 116 and 118 , To adverse effects of the compressive stress of the second contact etch stop layer 119 to the p-channel transistor 100p to achieve substantially identical conditions during a contact etch process in a more advanced manufacturing stage, with the first and second contact etch stop layers 116 and 119 used as etch stop layers, the device becomes 150 an etching process 180 which is designed such that the area of the second contact etch stop layer 119 that is not from the paint mask 170 is covered, removed. As well-known selective etch recipes for etching silicon nitride selectively to silicon dioxide are available, the second contact etch stop layer 119 that over the transistor 100p is formed, reliably without excessive damage to the first contact etch stop layer 116 due to the presence of the etch stop layer 117 be removed. Thus, the non-removed part of the layer 119 for a tensile strain in the transistor 100n while the first contact etch stop layer 116 continue for the desired compression set in the channel region of the transistor 100p provides.
Jedoch
muss in äußerst größenreduzierten Transistorelementen
der Spannungsübertragungsmechanismus äußerst effizient
sein, um damit die gewünschte
Druckverformung oder Zugverformung in den entsprechenden Kanalgebieten
zu erreichen. Daher kann die verbleibende Ätzstoppschicht 118, die äußerst vorteilhaft
bei der Vermeidung einer unerwünschten
Metallsiliziderosion ist, jedoch deutlich die Spannungsübertragung
in die entsprechenden Kanalgebiete verringern, wodurch die konventionelle Technik
weniger effizient ist.However, in highly scaled transistor elements, the voltage-transferring mechanism must be extremely efficient in order to allow for the same wanted to achieve compression set or tensile strain in the corresponding channel areas. Therefore, the remaining etching stop layer 118 which is extremely advantageous in avoiding unwanted metal silicide erosion but significantly reducing the voltage transfer into the respective channel regions, making the conventional technique less efficient.
Angesichts
der zuvor beschriebenen Situation besteht ein Bedarf für eine alternative
Technologie, die das Erzeugen einer unterschiedlichen Verformung
in verschiedenen Transistorelementen ermöglicht, während im Wesentlichen die zuvor
genannten Probleme vermieden oder zumindest deren Auswirkungen reduziert
werden.in view of
In the situation described above, there is a need for an alternative
Technology that produces a different deformation
allows in different transistor elements, while essentially the previously
avoided problems or at least reduced their effects
become.
ÜBERBLICK ÜBER DIE
ERFINDUNGOVERVIEW OF THE
INVENTION
Im
Allgemeinen richtet sich die vorliegende Erfindung an eine Technik,
die das Erzeugen einer gewünschten
Verformung in den Kanalgebieten von Transistorelementen ermöglicht,
indem unterschiedliche spannungshervorrufende Kontaktätzstoppschichten über den
entsprechenden Transistorelementen vorgesehen werden, wobei ein
hohes Maß an
Integrität
der Metallsilizidgebiete beibehalten wird, während dennoch ein verbesserter
Spannungstransfermechanismus bereitgestellt wird, indem zumindest ein
Transistor direkt mit der entsprechenden Kontaktätzstoppschicht in Kontakt ist.in the
In general, the present invention is directed to a technique
the generation of a desired
Allows deformation in the channel regions of transistor elements,
by applying different voltage-generating contact etch stop layers over the
corresponding transistor elements are provided, wherein a
high level
integrity
the metal silicide areas while still improving
Voltage transfer mechanism is provided by at least one
Transistor is directly in contact with the corresponding Kontaktätzstoppschicht.
Gemäß einer
anschaulichen Ausführungsform
der vorliegenden Erfindung umfasst ein Verfahren das selektive Bilden
einer ersten Ätzstoppschicht über einem
ersten Transistorelement oder einem zweiten Transistorelement. Ferner
wird eine erste Kontaktätzstoppschicht über dem
ersten und dem zweiten Transistorelement gebildet, wobei die erste Kontaktätzstoppschicht
eine erste spezifizierte intrinsische Spannung aufweist. Das Verfahren
umfasst ferner das selektive Entfernen eines Teils der ersten Kontaktätzstoppschicht,
der über
dem ersten oder dem zweiten Transistorelement gebildet ist, über dem
die erste Ätzstoppschicht
gebildet ist, mittels eines selektiven Ätzprozesses unter Anwendung
der ersten Ätzstoppschicht
als ein Ätzstopp.
Schließlich umfasst
das Verfahren das Bilden einer zweiten Kontaktätzstoppschicht über dem
ersten und dem zweiten Transistorelement, wobei die zweite Kontaktätzstoppschicht
eine zweite intrinsische Spannung aufweist, die sich von der ersten
intrinsischen Spannung unterscheidet.According to one
illustrative embodiment
In accordance with the present invention, a method comprises selective formation
a first etch stop layer over one
first transistor element or a second transistor element. Further
is a first contact etch stop layer over the
formed first and the second transistor element, wherein the first contact etch stop layer
has a first specified intrinsic stress. The procedure
further comprises selectively removing a portion of the first contact etch stop layer,
the over
the first or the second transistor element is formed, above the
the first etch stop layer
is formed by means of a selective etching process using
the first etch stop layer
as an etch stop.
Finally includes
the method comprises forming a second contact etch stop layer over the
first and second transistor elements, wherein the second contact etch stop layer
has a second intrinsic stress, different from the first
intrinsic tension is different.
Gemäß einer
noch weiteren anschaulichen Ausführungsform
der vorliegenden ERfindung umfasst ein Verfahren das selektive Bilden
einer Beschichtung mit einer ersten Art an intrinsischer Spannung
auf einem ersten Transistorelement, während ein zweites Transistorelement
freiliegend bleibt. Des weiteren wird eine erste Ätzstoppschicht
selektiv auf der Beschichtung gebildet, während das zweite Transistorelement
freiliegend bleibt. Das Verfahren umfasst ferner das Bilden einer
ersten Kontaktätzstoppschicht über dem
ersten und dem zweiten Transistorelement, wobei die erste Kontaktätzstoppschicht
eine zweite Art einer inneren Spannung aufweist, die sich von der
ersten Art unterscheidet. Des weiteren wird ein Teil der ersten
Kontaktätzstoppschicht,
der über dem
ersten Transistorelement gebildet ist, entfernt, indem die erste Ätzstoppschicht
als ein Ätzstopp
verwendet wird. Nachfolgend wird die erste Ätzstoppschicht entfernt und
es wird eine zweite Kontaktätzstoppschicht über dem
ersten und dem zweiten Transistorelement gebildet, wobei die zweite
Kontaktätzstoppschicht
die erste Art der intrinsischen Spannung aufweist.According to one
yet another illustrative embodiment
In the present invention, a method comprises selective formation
a coating with a first type of intrinsic stress
on a first transistor element, while a second transistor element
remains exposed. Furthermore, a first etch stop layer
selectively formed on the coating while the second transistor element
remains exposed. The method further comprises forming a
first contact etch stop layer over the
first and second transistor elements, wherein the first contact etch stop layer
a second type of internal stress, different from the
first type is different. Furthermore, part of the first
contact etch,
the above
first transistor element is formed, removed by the first Ätzstoppschicht
as an etch stop
is used. Subsequently, the first etch stop layer is removed and
there will be a second contact etch stop layer over the
the first and the second transistor element formed, wherein the second
contact etch
the first type of intrinsic stress.
Gemäß einer
noch weiteren anschaulichen Ausführungsform
der vorliegenden Erfindung umfasst ein Halbleiterbauelement ein
erstes Transistorelement mit einem ersten Kanalgebiet und einem
ersten dielektrischen Schichtstapel, der das erste Transistorelement
umschließt,
wobei der erste dielektrische Schichtstapel eine erste Ätzstoppschicht,
eine erste Kontaktätzstoppschicht
und ein Zwischenschichtdielektrikum aufweist, und wobei der erste
dielektrische Schichtstapel eine erste Art an Verformung in dem
ersten Kanalgebiet hervor ruft. Des weiteren umfasst das Halbleiterbauelement
ein zweites Transistorelement mit einem zweiten Kanalgebiet und
einem zweiten dielektrischen Schichtstapel, der das zweite Transistorelement
umschließt
und eine zweite Kontaktätzstoppschicht
umfasst, die auf dem zweiten Transistorelement gebildet ist, und
ferner das Zwischenschichtdielektrikum aufweist, wobei der zweite
dielektrische Schichtstapel eine zweite Art an Verformung in dem
zweiten Kanalgebiet hervorruft und wobei die zweite Art der Verformung
sich von der ersten Art der Verformung unterscheidet.According to one
yet another illustrative embodiment
The present invention includes a semiconductor device
first transistor element having a first channel region and a
first dielectric layer stack comprising the first transistor element
encloses
wherein the first dielectric layer stack comprises a first etch stop layer,
a first contact etch stop layer
and an interlayer dielectric, and wherein the first
dielectric layer stacks a first type of deformation in the
first channel area calls forth. Furthermore, the semiconductor device comprises
a second transistor element having a second channel region and
a second dielectric layer stack comprising the second transistor element
surrounds
and a second contact etch stop layer
includes, which is formed on the second transistor element, and
further comprising the interlayer dielectric, wherein the second
dielectric layer stacks a second type of deformation in the
second channel region causes and wherein the second type of deformation
differs from the first type of deformation.
KURZE BERSCHREIBUNG DER
ZEICHNUNGENBRIEF DESCRIPTION OF THE
DRAWINGS
Weitere
Vorteile, Aufgaben und Ausführungsformen
der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert
und gehen deutlich aus der folgenden detaillierten Beschreibung hervor,
wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird,
in denen:Further
Advantages, tasks and embodiments
The present invention is defined in the appended claims
and are clearly apparent from the following detailed description,
when studied with reference to the accompanying drawings,
in which:
1a bis 1d schematisch
Querschnittsansichten eines typischen konventionellen Halbleiterbauelements
mit einem komplementären
Transistorpaar während
diverser Fertigungsphasen zeigen, wobei die Verformung in den entsprechenden
Kanalgebieten unterschiedlich erzeugt wird, indem entsprechende
Kontaktätzstoppschichten
mit unterschiedlicher intrinsischer Spannung gebildet werden; 1a to 1d schematically show cross-sectional views of a typical conventional semiconductor device with a complementary pair of transistors during various stages of manufacturing, wherein the deformation is generated differently in the respective channel regions by ent speaking contact etch stop layers are formed with different intrinsic voltage;
2a bis 2h schematisch
Querschnittsansichten eines Halbleiterbauelements mit zwei Transistorelementen
in diversen Fertigungsphasen zeigen, wobei unterschiedlich verformte
Kanalgebiete ohne übermäßige Beschädigung von
Metallsilizidgebieten gebildet werden, während ein äußerst effizienter Spannungsübertragungsmechanismus
gemäß anschaulicher
Ausführungsformen
der vorliegenden Erfindung bereitgestellt wird; 2a to 2h schematically show cross-sectional views of a semiconductor device with two transistor elements in various stages of fabrication, wherein differently deformed channel regions are formed without undue damage to metal silicide regions, while providing a highly efficient voltage transfer mechanism in accordance with illustrative embodiments of the present invention;
3a bis 3g schematisch
Querschnittsansichten eines Halbleiterbauelements während diverser
Fertigungsphasen gemäß noch weiterer
anschaulicher Ausführungsformen
der vorliegenden Erfindung zeigen; 3a to 3g schematically illustrate cross-sectional views of a semiconductor device during various manufacturing stages according to still further illustrative embodiments of the present invention;
4a bis 4e schematisch
Querschnittsansichten eines Halbleiterbauelements zeigen, in welchem
ein äußerst effizienter
Spannungsübertragungsmechanismus
sowohl für
n- als auch für p-Transistoren
gemäß noch weiterer
anschaulicher Ausführungsformen
der vorliegenden Erfindung bereitgestellt wird. 4a to 4e schematically show cross-sectional views of a semiconductor device in which a highly efficient voltage transfer mechanism for both n- and p-type transistors according to yet further illustrative embodiments of the present invention is provided.
DETAILLIERTE
BESCHREIBUNGDETAILED
DESCRIPTION
Obwohl
die vorliegende Erfindung mit Bezug zu den Ausführungsformen beschrieben ist,
wie sie in der folgenden detaillierten Beschreibung sowie in den
Zeichnungen dargestellt sind, sollte es selbstverständlich sein,
dass die folgende detaillierte Beschreibung sowie die Zeichnungen
nicht beabsichtigen, die vorliegende Erfindung auf die speziellen
anschaulich offenbarten Ausführungsformen
einzuschränken,
sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglich
beispielhaft die diversen Aspekt der vorliegenden Erfindung dar,
deren Schutzbereich durch die angefügten Patentansprüchen definiert
ist.Even though
the present invention is described with reference to the embodiments,
as in the following detailed description as well as in the following
Drawings are shown, it should be self-evident
that the following detailed description as well as the drawings
not intended to limit the present invention to the specific ones
vividly disclosed embodiments
restrict
but merely the illustrative embodiments described
exemplifies the various aspects of the present invention,
whose scope is defined by the appended claims
is.
Im
Allgemeinen richtet sich die vorliegende Erfindung an eine Technik,
die eine effektive Verformungstechnologie in den Kanalgebieten unterschiedlicher
Transistortypen ermöglicht,
indem unterschiedlich verspannte Kontaktätzstoppschichten vorgesehen
werden, während
zumindest ein Transistorelement während eines selektiven Ätzprozesses
zum Entfernen eines unerwünschten
Teils einer Kontaktätzstoppschicht
geschützt
ist, während
der andere Transistor direkt eine entsprechende Kontaktätzstoppschicht
ohne übermäßige Materialerosion
in den Metallsilizidgebieten empfangen kann. Folglich kann insgesamt
die Spannungsübertragung
von den Kontaktätzstoppschichten
zu den entsprechenden Kanalgebieten im Vergleich zu dem konventionellen Prozessablauf,
wie er zuvor beschrieben ist, verbessert werden, während gleichzeitig
ein hohes Maß an Bauteilintegrität in Bezug
auf die Metallsiliziderosion beibehalten werden kann. Mit Bezug
zu den 2a bis 2h, 3a bis 3g und
den 4a bis 4g werden
nunmehr weitere anschauliche Ausführungsformen der vorliegenden
Erfindung detaillierter beschrieben.In general, the present invention is directed to a technique that enables effective strain technology in the channel regions of different transistor types by providing differently strained contact etch stop layers while protecting at least one transistor element during a selective etch process for removing an undesirable portion of a contact etch stop layer while the other Transistor can directly receive a corresponding contact etch stop layer without excessive material erosion in the metal silicide regions. As a result, overall, the voltage transfer from the contact etch stop layers to the corresponding channel regions can be improved as compared to the conventional process flow as described above while maintaining a high degree of device integrity with respect to metal silicide erosion. Related to the 2a to 2h . 3a to 3g and the 4a to 4g Now, further illustrative embodiments of the present invention will be described in more detail.
2a zeigt
schematisch eine Querschnittsansicht eines Halbleiterbauelements 250 mit
einem ersten Transistorelement 200n und einem zweiten Transistorelement 200p.
Die Transistorelemente 200n, 200p können unterschiedliche
Transistorarten repräsentieren,
etwa einen n-Kanaltransistor und einen p-Kanaltransistor, oder Transistoren
der gleichen oder unterschiedlichen Art, die an sehr verschiedenen
Chippositionen oder Substratpositionen vorgesehen sind. In einer
anschaulichen Ausführungsform repräsentiert
der Transistor 200n einen n-Kanaltransistor und der zweite
Transistor 200p kann einen p-Kanaltransistor repräsentieren,
die so ausgebildet sind, um ein komplementäres Transistorpaar zu bilden.
Obwohl die Transistoren 200n und 200p sich voneinander
in Größe, Leitfähigkeitsart,
Position, Funktion und dergleichen unterscheiden können, sind
der Einfachheit halber die Transistoren so gezeigt, dass sie im
Wesentlichen die gleiche Konfiguration besitzen und entsprechende
Komponenten der Transistoren 200n, 200p sind mit
den gleichen Bezugszeichen belegt. Es sollte auch beachtet werden, dass,
obwohl die vorliegende Erfindung besonders vorteilhaft für Transistorelemente
ohne weitere zusätzliche
spannungsinduzierenden Komponenten ist, etwa zusätzliche Epitaxieschichten,
die in oder neben den entsprechenden Kanalgebieten ausgebildet sind,
die vorliegende Erfindung auch mit derartigen zusätzlichen
verformungserzeugenden Techniken kombiniert werden kann. Es sollte
ferner beachtet werden, dass in der folgenden Beschreibung weiterer anschaulicher
Ausführungsformen
auf Transistorelemente Bezug genommen wird, die in Form von SOI-Bauelementen
mit konventioneller Architektur, d. h. ohne erhöhte Drain- und Sourcegebiete
bereitgestellt werden. Wie aus dem Folgenden hervorgehen wird, kann
die vorliegende Erfindung auch auf Transistorelemente angewendet
werden, die auf Halbleitervollsubstraten oder SOI-Substraten gebildet
sind und die Erfindung kann auch vorteilhaft auf Transistorarchitekturen
mit erhöhten
Drain- und Sourcegebieten angewendet werden. 2a schematically shows a cross-sectional view of a semiconductor device 250 with a first transistor element 200n and a second transistor element 200p , The transistor elements 200n . 200p may represent different types of transistors, such as an n-channel transistor and a p-channel transistor, or transistors of the same or different types, which are provided at very different chip positions or substrate positions. In one illustrative embodiment, the transistor represents 200n an n-channel transistor and the second transistor 200p may represent a p-channel transistor configured to form a complementary transistor pair. Although the transistors 200n and 200p For simplicity, the transistors may be shown to have substantially the same configuration and corresponding components of the transistors 200n . 200p are occupied by the same reference numerals. It should also be noted that while the present invention is particularly advantageous for transistor elements without further additional stress inducing components, such as additional epitaxial layers formed in or adjacent the respective channel regions, the present invention may also be combined with such additional strain generating techniques. It should also be noted that in the following description of further illustrative embodiments reference will be made to transistor elements provided in the form of SOI devices of conventional architecture, ie, without elevated drain and source regions. As will be seen below, the present invention can also be applied to transistor elements formed on solid semiconductor substrates or SOI substrates, and the invention can also be advantageously applied to transistor architectures with raised drain and source regions.
Das
Halbleiterbauelement 250 umfasst ein Substrat 201 mit
einer darauf ausgebildeten isolierenden Schicht 202, wenn
ein SOI-Bauteil betrachtet wird, in Form einer vergrabenen Siliziumdioxidschicht,
einer Siliziumnitridschicht, und dergleichen, woran sich eine kristalline
Halbleiterschicht 203 anschließt, die einen beträchtlichen
Anteil an Silizium aufweisen kann und damit auch als eine siliziumbasierte
Schicht bezeichnet wird, da die große Mehrheit an integrierten
Schaltungen mit komplexen Logikschaltungen auf der Basis von Silizium
hergestellt ist. Es sollte jedoch beachtet werden, dass die Halbleiterschicht 203 aus
einem beliebigen geeigneten Halbleitermaterial entsprechend den
Entwurfserfordernissen hergestellt sein kann. In anderen Fällen repräsentiert
das Substrat 201 ein Vollsubstrat ohne die isolierende
Schicht 202. Der erste und der zweite Transistor 200n, 200p können voneinander
durch eine Isolationsstruktur 220 getrennt sein, die beispielsweise
in Form einer flachen Grabenisolation vorgesehen sein kann. Der
erste und der zweite Transistor 200n, 200p umfassen
ferner eine Gateelektrodenstruktur 205 mit einem Halbleiterbereich 206,
etwa einem Polysiliziumbereich, und einen metallenthaltenden Bereich 208,
der beispielsweise in Form eines Metallsilizids vorgesehen sein
kann. Die Gateelektrodenstruktur 205 umfasst ferner eine Gateisolationsschicht 207,
die die Gateelektrodenstruktur 205 von einem Kanalgebiet 204 trennt,
das wiederum lateral geeignet dotierte Source- und Draingebiete 211 trennt,
die entsprechende Erweiterungsgebiete 214 enthalten können, wobei
Metallsilizidgebiete 212 in den Drain- und Sourcegebieten 211 ausgebildet
sein können.
Eine Abstandselementsstruktur 210 ist benachbart zu den
Seitenwänden
der Gateelektrodenstruktur 205 ausgebildet und kann eine
oder mehrere Beschichtungen 209 aufweisen.The semiconductor device 250 includes a substrate 201 with an insulating layer formed thereon 202 when considering an SOI device in the form of a buried silicon dioxide layer, a silicon nitride layer, and the like, followed by a crystalline semiconductor layer 203 which can have a significant amount of silicon and is thus also referred to as a silicon-based layer, since the vast majority of integrated circuits have complex logic circuits is made on the basis of silicon. It should be noted, however, that the semiconductor layer 203 can be made of any suitable semiconductor material according to the design requirements. In other cases, the substrate represents 201 a solid substrate without the insulating layer 202 , The first and the second transistor 200n . 200p can be separated from each other by an insulation structure 220 be separated, which may be provided for example in the form of a shallow trench isolation. The first and the second transistor 200n . 200p further comprise a gate electrode structure 205 with a semiconductor region 206 , such as a polysilicon region, and a metal-containing region 208 which may be provided, for example, in the form of a metal silicide. The gate electrode structure 205 further comprises a gate insulation layer 207 that the gate electrode structure 205 from a canal area 204 separates, which in turn laterally suitably doped source and drain areas 211 separates, the corresponding extension areas 214 containing metal silicide areas 212 in the drain and source areas 211 can be trained. A spacer structure 210 is adjacent to the sidewalls of the gate electrode structure 205 trained and can one or more coatings 209 exhibit.
Der
zweite Transistor 200p kann im Wesentlichen die gleiche
Konfiguration aufweisen, wobei das Kanalgebiet 204 und
die Drain- und Sourcegebiete 211 unterschiedliche Dotierstoffe
im Vergleich zu den entsprechenden Gebieten des Transistors 200n aufweisen
können,
wenn der erste und der zweite Transistor 200n, 200p Transistorelemente
unterschiedlicher Leitfähigkeitsart
repräsentieren.The second transistor 200p may have substantially the same configuration, wherein the channel region 204 and the drain and source regions 211 different dopants compared to the corresponding regions of the transistor 200n may have, when the first and the second transistor 200n . 200p Represent transistor elements of different conductivity type.
Ein
typischer Prozessablauf zur Herstellung des Halbleiterbauelements 250,
wie es in 2a gezeigt ist, kann im Wesentlichen
die gleichen Prozesse umfassen, wie sie zuvor mit Bezug zu 1a beschrieben
sind und daher können
diese gemäß gut etablierter
Prozessverfahren gebildet werden, die hierin nicht im Detail beschrieben
sind, um nicht unnötig
die Prinzipien der vorliegenden Erfindung zu verdunkeln.A typical process for manufacturing the semiconductor device 250 as it is in 2a can essentially comprise the same processes as previously referred to 1a and thus can be formed according to well-established process methods, which are not described in detail herein, in order to not unnecessarily obscure the principles of the present invention.
2b zeigt
schematisch das Halbleiterbauelement 250 in einer weiter
fortgeschrittenen Fertigungsphase. Eine erste Ätzstoppschicht 218 ist
auf dem ersten und zweiten Transistor 200n, 200p gebildet
und ferner ist eine Lackmaske 240 vorgesehen, die den ersten
Transistor 200n abdeckt, während der zweite Transistor 200p,
d. h. der exponierte Teil der darauf ausgebildeten ersten Ätzstoppschicht 218, freiliegend
bleibt. Wie zuvor mit Bezug zu der ersten Ätzstoppschicht 118 (siehe 1a)
erläutert
ist, können
beliebige geeignete Abscheideverfahren, etwa die plasmaunterstützte CVD,
eingesetzt werden, um die erste Ätzstoppschicht 218 mit
einer geeigneten Dicke und Materialzusammensetzung zu bilden, so dass
diese eine moderat hohe Ätzselektivität zu einer Konaktätzstoppschicht
besitzt, die noch auf dem Bereich der ersten Ätzstoppschicht, der von der
Lackmaske 240 bedeckt ist, herzustellen ist. In anschaulichen
Ausführungsformen
kann die erste Ätzstoppschicht 218 aus
Siliziumdioxid mit einer Dicke von ungefähr 5 bis 30 nm gebildet sein.
In anderen Fällen können Siliziumoxinitrid
und andere Materialzusammensetzungen verwendet werden, solange eine
ausreichende Ätzselektivität in Bezug
auf das Material der nachfolgend gebildeten Kontaktätzstoppschicht erreicht
wird. Die Lackmaske 240 kann auf der Grundlage einer Lithographiemaske
gebildet werden, wie sie auch für
die Herstellung entsprechender Drain- und Sourcegebiete für den ersten und den zweiten
Transistor 200n, 200p angewendet wird, so dass
kein zusätzlicher
Entwurfsaufwand erforderlich ist. Das Bauelement 250 wird
einem Ätzprozess 260 zum
selektiven Entfernen des freiliegenden Bereichs der ersten Ätzstoppschicht 218 unterzogen.
Beispielsweise können
gut etablierte nasschemische oder Trockenätzverfahren eingesetzt werden,
wobei eine moderat hohe Ätzrate
erreicht wird, die in Verbindung mit der reduzierten Schichtdicke
der ersten Ätzstoppschicht 218 für eine hohe Ätzselektivität in Bezug
auf die darunter liegenden Metallsilizidgebiete 208 und 212 bereitstellen
können,
wodurch eine Materialerosion auf einem sehr geringen Niveau gehalten
wird. Beispielsweise kann der nasschemische Ätzprozess auf der Basis verdünnter Flusssäure angewendet
werden, wenn die erste Ätzstoppschicht 218 aus
Siliziumdioxid aufgebaut ist. Da die erste Ätzstoppschicht 218 äußerst gleichförmig in
dieser Phase der Herstellung ist, verläuft der Ätzprozess 260 ebenso äußerst gleichförmig, wodurch
ebenso zu einem reduzierten Materialverlust in den Gebieten 208 und 212 beigetragen
wird. Danach wird die Lackmaske 240 entfernt und es können Reinigungsprozesse
aufgeführt
werden, um Kontaminationsstoffe und Materialreste von dem freigelegten
Transistor 200p zu entfernen, bevor eine Kontaktätzstoppschicht
abgeschieden wird. 2 B schematically shows the semiconductor device 250 in a more advanced manufacturing phase. A first etch stop layer 218 is on the first and second transistor 200n . 200p formed and further is a resist mask 240 provided the first transistor 200n covering, while the second transistor 200p ie, the exposed portion of the first etch stop layer formed thereon 218 , remains exposed. As before with respect to the first etch stop layer 118 (please refer 1a ), any suitable deposition methods, such as plasma enhanced CVD, may be employed to form the first etch stop layer 218 with a suitable thickness and material composition so that it has a moderately high etch selectivity to a Konaktätzstoppschicht, which still on the portion of the first Ätzstoppschicht that of the resist mask 240 covered is to manufacture. In illustrative embodiments, the first etch stop layer 218 be formed of silicon dioxide with a thickness of about 5 to 30 nm. In other instances, silicon oxynitride and other material compositions may be used as long as sufficient etch selectivity is achieved with respect to the material of the subsequently formed contact etch stop layer. The paint mask 240 can be formed on the basis of a lithography mask, as well as for the production of corresponding drain and source regions for the first and the second transistor 200n . 200p is applied so that no additional design effort is required. The component 250 becomes an etching process 260 for selectively removing the exposed portion of the first etch stop layer 218 subjected. For example, well-established wet chemical or dry etching techniques can be used, achieving a moderately high etch rate, in conjunction with the reduced layer thickness of the first etch stop layer 218 for high etch selectivity with respect to the underlying metal silicide regions 208 and 212 can be provided, whereby a material erosion is kept at a very low level. For example, the wet chemical etch process based on dilute hydrofluoric acid may be used when the first etch stop layer 218 is constructed of silicon dioxide. Because the first etch stop layer 218 is extremely uniform in this phase of the production, the etching process proceeds 260 also extremely uniform, which also leads to a reduced loss of material in the areas 208 and 212 is contributed. Then the varnish mask 240 cleaning processes may be performed to remove contaminants and residual material from the exposed transistor 200p to remove before a contact etch stop layer is deposited.
2c zeigt
schematisch das Bauelement 250 in einer weiter fortgeschrittenen
Fertigungsphase, in der eine erste Kontaktätzstoppschicht 216 über dem
ersten und dem zweiten Transistor 200n, 200p und
eine zusätzliche
zweite Ätzstoppschicht 217 auf der
ersten Kontaktstoppschicht 216 gebildet ist. In anschaulichen
Ausführungsformen
sind die erste Kontaktätzstoppschicht 216 und
die Ätzstoppschicht 218 aus
unterschiedlichen Materialien hergestellt, so dass diese ein gewünschtes
hohes Maß an Ätzselektivität in Bezug
auf einen Ätzprozess
zeigen, der später
beschrieben wird. In einer Ausführungsform
ist die erste Kontaktätzstoppschicht 216 aus
Siliziumnitrid aufgebaut, während
die erste Ätzstoppschicht 218 aus
Siliziumdioxid aufgebaut ist. Ferner besitzt die erste Kontaktätzstoppschicht 216 eine
spezifizierte intrinsische Spannung oder eine spezifizierte Art
einer Spannung, d. h. kompressiv oder ziehend, die in geeigneter
Weise ausgewählt
wird, um ein gewünschtes
Maß an
Verformung in dem Kanalgebiet 204 des zweiten Transistors 200p zu
erzeugen. Beispielsweise kann die Kompaktätzstoppschicht 216 eine
spezifizierte Druckspannung aufweisen, wenn der zweite Transistor 200p einen
p-Kanaltransistor repräsentiert.
Wie gezeigt ist, ist eine Dicke 218a der ersten Ätzstoppschicht 218 kleiner
als eine Dicke 216a der ersten Kompaktätzstoppschicht 216,
wobei die Dicke ausreichend ist, um im Wesentlichen eine Materialerosion
während
eines nachfolgenden Ätzprozesses
zu vermeiden oder zu mindest deutlich zu reduzieren, wobei dennoch
eine moderat hohe Effizienz der Spannungsübertragung gewährleistet
ist. Beispielsweise kann die Dicke 216a im Bereich von ungefähr 20 bis
80 nm für äußerst größenreduzierte Halbleiterbauelemente
mit einer Gatelänge,
d. h. in 2a die horizontale Abmessung
der Gateelektrode 206, von ungefähr 100 nm oder weniger
betragen. In speziellen Ausführungsformen
liegt die Gatelänge der
Transistoren 200n, 200p bei ungefähr 50 nm
oder sogar weniger, so dass ein hohes Maß an Integrität der Metallsilizidgebiete 208, 212 sowie
eine effiziente Spannungstragung ein wichtiger Faktor sind. Es sollte
beachtet werden, dass eine beliebige geeignete Materialkombination
für die
Schichten 218, 216 verwendet werden kann, solange
eine gewünschte Ätzselektivität erreicht
wird, während
dennoch die gewünschte
Größe an intrinsischer
Spannung bereitgestellt wird. Beispielsweise können amorpher Kohlenstoff,
Siliziumkarbid und dergleichen in Verbindung mit Siliziumdioxid
und/oder Siliziumnitrid angewendet werden, um damit eine geeignete
spannungserzeugende Kontaktätzstoppschicht
in Verbindung mit einer darunter liegenden Ätzstoppschicht bereitzustellen. 2c schematically shows the device 250 in a more advanced manufacturing stage, in which a first contact etch stop layer 216 above the first and second transistors 200n . 200p and an additional second etch stop layer 217 on the first contact stop layer 216 is formed. In illustrative embodiments, the first contact etch stop layer 216 and the etch stop layer 218 are made of different materials so as to exhibit a desired high degree of etch selectivity with respect to an etching process which will be described later. In an embodiment, the first contact etch stop layer is 216 made of silicon nitride, while the first etch stop layer 218 is constructed of silicon dioxide. Further, the first contact etch stop layer has 216 a specified one intrinsic stress or a specified type of stress, ie, compressive or pulling, which is suitably selected to provide a desired amount of strain in the channel region 204 of the second transistor 200p to create. For example, the Kompaktätzstoppschicht 216 have a specified compressive stress when the second transistor 200p represents a p-channel transistor. As shown, a thickness is 218a the first etch stop layer 218 smaller than a thickness 216a the first Kompaktätzstoppschicht 216 wherein the thickness is sufficient to substantially avoid or at least significantly reduce material erosion during a subsequent etching process while still providing moderately high voltage transfer efficiency. For example, the thickness 216a in the range of about 20 to 80 nm for extremely size-reduced semiconductor devices with one gate length, ie in 2a the horizontal dimension of the gate electrode 206 , of about 100 nm or less. In specific embodiments, the gate length of the transistors is 200n . 200p at about 50 nm or even less, allowing for a high degree of integrity of the metal silicide areas 208 . 212 as well as an efficient tension separation are an important factor. It should be noted that any suitable material combination for the layers 218 . 216 can be used as long as a desired etch selectivity is achieved while still providing the desired level of intrinsic stress. For example, amorphous carbon, silicon carbide, and the like can be used in conjunction with silicon dioxide and / or silicon nitride to provide a suitable strain-generating contact etch stop layer in conjunction with an underlying etch stop layer.
Die
zweite Ätzstoppschicht 217,
die über
der ersten Kontaktätzstoppschicht 216 ausgebildet
ist, kann aus einem beliebigen geeigneten Material aufgebaut sein,
das eine gewünschte
hohe Ätzselektivität zu einer
weiteren Kontaktätzstoppschicht
besitzt, die noch zu bilden ist, wie dies später beschrieben ist. In anschaulichen
Ausführungsformen
kann die zweite Ätzstoppschicht 217 aus
Siliziumdioxid, Siliziumnitrid und dergleichen aufgebaut sein, abhängig von dem
für die
nachfolgend gebildete Kontaktätzstoppschicht
verwendeten Material.The second etch stop layer 217 that over the first contact etch stop layer 216 may be constructed of any suitable material having a desired high etch selectivity to another contact etch stop layer to be formed, as described later. In illustrative embodiments, the second etch stop layer 217 of silicon dioxide, silicon nitride, and the like, depending on the material used for the subsequently formed contact etch stop layer.
2d zeigt
schematisch das Halbleiterbauelement 250 in einem weiter
fortgeschrittenen Herstellungsstadium. Eine weitere Lackmaske 241 ist über dem
Bauelement 250 ausgebildet, um damit das erste Transistorelement 200n freizulegen,
d. h. die Schichtbereiche, die darauf ausgebildet sind, während das
zweite Transistorelement 200p, d.h., die darauf ausgebildeten
Schichtbereiche, abgedeckt sind. Ferner unterliegt das Bauelement 250 einem weiteren Ätzprozess 261,
der als ein beliebig geeigneter Ätzprozess
gestaltet ist, der auch andere Ätzschritte,
nasschemische Ätzschritte
oder trockenchemische Ätzschritte
zum effizienten Entfernen des freiliegenden Bereichs der Schicht 217 vor
dem eigentlichen Hauptätzschritt
zum Entfernen des freigelegten Bereichs der Ätzkontaktstoppschicht 216 beinhalten kann.
Geeignete Ätzrezepte
sind im Stand der Technik gut bekannt und können zum Entfernen der Schicht 216 verwendet
werden, während
der Prozess 261 auf der Grundlage der Ätzstoppschicht 218 gesteuert
werden kann, wodurch eine unerwünschte Materialerosion
in den empfindlichen Metallsilizidgebieten 208 und 212 vermieden
wird. 2d schematically shows the semiconductor device 250 in a more advanced manufacturing stage. Another paint mask 241 is above the device 250 designed to be the first transistor element 200n expose, ie, the layer areas formed thereon, while the second transistor element 200p , ie, the layer areas formed thereon, are covered. Furthermore, subject to the device 250 another etching process 261 which is designed as an arbitrarily suitable etching process, which also includes other etching steps, wet-chemical etching steps or dry-chemical etching steps for efficiently removing the exposed area of the layer 217 before the main etching step for removing the exposed portion of the etching stopper layer 216 may include. Suitable etching recipes are well known in the art and may be used to remove the layer 216 be used while the process 261 based on the etch stop layer 218 can be controlled, causing undesirable material erosion in the sensitive metal silicide areas 208 and 212 is avoided.
2e zeigt
schematisch zeigt schematisch das Halbleiterbauelement 250 mit
einer darauf ausgebildeten zweiten Kontaktätzstoppschicht 219,
die so ausgebildet ist, dass diese eine spezifizierte zweite Art
an intrinsischer Spannung, beispielsweise eine Zugspannung, aufweist,
wenn der erste Transistor 200n einen n-Kanaltransistor
repräsentiert.
Hinsichtlich der Materialzusammensetzung der zweiten Ätzkontaktstoppschicht 219 gelten
die gleichen Kriterien, wie sie zuvor mit Bezug zu der Schicht 216 erläutert sind,
wobei vorteilhafterweise beide Schichten 216 und 219 aus
einem Material hergestellt sind, das im Wesentlichen die gleichen Ätzeigenschaften
im Hinblick auf ein Zwischenschichtdielektrikumsmaterial aufweist,
das über
den Schicht 216 und 219 später gebildet wird. In der anschaulichen
Ausführungsform kann
die zweite Kontaktätzstoppschicht 219 in
Form einer Siliziumnitridschicht vorgesehen werden, die durch plasmaunterstütztes CVD
auf der Grundlage von Prozessparametern gebildet wurde, um damit gewünschte Art
und Größe der intrinsischen
Verspannung zu bilden. Wie zuvor erläutert sind, sind entsprechende
Rezepte für
das Abscheiden von Siliziumnitrid mit einer intrinsischen Spannung
im Bereich von 1,5 GPa an Druckspannung bis ungefähr 1,5 GPa
an Zugspannung im Stand der Technik gut etabliert. 2e schematically shows schematically the semiconductor device 250 with a second contact etch stop layer formed thereon 219 configured to have a specified second type of intrinsic voltage, such as a tensile stress, when the first transistor 200n represents an n-channel transistor. Regarding the material composition of the second etching stopper layer 219 Apply the same criteria as before with respect to the layer 216 are explained, wherein advantageously both layers 216 and 219 are made of a material having substantially the same etching properties with respect to an interlayer dielectric material overlying the layer 216 and 219 is formed later. In the illustrative embodiment, the second contact etch stop layer 219 in the form of a silicon nitride layer formed by plasma assisted CVD based on process parameters to form the desired intrinsic strain type and size. As previously discussed, corresponding recipes for depositing silicon nitride having an intrinsic stress in the range of 1.5 GPa to compressive stress to about 1.5 GPa to tensile strain are well established in the art.
2f zeigt
schematisch das Bauelement 250 in einem weiter fortgeschrittenen
Herstellungsstadium, wobei eine Lackmaske 242 über dem
Bauteil 2560 ausgebildet ist, um damit das erste Transistorelement 200n abzudecken,
wobei das zweite Transistorelement 200p, d. h. die darauf
ausgebildeten Schichtbereiche, freigelegt sind. Ferner unterliegt das
Bauelement 250 einem Ätzprozess 262,
der ein plasmabasierter Ätzprozess
sein kann, um den freiliegenden Bereich der zweiten Kontaktätzstoppschicht 219 zu
entfernen. Auf Grund des Vorsehen der zweiten Ätzstoppschicht 217,
kann der Ätzprozess 262 zuverlässig gesteuert
werden, wobei gut etablierte Prozessrezepte angewendet werden können, um
in zuverlässiger
Weise den Ätzprozess 262 auf
oder innerhalb der Ätzstoppschicht 217 anzuhalten.
Danach kann die Lackmaske 242 entfernt werden. 2f schematically shows the device 250 at a more advanced stage of manufacture, using a resist mask 242 above the component 2560 is formed so as to the first transistor element 200n cover, wherein the second transistor element 200p , ie the layer areas formed thereon, are exposed. Furthermore, subject to the device 250 an etching process 262 which may be a plasma-based etching process around the exposed area of the second contact etch stop layer 219 to remove. Due to the provision of the second etch stop layer 217 , the etching process can 262 be reliably controlled, with well-established process recipes can be applied to reliably the etching process 262 on or within the etch stop layer 217 to stop. After that, the paint mask 242 removed who the.
2g zeigt
schematisch das Halbleiterbauelement 250 nach dem Ende
der zuvor beschriebenen Prozesssequenz. Folglich ist der zweite
Transistor 200p, der in der vorliegenden Ausführungsform einen
p-Kanaltransistor repräsentiert,
direkt mit der ersten Kontaktätzstopschicht 216 in
Berührung,
wodurch ein verbesserter Spannungsübertragungsme chanismus in das
entsprechende Kanalgebiet 204 erreicht wird, um darin eine
Druckverformung zu erzeugen. Der erste Transistor 200n,
der in dieser Ausführungsform
einen n-Kanaltransistor
repräsentiert, weist
darüber
ausgebildet die zweite Kontaktätzstoppschicht 219 auf,
die eine Zugspannung aufweist, wobei die erste Ätzstoppschicht 218 zwischen sensitiven
Bauteilbereichen ausgebildet ist, etwa den Metallsilizidgebieten 208 und 212,
wodurch eine unerwünschte
Materialerosion während
des zuvor durchgeführten Ätzprozesses 261 (siehe 2d)
reduziert wird. Somit kann ein äußerst effizienter
Spannungsübertragungsmechanismus
in Verbindung mit einem hohen Maß an Bauteilintegrität erreicht
werden. Danach kann der Fertigungsprozess gemäß gut etablierter Verfahren
fortgesetzt werden, um ein Zwischenschichtdielektrikumsmaterial
und entsprechende Kontaktöffnungen
dann auszubilden. 2g schematically shows the semiconductor device 250 after the end of the process sequence described above. Consequently, the second transistor 200p , which in the present embodiment represents a p-channel transistor, directly with the first contact etch stop layer 216 in contact, whereby an improved Spannungsübertragungsme mechanism in the corresponding channel area 204 is reached to produce a compressive deformation therein. The first transistor 200n which in this embodiment represents an n-channel transistor has formed thereon the second contact etch stop layer 219 having a tensile stress, wherein the first etch stop layer 218 is formed between sensitive device areas, such as the metal silicide areas 208 and 212 , causing undesirable material erosion during the previously performed etching process 261 (please refer 2d ) is reduced. Thus, a highly efficient stress transfer mechanism can be achieved in conjunction with a high degree of component integrity. Thereafter, the manufacturing process may be continued in accordance with well established procedures to form an interlayer dielectric material and corresponding contact openings.
2h zeigt
schematisch das Halbleiterbauelement 250 mit einem Zwischenschichtdielektrikum 221,
das über
der ersten und der zweiten Kontaktätzstoppschicht 216, 219 gebildet
ist, wodurch ein erster dielektrischer Schichtstapel gebildet wird,
und mit Kontaktbereichen 222, die in dem Zwischenschichtdielektrikum 221 und
den Kontaktätzstoppschichten 219, 216 und
der Ätzstoppschicht 218 ausgebildet sind,
die damit einen zweiten dielektrischen Schichtstapel in dem ersten
Transistorelement 200n bilden. 2h schematically shows the semiconductor device 250 with an interlayer dielectric 221 over the first and second contact etch stop layers 216 . 219 is formed, whereby a first dielectric layer stack is formed, and with contact areas 222 embedded in the interlayer dielectric 221 and the contact etch stop layers 219 . 216 and the etch stop layer 218 are formed, which thus a second dielectric layer stack in the first transistor element 200n form.
Ein
typischer Prozessablauf zur Herstellung des Bauelements 250,
wie es in 2h gezeigt ist, kann die folgenden
Prozesse umfassen. Das Zwischenschichtdielektrikum 221 kann
in Form von Siliziumdioxid auf der Grundlage von Abscheideverfahren,
etwa plasmaunterstütztem
CVD aus TEOS und/oder mittels superatmosphärischem CVD auf der Grundlage
von TEOS und/oder einem CVD mit Unterstützung eines hochdichten Plasmas
abgeschieden werden, um eine Siliziumdioxidschicht zu bilden, die
zuverlässig
den ersten und den zweiten Transistor 200n, 200p umschließt. Danach
kann die Oberfläche
des Zwischenschichtdielektrikums 221 beispielsweise durch
chemisch-mechanisches Polieren und dergleichen eingeebnet werden,
und entsprechende Kontaktöffnungen 222 können dann
auf der Grundlage gut etablierter Ätzrezepte hergestellt werden.
Zu diesem Zweck kann eine selektive anisotrope Ätzchemie angewendet werden,
um durch das Zwischenschichtdielektrikum 221 auf der Grundlage
einer entsprechend gestalteten Lackmaske (nicht gezeigt) zu ätzen, wobei
die zweite Kontaktätzstoppschicht 219 für den Transistor 200n und
die erste Konaktätzstoppschicht 216 für den Transistor 200p zuverlässig die Ätzfront
an den Gateelektroden 205 und nachfolgend an den Drain-
und Sourcegebieten 211 anhalten. Da nach kann die Ätzchemie
geändert werden,
um die Materialien der entsprechenden Kontaktätzstoppschichten 219, 216 zu
entfernen, wobei nicht notwendigerweise ein hohes Maß an Selektivität zu der
darunter liegenden Ätzstoppschicht 218 in dem
ersten Transistor 200n erforderlich ist. Nach dem Ende
des Ätzprozesses
können
die Öffnungen 222 mit
einem geeigneten leitenden Material auf der Grundlage gut etablierter
Prozessrezepte gefüllt
werden.A typical process flow for the manufacture of the device 250 as it is in 2h may include the following processes. The interlayer dielectric 221 may be deposited in the form of silicon dioxide based on deposition techniques, such as plasma assisted CVD of TEOS and / or super-atmospheric CVD based on TEOS and / or high density plasma CVD, to form a silicon dioxide layer that reliably forms the first and the second transistor 200n . 200p encloses. Thereafter, the surface of the interlayer dielectric 221 For example, be planarized by chemical-mechanical polishing and the like, and corresponding contact openings 222 can then be made on the basis of well-established etching recipes. For this purpose, a selective anisotropic etch chemistry may be employed to pass through the interlayer dielectric 221 etching on the basis of a correspondingly designed resist mask (not shown), wherein the second contact etch stop layer 219 for the transistor 200n and the first contact etch stop layer 216 for the transistor 200p reliably the etching front at the gate electrodes 205 and subsequently to the drain and source regions 211 stop. After that, the etch chemistry can be changed to the materials of the corresponding contact etch stop layers 219 . 216 which does not necessarily require a high degree of selectivity to the underlying etch stop layer 218 in the first transistor 200n is required. After the end of the etching process, the openings can 222 filled with a suitable conductive material based on well-established process recipes.
Während in
den 2a–2h in
einer speziellen Ausführungsform
der Prozess für
das Bauelement 250 so beschrieben ist, dass dieses einen
p-Kanaltransistor mit einem verbesserten Leistungsverhalten auf
Grund eines verbesserten Spannungsübertragungsmechanismus aufweist,
während
der entsprechende n-Kanaltransistor eine verbesserte Integrität des Metallsilizids
zeigt, wird mit Bezug zu den 3a bis 3g ein
entsprechender Prozessablauf dargestellt, in welchem das Leistungsverhalten
eines n-Kanaltransistors verbessert wird, indem eine Kontaktätzstoppschicht
direkt darauf angeordnet wird, die eine Zugspannung aufweist. In
den 3a bis 3g werden
die gleichen Bezugszeichen verwendet, um die gleichen Komponenten
zu beschreiben, mit Ausnahme einer führenden „3" anstelle einer führenden „2", und daher wird eine detaillierte Beschreibung
dieser Komponenten weggelassen.While in the 2a - 2h in a specific embodiment, the process for the device 250 is described as having a p-channel transistor with improved performance due to an improved voltage transfer mechanism, while the corresponding n-channel transistor exhibits improved integrity of the metal silicide 3a to 3g a corresponding process flow is shown in which the performance of an n-channel transistor is improved by placing a contact etch stop layer directly thereon having a tensile stress. In the 3a to 3g For example, the same reference numerals are used to describe the same components except for a leading "3" instead of a leading "2", and therefore a detailed description of these components will be omitted.
In 3a umfasst
damit das Halbleiterbauelement 350 den p-Kanaltransistor 300p und
den n-Kanaltransistor 300n, die gemäß den gleichen Prozessen hergestellt
sein können,
wie sie zuvor beschrieben sind.In 3a thus includes the semiconductor device 350 the p-channel transistor 300p and the n-channel transistor 300n which can be made according to the same processes as described above.
3b zeigt
das Bauelement 350 während des
selektiven Entfernens der ersten Ätzstoppschicht 318 über dem
n-Kanaltransistor 300n. 3b shows the device 350 during the selective removal of the first etch stop layer 318 over the n-channel transistor 300n ,
3c zeigt
schematisch das Bauelement 350 mit der ersten Kontaktätzstoppschicht 316,
wobei im Gegensatz zu der vorhergehenden beispielhaften Ausführungsform,
die Schicht 316 eine intrinsische Zugspannung aufweisen
kann, um damit eine entsprechende Zugverformung in den n-Kanaltransistor 300n zu
erzeugen. 3c schematically shows the device 350 with the first contact etch stop layer 316 In contrast to the previous exemplary embodiment, the layer 316 can have an intrinsic tensile stress, so that a corresponding tensile deformation in the n-channel transistor 300n to create.
3d zeigt
schematisch das selektive Entfernen des Teils der Schicht 316 mit
der Zugspannung des p-Kanaltransistors 300p und das Entfernen der
Schicht 317. 3d schematically shows the selective removal of the part of the layer 316 with the tension of the p-channel transistor 300p and removing the layer 317 ,
3e zeigt
schematisch das Halbleiterbauelement 350 mit der darauf
ausgebildeten zweiten Kontaktätzstoppschicht 319,
die nunmehr eine Druckspannung aufweisen kann. 3e shows schematically the semiconductor structure element 350 with the second contact etch stop layer formed thereon 319 , which can now have a compressive stress.
In 3f unterliegt
das Bauelement 350 dem plasmabasierten Ätzprozess 362 zum
Entfernen des freigelegten Bereichs der Schicht 319 mit
der Druckspannung.In 3f subject to the device 350 the plasma-based etching process 362 for removing the exposed portion of the layer 319 with the compressive stress.
3d zeigt
schließlich
das Bauelement 350, wobei der p-Kanaltransistor 300p darauf
ausgebildet den Schichtbereich 319 mit der Druckspannung
aufweist, während
der n-Kanaltransistor 300n die
Kontaktätzstoppschicht 316 mit
der Zugspannung direkt darauf ausgebildet aufweist, um damit das Leistungsverhalten
des Transistors 300n zu verbessern. 3d finally shows the device 350 , wherein the p-channel transistor 300p trained on the layer area 319 with the compressive stress while the n-channel transistor 300n the contact etch stop layer 316 having the tensile stress formed directly on it, thereby enhancing the performance of the transistor 300n to improve.
Mit
Bezug zu den 4a bis 4g werden nunmehr
weitere anschauliche Ausführungsformen detaillierter
beschrieben, wobei ein äußerst effizienter
Spannungstransfermechanismus für
beide Arten an Transistoren vorgesehen werden kann, wobei dennoch
ein hohes Maß an
Metallsilizidintegrität
beibehalten wird.Related to the 4a to 4g Other illustrative embodiments will now be described in more detail, wherein a highly efficient voltage transfer mechanism may be provided for both types of transistors while still maintaining a high degree of metal silicidin-integrity.
In 4a umfasst
das Halbleiterbauelement 450 zwei Transistorelemente 400n, 400p,
die im Wesentlichen den gleichen Aufbau aufweisen können, wie
dies zuvor mit Bezug zu den Transistorelementen 100n, 100p, 200n, 200p und 300n, 300p beschrieben
ist, und daher wird eine detaillierte Beschreibung der entsprechenden
Komponenten weggelassen, wobei beachtet werden sollte, dass die
entsprechenden Komponenten mit den gleichen Bezugszeichen belegt
sind, mit Ausnahme einer führenden „4" anstelle einer führenden „3, 2,
1". Anders als in
den zuvor beschriebenen Ausführungsformen
umfasst das Halbleiterbauelement 450 eine Beschichtung 428, die
auf dem ersten und dem zweiten Transistor 400n, 400p gebildet
ist, wobei die Beschichtung 428 eine erste Art Spannung,
beispielsweise eine Zugspannung oder eine Druckspannung, abhängig von
den Prozesserfordernissen, aufweist. Die Beschichtung 428 kann
beispielsweise aus Siliziumnitrid mit einer Dicke von ungefähr 5 bis
50 nm und mit einer gewünschten
Größe der Spannung
hergestellt sein. Auf der Beschichtung 428 ist eine erste Ätzstoppschicht 418 ausgebildet,
die ähnlich
sein kann wie die Ätzstoppschichten 118, 218 und 318,
wie sie zuvor beschrieben sind. Beispielsweise kann die Ätzstoppschicht 418 aus
Siliziumdioxid mit einer Dicke im Bereich von 5 bis 30 nm aufgebaut
sein. Die Beschichtung 428 und die Ätzstoppschicht 418 können gemäß gut etablierter
Prozessrezepte hergestellt werden, wie dies auch zuvor mit Bezug
zu den Ätzstoppschichten
und den Kontaktätzstoppschichten
beschrieben ist.In 4a includes the semiconductor device 450 two transistor elements 400n . 400p , which may have substantially the same structure as previously with respect to the transistor elements 100n . 100p . 200n . 200p and 300n . 300p is omitted, and therefore, a detailed description of the corresponding components is omitted, it should be noted that the corresponding components are denoted by the same reference numerals, with the exception of a leading "4" instead of a leading "3, 2, 1". Unlike the previously described embodiments, the semiconductor device includes 450 a coating 428 on the first and second transistors 400n . 400p is formed, wherein the coating 428 a first type of tension, for example, a tensile stress or a compressive stress, depending on the process requirements, has. The coating 428 For example, it may be made of silicon nitride having a thickness of about 5 to 50 nm and a desired magnitude of stress. On the coating 428 is a first etch stop layer 418 formed, which may be similar to the Ätzstoppschichten 118 . 218 and 318 as described above. For example, the etch stop layer 418 be constructed of silicon dioxide with a thickness in the range of 5 to 30 nm. The coating 428 and the etch stop layer 418 can be made according to well-established process recipes, as previously described with respect to the etch stop layers and the contact etch stop layers.
4b zeigt
schematisch das Halbleiterbauelement 450 in einem weiter
fortgeschrittenen Herstellungsstadium, in welchem ein Bereich der
Beschichtung 428 und ein Teil der ersten Ätzstoppschicht 418 selektiv über dem
zweiten Transistor 400p auf der Grundlage eines Ätzprozesses 460 und einer
geeignet gestalteten Ätzmaske 440 entfernt werden.
Der Ätzprozess 460 kann
als ein zweistufiger Prozess zum selektiven Entfernen der Schicht 418,
beispielsweise auf der Grundlage einer verdünnten Flusssäure, gestaltet
sein, wenn die Schicht 418 aus Siliziumdioxid aufgebaut
ist, woran sich ein selektiver Ätzprozess
zum Entfernen der Beschichtung 428 anschließt. Auf
Grund der reduzierten Dicke der Beschichtung 428 und der
Möglichkeit
des Anwendens äußerst selektiver
nasschemischer Ätzrezepte
trägt das
Entfernen des Schichtbereichs 428 nicht übermäßig zu einer
Materialbeeinträchtigung
in den entsprechenden Metallsilizidgebieten 408 und 412 bei, ähnlich wie
dies in den zuvor beschriebenen Ausführungsformen im Hinblick auf
den entsprechenden Ätzprozess 260 und 360 der
Fall ist. 4b schematically shows the semiconductor device 450 in a more advanced manufacturing stage, in which an area of the coating 428 and a part of the first etching stopper layer 418 selectively over the second transistor 400p based on an etching process 460 and a suitably designed etching mask 440 be removed. The etching process 460 can be considered a two-step process to selectively remove the layer 418 , for example, based on a dilute hydrofluoric acid, be designed when the layer 418 is made of silicon dioxide, followed by a selective etching process to remove the coating 428 followed. Due to the reduced thickness of the coating 428 and the possibility of using highly selective wet chemical etching recipes contributes to the removal of the layer area 428 not excessive to material degradation in the corresponding metal silicide areas 408 and 412 similar to that in the previously described embodiments with respect to the corresponding etching process 260 and 360 the case is.
4e zeigt
schematisch das Bauelement 450 nach der Herstellung einer
ersten Kontaktätzstoppschicht 416 mit
einer spezifizierten zweiten Art an innerer Spannung, die sich von
der ersten Art an innerer Spannung, die durch die Beschichtung 428 hervorgerufen
wird, unterscheidet. Beispielsweise kann die Beschichtung 428 eine
innere Zugspannung aufweisen, während
die erste Kontaktätzstoppschicht 416 eine
Druckspannung aufweisen kann, wenn das zweite Transistorelement 400p einen
p-Kanaltransistor repräsentiert.
In anderen Fällen
kann die Beschichtung 428 eine Druckspannung enthalten und
die Kontaktätzstoppschicht 416 kann
eine Zugspannung aufweisen, wenn der erste Transistor 400p einen
n-Kanaltransistor repräsentiert.
Hinsichtlich der Ausbildung der Schichten 416 und einer
entsprechenden Ätzstoppschicht 417 gelten
die gleichen Kriterien, wie sie zuvor in Bezug auf die entsprechenden Komponenten
beschrieben sind. 4e schematically shows the device 450 after producing a first contact etch stop layer 416 with a specified second type of internal stress, which differs from the first type of internal stress, by the coating 428 is differentiated. For example, the coating 428 have an internal tensile stress, while the first contact etch stop layer 416 may have a compressive stress when the second transistor element 400p represents a p-channel transistor. In other cases, the coating can 428 contain a compressive stress and the contact etch stop layer 416 may have a tensile stress when the first transistor 400p represents an n-channel transistor. Regarding the formation of the layers 416 and a corresponding etch stop layer 417 The same criteria apply as described above for the corresponding components.
4d zeigt
schematisch das Bauelement 450 während eines Ätzprozesses 460 auf
der Grundlage einer entsprechenden Lackmaske 441 zum Entfernen
eines Teils der ersten Kontaktätzstoppschicht 416 über dem
ersten Transistor 400n. Dabei liefert die Ätzstoppschicht 418 einen
zuverlässigen
Stopp für
den Ätzprozess 460,
wie dies zuvor auch beschrieben ist. 4d schematically shows the device 450 during an etching process 460 based on a corresponding resist mask 441 for removing a part of the first contact etch stop layer 416 above the first transistor 400n , In this case, the etch stop layer provides 418 a reliable stop for the etching process 460 , as previously described.
4e zeigt
schematisch das Bauelement 450 während eines weiteren Ätzprozesses 461a,
der so gestaltet ist, das der freiliegende Bereich der ersten Kontaktätzstoppschicht 418 auf
der Grundlage eines beliebigen geeigneten und gut etablierten Rezepts
entfernt wird, wobei das Rezept auf einer nasschemischen oder einem
plasmabasierten Prozess beruhen kann. Somit kann die Beschichtung 428 im Wesentlichen
vollständig
durch den Ätzprozess 461a freigelegt
werden, wobei ein hohes Maß an Ätzselektivität erreicht
werden kann, um damit eine unerwünschte
Matetialbeeinträchtigung
der darunter liegenden Metallsilizidgebiete 408 und 412 zu
vermeiden oder deutlich zu reduzieren. Danach kann die Lackmaske 441 entfernt
werden, wobei vorteilhafterweise eine Materialerosion, die möglicherweise durch
Lackentfernungsprozesse hervorgerufen werden kann, zuverlässig auf
Grund des Vorhandenseins der Beschichtung 428 unterdrückt werden kann. 4e schematically shows the device 450 during another etching process 461a shaped to be the exposed portion of the first contact etch stop layer 418 based on any suitable and well-established recipe, which recipe may be based on a wet-chemical or a plasma-based process. Thus, the coating can 428 essentially completely through the etching process 461a can be exposed, wherein a high degree of etch selectivity can be achieved, thus an undesirable Matetialbeeinträchtigung the underlying Metallsilizidgebiete 408 and 412 to avoid or significantly reduce. After that, the paint mask 441 Advantageously, material erosion, which may possibly be caused by paint removal processes, is reliably eliminated due to the presence of the coating 428 can be suppressed.
4f zeigt
schematisch das Halbleiterbauelement 450 mit einer darauf
ausgebildeten zweiten Kontaktätzstoppschicht 419,
die die gleiche Art an intrinsischer Spannung wie die Beschichtung 428 aufweist.
In einer anschaulichen Ausführungsform
wird die zweite Kontaktätzstoppschicht 419 aus
dem gleichen Material wie die Beschichtung 428 hergestellt, so
dass beide Schichten in Kombination als die zweite Kontaktätzstoppschicht
in der nachfolgenden Bearbeitungssequenz dienen. Für diesen
Zweck kann die Schicht 419 auf der Grundlage gut etablierter
Rezepte abgeschieden werden, wobei die Schichtdicke an die Dicke
der Beschichtung 428 angepasst werden kann, um damit in
Kombination eine Solldicke für die
zweite Kontaktätzstoppschicht
im Wesentlichen zu erreichen. 4f schematically shows the semiconductor device 450 with a second contact etch stop layer formed thereon 419 that have the same kind of intrinsic tension as the coating 428 having. In one illustrative embodiment, the second contact etch stop layer 419 made of the same material as the coating 428 so that both layers in combination serve as the second contact etch stop layer in the subsequent processing sequence. For this purpose, the layer 419 be deposited on the basis of well-established recipes, with the layer thickness to the thickness of the coating 428 can be adjusted so as to achieve in combination a target thickness for the second contact etch stop layer substantially.
4g zeigt
schematisch das Bauelement 450 während eines Ätzprozesses 462 auf
der Grundlage einer Lackmaske 442, um einen Teil der zweiten Kontaktätzstoppschicht 419 über dem
zweiten Transistor 400p zu entfernen. 4g schematically shows the device 450 during an etching process 462 on the basis of a paint mask 442 to a part of the second contact etch stop layer 419 over the second transistor 400p to remove.
Folglich
sind der erste Transistor 400n und der zweite Transistor 400p direkt
mit den entsprechenden verformungserzeugenden Schichten in Kontakt,
wodurch der Spannungsübertragungsmechanismus
für beide
Transistoren deutlich verbessert wird. Ferner wird auf Grund der
zuvor beschriebenen Prozesssequenz ein hohes Maß an Metallsilizidintegrität beibehalten,
wodurch zusätzlich
zu einem verbesserten Transistorverhalten beigetragen wird, insbesondere
wenn äußerste größenreduzierte
Transisistorstrukturen betrachtet werden.Consequently, the first transistor 400n and the second transistor 400p directly in contact with the respective strain generating layers, thereby significantly improving the voltage transmission mechanism for both transistors. Furthermore, due to the above-described process sequence, a high degree of metal silicide integrity is maintained, thereby adding to improved transistor performance, especially when considering outermost size-reduced transistor structures.
Es
gilt also: Die vorliegende Erfindung stellt eine verbesserte Technik
zum Erzeugen einer unterschiedlichen Verformung in unterschiedlichen
Transistorarten auf der Grundlage entsprechend gestalteter Kontaktätzstoppschichtstapel
bereit, wobei ein hohes Maß an
Metallsilizidintegrität
erreicht werden kann. Zu diesem Zweck wird eine Opferätzstoppschicht
gebildet und diese wird von einem oder beiden Transistoren entfernt,
um damit einen direkten Kontakt der verformungserzeugenden Schicht
zumindest in einem Transistor zu ermöglichen, wobei in einer anschaulichen
Ausführungsform
die Opferätzstoppschicht
vollständig
entfernt werden kann, wodurch ein deutlich verbesserter Spannungsübertragungsmechanismus
bereitgestellt wird.It
Thus, the present invention provides an improved technique
for producing a different deformation in different
Transistor types based on appropriately designed contact etch stop layer stack
ready, being a high level
Metallsilizidintegrität
can be achieved. For this purpose, a sacrifice etch stop layer
formed and this is removed from one or both transistors,
order to make a direct contact of the strain-generating layer
at least in a transistor to allow, in an illustrative
embodiment
the victim etch stop layer
Completely
can be removed, resulting in a significantly improved voltage transfer mechanism
provided.
Weitere
Modifizierungen und Variationen der vorliegenden Erfindung werden
für den
Fachmann angesichts dieser Beschreibung offenkundig. Daher ist diese
Beschreibung als lediglich anschaulich und für die Zwecke gedacht, dem Fachmann
die allgemeine Art und Weise des Ausführens der vorliegenden Erfindung
zu vermitteln. Selbstverständlich
sind die hierin gezeigten und beschriebenen Formen der Erfindung
als die gegenwärtig
bevorzugten Ausführungsformen
zu betrachten.Further
Modifications and variations of the present invention will become
for the
One skilled in the art in light of this description. Therefore, this is
Description as merely illustrative and intended for the purpose, the expert
the general manner of carrying out the present invention
to convey. Of course
are the forms of the invention shown and described herein
as the present
preferred embodiments
consider.