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DE102005010906A1 - Taktsignalerzeugungsvorrichtung zur Verwendung in einer Halbleiterspeichervorrichtung und ihr Verfahren - Google Patents

Taktsignalerzeugungsvorrichtung zur Verwendung in einer Halbleiterspeichervorrichtung und ihr Verfahren Download PDF

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DE102005010906A1
DE102005010906A1 DE102005010906A DE102005010906A DE102005010906A1 DE 102005010906 A1 DE102005010906 A1 DE 102005010906A1 DE 102005010906 A DE102005010906 A DE 102005010906A DE 102005010906 A DE102005010906 A DE 102005010906A DE 102005010906 A1 DE102005010906 A1 DE 102005010906A1
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Germany
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clock signal
signal
output
generating
reference clock
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Withdrawn
Application number
DE102005010906A
Other languages
English (en)
Inventor
Tae-Jin Ichon Kang
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Conversant IP NB 868 Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of DE102005010906A1 publication Critical patent/DE102005010906A1/de
Withdrawn legal-status Critical Current

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Abstract

Eine Taktsignalerzeugungsvorrichtung zur Erzeugung eines Referenztaktsignals zur Ausgabe von Daten in Synchronisation mit einem externen Taktsignal aus einer Halbleiterspeichervorrichtung mit: einer Taktsignalerzeugungseinheit zum Empfang eines internen Taktsignals zur Erzeugung des Referenztaktsignals gemäß einem Steuersignal und mit einer Steuereinheit zur Erzeugung des Steuersignals auf Grundlage eines Lesebefehls, eines Schreibbefehls und einer externen Adresse.

Description

  • Bereich der Erfindung
  • Die vorliegende Erfindung betrifft eine Taktsignalerzeugungsvorrichtung; und insbesondere eine Taktsignalerzeugungsvorrichtung zur Verringerung von Leistungsverbrauch.
  • Im Allgemeinen wird in einem elektronischen Schaltungssystem, einem solchen wie ein Computersystem, ein Taktsignal als ein Referenzsignal zur Steuerung von Zeitabläufen von Ausführung verschiedener Vorgänge. Wenn jedoch ein in eine Halbleiterspeichervorrichtung eingegebenes externes Taktsignal in ein internes Taktsignal der Halbleiterspeichervorrichtung umgewandelt wird, wird ein Taktversatz zwischen dem externen Taktsignal und dem internen Taktsignal erzeugt. Wenn Daten aus der Halbleiterspeichervorrichtung ausgegeben werden, können die Daten daher auf Grund des Taktversatzes nicht mit dem externen Taktsignal synchronisiert werden. Deshalb wird zur Lösung des oben genannten Problems eine Verzögerungsregelkreis (DLL = Delay Locked Loop) eingesetzt.
  • 1 ist ein Blockschaltbild, welches einen herkömmlichen synchronen dynamischen Speicher mit wahlfreiem Zugriff (DRAM) mit einer DLL darstellt.
  • Wie gezeigt weist die DLL Folgendes auf: einen Taktpuffer 111, einen Phasenabtaster 112, eine Verzögerungsleitungssteuereinheit 113, eine Verzögerungsleitung 114 und eine Verzögerungsüberwachungseinheit 115.
  • Der Taktpuffer 111 puffert ein externes Taktsignal CLK, um ein internes Taktsignal iCLK zu erzeugen. Der Phasenabtaster 112 vergleicht eine Phase des internen Taktsignals iCLK mit einer Phase eines von der Verzögerungsüberwachungseinheit 115 ausgegebenen rückgekoppelten Taktsignals, um dadurch ein Rechtsverschiebungs-Steuersignal SR und ein Linksverschiebungs-Steuersignal SL basierend auf dem Vergleichsergebnis zu erzeugen. Der Phase nabtaster 112 generiert auch ein Verzögerungsverriegelungssignal dll_lockb, wenn ein Verzögerungsverriegelungsvorgang der DLL vervollständigt ist.
  • Die Verzögerungsleitung 114 empfängt das interne Taktsignal iCLK zur Erzeugung eines ansteigenden DLL-Taktsignals rclk_dll und eines abfallenden DLL-Taktsignals fclk_dll, indem das interne Taktsignal iCLK verzögert wird. Die Verzögerungsleitungssteuereinheit 113 steuert einen Verzögerungsbetrag, der zu dem internen Taktsignal iCLK gemäß dem Rechtsverschiebungs-Steuersignal SR und dem Linksverschiebungs-Steuersignal SL hinzugefügt wird.
  • Die Verzögerungsüberwachungseinheit 115 verzögert das ansteigende und das abfallende DLL-Taktsignal rclk_dll und fclk_dll um eine vorher festgelegte Verzögerungszeit, um eine Laufzeit zu kompensieren, die erzeugt wird, während Daten zu einem Datenausgabeanschluss (DQ-Pad) geleitet werden, nachdem die Daten mit dem ansteigenden DLL-Taktsignal rclk_dll oder mit dem abfallenden DLL-Taktsignal fclk_dll synchronisiert worden sind. Hierbei weist die Verzögerungsüberwachungseinheit 115 einen Dummy-Taktpuffer, einen Dummy-Ausgabepuffer und eine Dummy-Last auf.
  • 2 ist ein Impulsdiagramm, welches einen Betrieb des in 1 gezeigten herkömmlichen DRAM darstellt.
  • Wie gezeigt ist, werden von einem DRAM-Core ausgegebene Daten mit dem ansteigenden DLL-Taktsignal rclk_dll und mit dem abfallenden DLL-Taktsignal fclk_dll in einer Datenlatcheinheit synchronisiert, und dann werden die Daten zu dem DQ-Pad weitergeleitet, um über den DQ-Pad in Synchronisation mit einer ansteigenden Flanke und einer abfallenden Flanke des externen Taktsignals CLK ausgegeben zu werden. Das heißt, dass das ansteigende DLL-Taktsignal rclk_dll und das abfallende DLL-Taktsignal fclk_dll als Referenztaktsignale dergestalt verwendet werden, dass die Daten in Synchronisation mit dem externen Taktsignal CLK ausgegeben werden können.
  • Gemäß dem herkömmlichen synchronen DRAM jedoch wird die DLL, sogar wenn ein DLL-Taktsignal nicht benötigt wird, das heißt, sogar wenn ein Datenzugriffsvorgang nicht ausge führt wird, fortwährend betrieben, während der herkömmliche synchrone DRAM aktiviert ist. Dementsprechend ist es schwierig, einen Leistungsverbrauch zu reduzieren, da die DLL beständig weiter betrieben wird, wenn die DLL nicht benötigt wird. Insbesondere kann es zusätzlich schwierig sein, den herkömmlichen DRAM mit einer mobilen Vorrichtung mit geringem Verbrauch auf Grund des oben angegebenen Problems anzuwenden.
    •
  • Zusammenfassung der Erfindung
  • Es ist daher eine Aufgabe der vorliegenden Erfindung, ein Taktsignalerzeugungsvorrichtung zu schaffen, die dazu geeignet ist, ein Referenztaktsignal nur dann zu erzeugen, wenn das Referenztaktsignal zur Ausgabe von Daten in Synchronisation mit einem externen Taktsignal erforderlich ist, ohne einen Verzögerungsregelkreis (DLL) zu benutzen.
  • In Übereinstimmung mit einer Ausführung der vorliegenden Erfindung ist eine Taktsignalerzeugungsvorrichtung zur Erzeugung eines Referenztaktsignals zur Ausgabe von Daten in Synchronisation mit einem externen Taktsignal aus einer Halbleiterspeichervorrichtung vorgesehen, welche Folgendes aufweist: eine Taktsignalerzeugungseinheit zum Empfang eines internen Taktsignals zur Erzeugung des Referenztaktsignals gemäß einem Steuersignal; und eine Steuereinheit zur Erzeugung des Steuersignals auf Grundlage eines Lesebefehls, eines Schreibbefehls und einer externen Adresse.
  • In Übereinstimmung mit einer weiteren Ausführung der vorliegenden Erfindung ist ein Verfahren zum Erzeugen eines Referenztaktsignals zum Ausgeben von Daten in Synchronisation mit einem externen Taktsignal aus einer Halbleiterspeichervorrichtung vorgesehen, welches die folgenden Verfahrensschritte aufweist: Erzeugen eines Steuersignals auf Grundlage eines Lesebefehls, eines Schreibbefehls und einer externen Adresse; und Erzeugen des Referenztaktsignals auf Grundlage eines internen Taktsignals in Abhängigkeit von dem Steuersignal.
    •
  • Kurze Beschreibung der Zeichnungen
  • Die obigen und weitere Aufgaben und Eigenschaften der vorliegenden Erfindung werden durch die folgende Beschreibung von bevorzugten Ausführungsformen im Zusammenhang mit den begleitenden Zeichnungen ersichtlich. Hierbei zeigt:
  • 1 ein Blockschaltbild, welches einen herkömmlichen dynamischen Speicher mit wahlfreiem Zugriff (DRAM) darstellt;
  • 2 ein Impulsdiagramm, welches einen Betrieb des in 1 gezeigten herkömmlichen DRAM darstellt;
  • 3 ein Blockschaltbild, welches eine Halbleiterspeichervorrichtung mit einer Takterzeugungsvorrichtung in Übereinstimmung mit einer bevorzugten Ausführungsform der vorliegenden Erfindung zeigt;
  • 4 ein Impulsdiagramm, welches einen Betrieb der in 3 gezeigten Halbleiterspeichervorrichtung darstellt;
  • 5 einen schematischen Schaltplan, der eine in 3 gezeigte Taktsteuereinheit darstellt;
  • 6 einen schematischen Schaltplan, der einen in 3 gezeigten Taktsignalgenerator darstellt; und
  • 7 ein Impulsdiagramm, welches Vorgänge der in 3 gezeigten Halbleiterspeichervorrichtung darstellt.
  • Detaillierte Beschreibung der Erfindung
  • Hiernach wird eine Taktsignalerzeugungsvorrichtung in Übereinstimmung mit der vorliegenden Erfindung mit Bezug auf die begleitenden Zeichnungen im Detail beschrieben.
  • 3 ist ein Blockschaltbild, welches eine Halbleiterspeichervorrichtung mit einer Takterzeugungsvorrichtung in Übereinstimmung mit einer bevorzugten Ausführungsform der vorliegenden Erfindung zeigt.
  • Wie dargestellt ist, weist die Halbleiterspeichervorrichtung Folgendes auf: einen Signalempfänger 311, einen Befehlsdekoder 312, ein Modusregister 313, eine Taktsteuereinheit 314 und einen Taktsignalgenerator 315.
  • Der Signalempfänger 311 empfängt eine Vielzahl von Befehlssignalen, solche wie ein externes Taktsignal CLK, ein externes Taktsprungsignal bzw. -barsignal/CLK, ein Taktauslösesignal CKE, ein Chipselect- bzw. Chipauswahl-Barsignal/CS, ein Zeilenadressenfreigabe (RAS)-Barsignal/RAS, ein Spaltenadressenfreigabe (CAS)-Barsignal/CAS und ein Schreibfreigabe-Barsignal/WE, um die empfangenen Signale an den Befehlsdekoder 312 zu leiten.
  • Hier werden verschiedene Vorgänge der Halbleiterspeichervorrichtung entsprechend der Vielzahl von Befehlssignalen kurz in einer folgenden Tabelle erläutert, wobei „H" einen logisch hohen Pegel und „L" einen logisch niedrigen Pegel bedeutet.
  • Tabelle 1
    Figure 00050001
  • Figure 00060001
  • Der Befehlsdekoder 312 dekodiert die Vielzahl von Befehlssignalen, um ein Lesesignal rd_s und ein Schreibsignal wr_s zu erzeugen und um den Modusregistersatz 313 zu steuern. Wenn ein Lesebefehl zum Auslesen von Daten aus einem Speichercore in den Befehlsdekoder 312 eingegeben wird, das heißt, wenn das Chipauswahl-Barsignal/CS, das RAS-Barsignal/RAS, das CAS-Barsignal/CAS und das Schreibfreigabesignal/WE jeweils als „L", „H", „L" und „H" eingegeben werden, aktiviert der Befehlsdekoder 312 das Lesesignal rd_s als ein Impuls mit logischem High-Pegel für eine vorher festgelegte Zeit. Wenn in ähnlicher Weise ein Schreibbefehl zum Schreiben von Daten in den Speichercore in den Befehlsdekoder 312 eingegeben wird, das heißt, wenn das Chipauswahl-Barsignal/CS, das RAS-Barsignal/RAS, das CAS-Barsignal/CAS und das Schreibfreigabesignal/WE jeweils als „L", „H", „L" und „L" eingegeben werden, aktiviert der Befehlsdekoder 312 das Schreibsignal wr_s mit logischem High-Pegel für eine vorher festgelegte Zeit. Hierbei wird das Schreibsignal wr_s deaktiviert, wenn der Lesebefehl eingegeben wird.
  • Wenn ein Aktivbefehl zur Aktivierung einer vorher unter einer Vielzahl von in der Halbleiterspeichervorrichtung enthaltenen Bänken festgelegten Bank eingegeben wird, das heißt, wenn das Chipauswahl-Barsignal/CS, das RAS-Barsignal/RAS und das Schreibfreigabe-Barsignal/WE jeweils als „L", „L" und „H" eingegeben werden, und Bankadressen BA0 und BA1 eingegeben werden, ändert das Modusregister 313 einen Logikpegel eines Bank-Aktiv-Signals bankA auf einen niedrigen Logikpegel. Das heißt, wenn eine Bank oder mehrere aktiviert ist/sind, erhält das Bank-Aktiv-Signal bankA einen logischen niedrigen bzw. Low-Pegel. Ansonsten ist das Bank-Aktiv-Signal bankA auf einem logischen hohen bzw. High-Pegel.
  • Unterdessen erzeugt das Modusregister 313 ein Datenausgabe-Aus-Signal dqoff basierend auf dem vom Befehlsdekoder 312 eingegebenen Lesebefehl und einem externen Adressensignal ADDR mit den Bankadressen BA0 und BA1. Das Datenausgabe-Aus-Signal dqoff befindet sich auf einem logischen High-Pegel in einem anfänglichen Zustand. Wenn der Lesebefehl in das Modusregister 313 eingegeben wird, wird das Datenausgabe-Aus-Signal dqoff nach einer CAS-Verzögerungszeit bzw. -Latenz (CL) auf einen logischen Low-Pegel geändert. Dann behält das Datenausgabe-Aus-Signal seinen Logikpegel als einen logischen Low-Pegel für eine Burstlänge (BL) bei.
  • Die Taktsteuereinheit 314 empfängt das Lesesignal rd_s, das Schreibsignal wr_s, das Datenausgabe-Aus-Signal dqoff und das Bank-Aktiv-Signal bankA zur Erzeugung eines Taktfreigabe-Barsignals/clken. Hierbei erhält das Taktfreigabe-Barsignal/clken einen logischen Low-Pegel, wenn das Lesesignal rd_s aktiviert wird, und dann wird das Taktfreigabe-Barsignal/clken auf einen logischen High-Pegel geändert, nachdem eine vorher festgelegte Verzögerungszeit (dT) vergangen ist, nachdem das Datenausgabe-Aus-Signal dqoff auf einen logischen High-Pegel geändert wurde.
  • Der Taktsignalgenerator 315 empfängt ein internes Taktsignal iCLK zur Erzeugung eines ansteigenden Taktsignals rclk und eines abfallenden Taktsignals fclk, während das Taktfreigabe-Barsignal/clken auf einem logischen Low-Pegel ist. Hierbei wird das externe Taktsignal CLK als das interne Taktsignal iCLK von dem Befehlssignalempfänger 311 ausgegeben.
  • 4 ist ein Impulsdiagramm, welches einen Betrieb der in 3 gezeigten Halbleiterspeichervorrichtung darstellt.
  • Wie gezeigt werden von dem Speichercore ausgegebene Daten mit dem ansteigenden Taktsignal rclk und dem abfallenden Taktsignal fclk in einer Datenlatcheinheit synchronisiert, und dann werden die Daten zu einem Ausgabepad (DQ-Pad) weitergeleitet, um durch den DQ-Pad in Synchronisation mit einer abfallenden Flanke und einer ansteigenden Flanke des externen Taktsignals CLK ausgegeben zu werden. Das bedeutet, dass das ansteigende Taktsignal rclk und abfallende Taktsignal fclk als Referenztaktsignale so verwendet werden, dass die Daten in Synchronisation mit dem externen Taktsignal CLK ausgegeben werden können.
  • 5 ist ein schematischer Schaltplan, der die in 3 gezeigte Taktsteuereinheit 314 darstellt.
  • Wie gezeigt ist, weist die Taktsteuereinheit 314 Folgendes auf: einen ersten Inverter NV1, einen zweiten Inverter NV2, eine Logikschaltungseinheit 500, eine Verzögerungseinheit 502 und eine Latcheinheit 540 auf.
  • Die Logikschaltungseinheit 500 empfängt das Datenausgabe-Aus-Signal dqoff das Bank-Aktiv-Signal bankA und das Schreibsignal wr_s zur Ausführung einer logischen Bearbeitung der empfangenen Signale.
  • Im Detail besitzt die Logikschaltungseinheit 500 ein erstes NAND-Gatter ND1 zur Ausführung einer logischen NAND-Operation des Datenausgabe-Aus-Signals dqoff und des Bank-Aktiv-Signals bankA; einen dritten Inverter NV3 zur Invertierung einer Ausgabe des ersten NAND-Gatters ND1; und ein erstes NOR-Gatter NR1 zur Ausführung einer logischen NOR-Operation einer Ausgabe des dritten Inverters NV3 und des Schreibsignals wr_s.
  • Die Verzögerungseinheit 520 verzögert eine Ausgabe der Logikschaltungseinheit 500 um die vorher festgelegte Verzögerungszeit dT. Die vorher festgelegte Verzögerungszeit dT dient zur Sicherstellung einer ausreichenden Zeit zur stabilen und normalen Ausgabe von Daten aus der Halbleiterspeichervorrichtung, ohne dass sie von einem anderen Vorgang gemäß einem folgenden Befehl verhindert wird. Hierbei weist die Verzögerungseinheit 520 gleiche Anzahlen von Invertern auf, und die Anzahl von Invertern in der Verzögerungseinheit 520 ist so festgelegt, dass die vorher festgelegte Verzögerungszeit dT zu einem Bereich von ungefähr einem halben Taktzyklus bis zu ungefähr zwei Taktzyklen korrespondiert.
  • Der erste Inverter NV1 invertiert das Lesesignal rd_s. Die Latcheinheit 540 führt einen Latchvorgang einer Ausgabe des ersten Inverters NV1 und einer Ausgabe der Verzögerungseinheit 520 durch. Der zweite Inverter NV2 invertiert eine Ausgabe der Latcheinheit 540.
  • Im Detail weist die Latcheinheit 540 ein zweites NAND-Gatter ND2 und ein drittes NAND-Gatter ND3 auf. Ein Ausgang des zweiten NAND-Gatters ND2 ist mit einem Eingang des dritten NAND-Gatters ND3 gekoppelt, und ein Ausgang des dritten NAND-Gatters ND3 ist mit einem Eingang des zweiten NAND-Gatters ND2 gekoppelt. Das zweite und das dritte NAND-Gatter ND2 und ND3 empfangen jeweils eine Ausgabe des ersten Inverters NV1 und eine Ausgabe der Verzögerungseinheit 520.
  • Betriebsabläufe der Taktsteuereinheit 314 werden unten mit Bezugnahme auf 5 beschrieben.
  • Wenn das Schreibsignal wr_s auf einem logischen High-Pegel ist und das Lesesignal rd_s auf einem logischen Low-Pegel in einem anfänglichen Zustand ist, befindet sich ein zweiter Knoten N2 auf einem logischen Low-Pegel, der Ausgang des dritten NAND-Gatters ist auf einem logischen High-Pegel, der Ausgang des zweiten NAND-Gatters ist auf einem logischen Low-Pegel und das Taktfreigabe-Barsignal/clken ist auf einem logischen High-Pegel.
  • Wenn danach der Aktivbefehl eingegeben wird, erhält das Bank-Aktiv-Signal bankA einen logischen Low-Pegel. Wenn dann der Lesebefehl eingegeben wird, erhält das Schreibsignal wr_s einen logischen Low-Pegel und der zweite Knoten N2 erhält einen logischen High-Pegel. Da das Lesesignal rd_s als ein High-Impuls gemäß dem Lesebefehl aktiviert wird, erhält der erste Knoten N1 einen logischen Low-Pegel. Deshalb erhält der Ausgang des zweiten NAND-Gatters ND2 einen logischen High-Pegel, wodurch das Taktfreigabe-Barsignal/clken einen logischen Low-Pegel erhält.
  • Unterdessen wird das Taktfreigabe-Barsignal/clken auf einen logischen High-Pegel geändert, wenn der Schreibbefehl eingegeben wird oder wenn das Bank-Aktiv-Signal bankA auf einem logischen High-Pegel ist und das Datenausgabe-Aus-Signal dqoff auf einem logischen High-Pegel liegt. Wenn das Bank-Aktiv-Signal bankA und das Datenausgabe-Aus-Signal dqoff auf einem logischen High-Pegel sind, wird keine der in der Halbleiterspeichervorrichtung angeordneten Bänke aktiviert, und es werden keine Daten aus der Halbleiterspeichervorrichtung ausgegeben.
  • 6 ist ein schematischer Schaltplan, der den in 3 gezeigten Taktsignalgenerator 315 darstellt.
  • Wie dargestellt ist, weist der Taktsignalgenerator 315 einen Generator 315_1 für ein ansteigendes Taktsignal und einen Generator 315_2 für ein abfallendes Taktsignal auf. Der Generator 315_1 für ein ansteigendes Taktsignal empfängt das interne Taktsignal iCLK zur Erzeugung des ansteigenden Taktsignals rclk in Abhängigkeit von dem Taktfreigabe-Barsignal/clken. Der Generator 315_2 für ein abfallendes Taktsignal empfängt das interne Taktsignal iCLK zur Erzeugung des abfallenden Taktsignals fclk in Abhängigkeit von dem Taktfreigabe-Barsignal/clken.
  • Im Detail weist der Generator 315_1 für ein ansteigendes Taktsignal Folgendes auf: einen vierten Inverter NV4 zur Invertierung des internen Taktsignals iCLK; einen fünften Inverter NV5 zur Invertierung einer Ausgabe des vierten Inverters NV4; eine erste Verzögerung zur Verzögerung einer Ausgabe des fünften Inverters NV5; ein zweites NOR-Gatter NR2 zur Ausführung einer logischen NOR-Operation mit einer Ausgabe der ersten Verzögerung und mit dem Taktfreigabe-Barsignal/clken; ein viertes NAND-Gatter ND4 zur Ausführung einer logischen NAND-Operation mit der Ausgabe des fünften Inverters NV5 und mit einer Ausgabe des zweiten NOR-Gatters NR2; und einen sechsten Inverter NV6 zur Invertierung einer Ausgabe des vierten NAND-Gatters ND4, um dadurch das ansteigende Taktsignal rclk zu erzeugen.
  • Der Generator 315_2 für ein abfallendes Taktsignal weist Folgendes auf: ein Transfer-Gate TR zum Durchlauf des internen Taktsignals iCLK; einen siebten Inverter NV7 zur Invertierung einer Ausgabe des Transfer-Gate TR; eine zweite Verzögerung zur Verzögerung einer Ausgabe des siebten Inverters NV7; ein drittes NOR-Gatter NR3 zur Ausführung einer logischen NOR-Operation mit einer Ausgabe der zweiten Verzögerung und mit dem Taktfreigabe-Barsignal/clken; ein fünftes NAND-Gatter ND5 zur Ausführung einer logischen NAND- Operation mit der Ausgabe des siebten Inverters NV7 und mit einer Ausgabe des dritten NOR-Gatters NR3; und einen achten Inverter NV8 zur Invertierung einer Ausgabe des fünften NAND-Gatters ND5, um dadurch das abfallende Taktsignal fclk zu erzeugen.
  • Hierbei korrespondiert eine Pulsbreite des ansteigenden Taktsignals rclk zu einem Verzögerungsbetrag der ersten Verzögerung. In ähnlicher Weise korrespondiert eine Pulsbreite des abfallenden Taktsignals fclk zu einem Verzögerungsbetrag der zweiten Verzögerung.
  • 7 ist ein Impulsdiagramm, welches Vorgänge der in 3 gezeigten Halbleiterspeichervorrichtung darstellt.
  • Wie gezeigt ist, wird das Taktfreigabe-Barsignal/clken als ein logischer Low-Pegel aktiviert, wenn das Lesesignal rd_s als ein Impuls mit logischem High-Pegel aktiviert wird. Das Taktfreigabe-Barsignal/clken behält seinen Logikpegel als einen logischen Low-Pegel für eine vorher festgelegte Zeit bei. Die vorher festgelegte Zeit korrespondiert zur CAS-Verzögerung bzw. -Latenz (CL) + Burstlänge (BL) + der vorher festgelegten Verzögerungszeit (dT).
  • Daher werden das ansteigende Taktsignal rclk und das abfallende Taktsignal fclk zur Ausgabe von Daten in Synchronisation mit dem externen Taktsignal CLK erzeugt, wenn das Taktfreigabe-Barsignal/clken aktiviert wird.
  • Als ein Ergebnis wird im Vergleich zu der herkömmlichen Halbleiterspeichervorrichtung ein Referenztaktsignal zur Ausgabe von Daten in Synchronisation mit einem externen Taktsignal nur dann erzeugt, wenn das Referenztaktsignal zur Ausgabe von Daten benötigt wird. Dementsprechend kann ein Leistungsverbrauch reduziert werden, und die Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung ist für eine mobile Anwendung besser geeignet als die herkömmliche Speichervorrichtung.
  • Die vorliegende Erfindung enthält den Gegenstand in Bezug auf die koreanische Patentanmeldung mit der Nr. 2004-113615, welche am 28. Dezember 2004 beim koreanischen Patentamt eingereicht wurde, wobei deren gesamter Inhalt hier durch Bezugnahme aufgenommen ist.
  • Während die vorliegende Erfindung mit Bezug auf die besonderen Ausführungsformen beschrieben worden ist, ist es für den Fachmann offensichtlich, dass verschiedene Änderungen und Modifikationen ausgeführt werden können, ohne den Sinn und den Bereich der Erfindung wie in den folgenden Ansprüchen definiert zu verlassen.

Claims (25)

  1. Taktsignalerzeugungsvorrichtung zur Erzeugung eines Referenztaktsignals zur Ausgabe von Daten in Synchronisation mit einem externen Taktsignal aus einer Halbleiterspeichervorrichtung, welche Folgendes aufweist: – eine Taktsignalerzeugungseinheit zum Empfang eines internen Taktsignals zur Erzeugung des Referenztaktsignals gemäß einem Steuersignal; und – eine Steuereinheit zur Erzeugung des Steuersignals auf Grundlage eines Lesebefehls, eines Schreibbefehls und einer externen Adresse.
  2. Taktsignalerzeugungsvorrichtung nach Anspruch 1, wobei die Taktsignalerzeugungsvorrichtung das Referenztaktsignal erzeugt, wenn das Steuersignal aktiviert ist, und das Referenztaktsignal nicht erzeugt, wenn das Steuersignal deaktiviert ist.
  3. Taktsignalerzeugungsvorrichtung nach Anspruch 2, wobei das Steuersignal für eine vorher festgelegte Zeit in einem aktivierten Zustand ist, nachdem das Steuersignal in Abhängigkeit vom Lesesignal aktiviert worden ist, wobei die vorher festgelegte Zeit zu einem Wert von Addition einer vorher festgelegten Verzögerungszeit und einer Burstlänge (BL) zu einer Spaltenadressenfreigabe (CAS)-Latenz korrespondiert.
  4. Taktsignalerzeugungsvorrichtung nach Anspruch 3, wobei die vorher festgelegte Verzögerungszeit zu einem Bereich von ungefähr einem halben Taktzyklus bis zu ungefähr zwei Taktzyklen korrespondiert.
  5. Taktsignalerzeugungsvorrichtung nach Anspruch 3, wobei das Steuersignal deaktiviert ist, wenn das Schreibsignal gemäß dem Schreibbefehl aktiviert ist.
  6. Taktsignalerzeugungsvorrichtung nach Anspruch 1, wobei die Steuereinheit Folgendes aufweist: – ein Taktsteuereinheit zur Erzeugung des Steuersignals gemäß einem Lesesignal, einem Schreibsignal, einem Datenausgabe-Aus-Signal und einem Bank-Aktiv-Signal, wobei das Lesesignal oder das Schreibsignal aktiviert ist, wenn der Lesebefehl oder der Schreibbefehl in die Halbleiterspeichervorrichtung eingegeben ist; und – ein Modusregister zur Erzeugung des Datenausgabe-Aus-Signals und des Bank-Aktiv-Signals basierend auf dem Lesebefehl und der externen Adresse.
  7. Taktsignalerzeugungsvorrichtung nach Anspruch 6, wobei das Steuersignal deaktiviert ist, wenn das Bank-Aktiv-Signal auf einem logische High-Pegel ist und das Datenausgabe-Aus-Signal auf einem logischen High-Pegel ist.
  8. Taktsignalerzeugungsvorrichtung nach Anspruch 7, wobei das Bank-Aktiv-Signal auf einem logischen Low-Pegel ist, wenn keine einer Vielzahl von in der Halbleiterspeichervorrichtung angeordneten Bänken aktiviert ist.
  9. Taktsignalerzeugungsvorrichtung nach Anspruch 8, wobei das Datenausgabe-Aus-Signal einen logische Low-Pegel annimmt, nachdem eine Zeit korrespondierend zu der CAS-Latenz verstrichen ist, nachdem das Lesesignal gemäß dem Lesebefehl aktiviert worden ist, und ein Logikpegel des Datenausgabe-Aus-Signals als ein logischer Low-Pegel für die BL gehalten ist.
  10. Taktsignalerzeugungsvorrichtung nach Anspruch 9, welche weiterhin Folgendes aufweist: – einen Befehlssignalempfänger zum Empfang des externen Taktsignals und einer Vielzahl von Befehlssignalen zur Erzeugung des internen Taktsignals dadurch und zur Übertragung der Vielzahl von Befehlssignalen; und – einen Befehlsdekoder zur Dekodierung der Vielzahl von durch den Befehlssignalempfänger ausgegebenen Befehlssignalen zur Erzeugung des Lesesignals und des Schreibsignals dadurch.
  11. Taktsignalerzeugungsvorrichtung nach Anspruch 10, wobei das Referenztaktsignal ein erstes Referenztaktsignal und ein zweites Referenztaktsignal aufweist und die Taktsignalerzeugungseinheit Folgendes aufweist: – einen ersten Referenztaktsignalgenerator zum Empfang des internen Taktsignals zur Erzeugung des ersten Referenztaktsignals in Synchronisation mit einer ansteigenden Flanke des internen Taktsignals gemäß dem Steuersignal; und – einen zweiten Referenztaktsignalgenerator zum Empfang des internen Taktsignals zur Erzeugung des zweiten Referenztaktsignals in Synchronisation mit einer abfallenden Flanke des internen Taktsignals gemäß dem Steuersignal.
  12. Taktsignalerzeugungsvorrichtung nach Anspruch 11, wobei der erste Referenztaktsignalgenerator Folgendes aufweist: – einen ersten Inverter zur Invertierung des internen Taktsignals; – einen zweiten Inverter zur Invertierung einer Ausgabe des ersten Inverters; – eine erste Verzögerung zur Verzögerung einer Ausgabe des zweiten Inverters; – ein erstes NOR-Gatter zur Ausführung einer logischen NOR-Operation mit einer Ausgabe der ersten Verzögerung und mit dem Steuersignal; – ein erstes NAND-Gatter zur Ausführung einer logischen NAND-Operation mit der Ausgabe des zweiten Inverters und mit einer Ausgabe des ersten NOR-Gatters; und – einen dritten Inverter zur Invertierung einer Ausgabe des ersten NAND-Gatters zur Erzeugung des ersten Referenztaktsignals dadurch.
  13. Taktsignalerzeugungsvorrichtung nach Anspruch 11, wobei der zweite Referenztaktsignalgenerator Folgendes aufweist: – ein Transfer-Gate zur Übertragung des internen Taktsignals; – einen vierten Inverter zur Invertierung einer Ausgabe des Transfer-Gate; – eine zweite Verzögerung zur Verzögerung einer Ausgabe des vierten Inverters; – ein zweites NOR-Gatter zur Ausführung einer logischen NOR-Operation mit einer Ausgabe der zweiten Verzögerung und mit dem Steuersignal; – ein zweites NAND-Gatter zur Ausführung einer logischen NAND-Operation mit der Ausgabe des dritten Inverters und mit einer Ausgabe des zweiten NOR-Gatters; und – einen fünften Inverter zur Invertierung einer Ausgabe des zweiten NAND-Gatters zur Erzeugung des zweiten Referenztaktsignals dadurch.
  14. Taktsignalerzeugungsvorrichtung nach Anspruch 13, wobei eine Pulsbreite des ersten Referenztaktsignals und eine Pulsbreite des zweiten Referenztaktsignals jeweils zu einem Verzögerungsbetrag der ersten Verzögerung und zu einem Verzögerungsbetrag der zweiten Verzögerung korrespondieren.
  15. Taktsignalerzeugungsvorrichtung nach Anspruch 6, wobei die Taktsteuereinheit Folgendes aufweist: – einen ersten Inverter zur Invertierung des Lesesignals; – eine Logikschaltungseinheit zur Ausführung einer logischen Operation mit dem Datenausgabe-Aus-Signal, mit dem Bank-Aktiv-Signal und mit dem Schreibsignal; – eine Verzögerungseinheit zur Verzögerung einer Ausgabe der Logikschaltungseinheit um eine vorher festgelegte Verzögerungszeit; – eine Latcheinheit für einen Latchvorgang einer Ausgabe der Verzögerungseinheit; und – einen zweiten Inverter zur Invertierung einer Ausgabe der Latcheinheit zur Erzeugung des Steuersignals dadurch.
  16. Taktsignalerzeugungsvorrichtung nach Anspruch 15, wobei die Logikschaltungseinheit Folgendes aufweist: – ein erstes NAND-Gatter zur Ausführung einer logischen NAND-Operation mit dem Datenausgabe-Aus-Signal und mit dem Bank-Aktiv-Signal; – einen dritten Inverter zur Invertierung einer Ausgabe des ersten NAND-Gatters; und – ein NOR-Gatter zur Ausführung einer logischen NOR-Operation mit einer Ausgabe des dritten Inverters und dem Schreibsignal.
  17. Taktsignalerzeugungsvorrichtung nach Anspruch 16, wobei die Verzögerungseinheit gleiche Zahlen von Invertern aufweist.
  18. Taktsignalerzeugungsvorrichtung nach Anspruch 17, wobei die Latcheinheit Folgendes aufweist: – ein zweites NAND-Gatter und ein drittes NAND-Gatter, wobei das zweite NAND-Gatter eine logische NAND-Operation mit der Ausgabe des ersten Inverters und mit einer Ausgabe des dritten NAND-Gatters ausführt, und das dritte NAND-Gatter eine logische NAND-Operation mit der Ausgabe der Verzögerungseinheit und einer Ausgabe des zweiten NAND-Gatters ausführt.
  19. Verfahren zum Erzeugen eines Referenztaktsignals zum Ausgeben von Daten in Synchronisation mit einem externen Taktsignal aus einer Halbleiterspeichervorrichtung vorgesehen, welches die folgenden Verfahrensschritte aufweist: – Erzeugen eines Steuersignals auf Grundlage eines Lesebefehls, eines Schreibbefehls und einer externen Adresse; und – Erzeugen des Referenztaktsignals auf Grundlage eines internen Taktsignals in Abhängigkeit von dem Steuersignal.
  20. Verfahren nach Anspruch 19, welches weiterhin die folgenden Verfahrensschritte aufweist: – Erzeugen des internen Taktsignals basierend auf dem externen Taktsignal; und – Dekodieren einer Vielzahl von in die Halbleiterspeichervorrichtung eingegebenen Befehlssignalen zum Erzeugen eines Lesesignals und eines Schreibsignals.
  21. Verfahren nach Anspruch 20, wobei der Verfahrensschritt des Erzeugens des Steuersignals die folgenden Teilschritte aufweist: – Erzeugen eines Datenausgabe-Aus-Signals und eines Bank-Aktiv-Signals gemäß dem Lesebefehl und der externen Adresse; und – Erzeugen des Steuersignals gemäß dem Lesesignal, dem Schreibsignal, dem Datenausgabe-Aus-Signal und dem Bank-Aktiv-Signal.
  22. Verfahren nach Anspruch 21, wobei das Referenztaktsignal erzeugt wird, wenn das Steuersignal aktiviert ist.
  23. Verfahren nach Anspruch 22, wobei das Steuersignal für eine vorher festgelegte Zeit aktiviert wird, wobei die vorher festgelegte Zeit zu einem Wert von Addition einer vorher festgelegten Verzögerungszeit und einer Burstlänge (BL) zu einer Spaltenadressenfreigabe (CAS)-Latenz korrespondiert.
  24. Verfahren nach Anspruch 23, wobei der Verfahrensschritt des Erzeugens des Steuersignals die folgenden Teilschritte aufweist: – Ausführen von logischen Operationen mit dem Datenausgabe-Aus-Signal, mit dem Bank-Aktiv-Signal und dem Schreibsignal; und – Verzögern eines Ergebnisses des Teilschritts des Ausführens von logischen Operationen um die vorher festgelegte Verzögerungszeit.
  25. Verfahren nach Anspruch 24, wobei der Verfahrensschritt des Erzeugens des Referenztaktsignals die folgenden Teilschritte aufweist: – Erzeugen eines ersten Referenztaktsignals auf der Grundlage des internen Taktsignals in Synchronisation mit einer ansteigenden Flanke des internen Taktsignals gemäß dem Steuersignal; und – Erzeugen eines zweiten Referenztaktsignals auf der Grundlage des internen Taktsignals in Synchronisation mit einer abfallenden Flanke des internen Taktsignals gemäß dem Steuersignal.
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