DE102004059447A1

DE102004059447A1 - Integrierte Schaltung

Info

Publication number: DE102004059447A1
Application number: DE102004059447A
Authority: DE
Inventors: Florian Schamberger; Robert Kaiser
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2004-12-09
Filing date: 2004-12-09
Publication date: 2006-06-14
Also published as: US7808272B2; US20060265440A1; CN1811981A

Abstract

Eine integrierte Schaltung zur Analyse des Verlaufs eines Eingangssignals (bCLK) umfasst eine erste Speicherschaltung (10) und eine zweite Speicherschaltung (20), denen jeweils das Eingangssignal (bCLK) zugeführt wird. Die erste und zweite Speicherschaltung wird von einem Taktsignal (CLK) gesteuert. In der ersten Speicherschaltung (10) wird ein Zustand des Eingangssignals (bCLK) gespeichert, wenn das Taktsignal (CLK) eine steigende Flanke aufweist. In der zweiten Speicherschaltung (20) wird ein Zustand des Eingangssignals (bCLK) gespeichert, wenn das Taktsignal (CLK) eine fallende Flanke aufweist. Eine Auswerteschaltung (40) vergleicht die in der ersten und zweiten Speicherschaltung während einer Zeitdauer gespeicherten Zustände des Eingangssignals (bCLK). Anhand des Vergleichs lässt sich entscheiden, ob das Eingangssignal während der Zeitdauer periodische Schwankungen oder einen annähernd dauerhaft statischen Wert annimmt.

Description

Die vorliegende Erfindung betrifft eine integrierte Schaltung zur Analyse eines Verlaufs eines Eingangssignals der integrierten Schaltung.

1 zeigt einen integrierten Halbleiterspeicher 1000, der beispielsweise als ein DRAM (dynamic random access memory)-Halbleiterspeicher ausgebildet ist. Der integrierte Halbleiterspeicher umfasst ein Speicherzellenfeld 100, in dem Speicherzellen entlang von Wort- und Bitleitungen matrixförmig angeordnet sind. In 1 sind exemplarisch zwei Speicherzellen SZ1 und SZ2 dargestellt, die zwischen eine Wortleitung WL und eine Bitleitung BL1 beziehungsweise BL2 geschaltet sind. Eine DRAM-Speicherzelle umfasst einen Auswahltransistor AT und einen Speicherkondensator SC. Über ein entsprechendes Steuersignal auf der Wortleitung WL ist der Auswahltransistor AT leitend steuerbar, sodass der Speicherkondensator SC mit der an ihn angeschlossenen Bitleitung leitend verbunden ist.

Zur Steuerung von Lese- und Schreibzugriffen auf die Speicherzellen des integrierten Halbleiterspeichers dient eine Steuerschaltung 200, die mit einem externen Anschluss A zum Anlegen eines Steuersignals /CS, einem externen Anschluss B zum Anlegen eines Steuersignals /RAS, einem externen Anschluss C zum Anlegen eines externen Steuersignals /CAS und mit einem externen Anschluss D zum Anlegen eines Steuersignals /WE verbunden ist. Des Weiteren ist die Steuerschaltung 200 mit einem Taktanschluss T1 zum Anlegen eines Taktsignals CLK und einem Taktanschluss T2 zum Anlegen eines Taktsignals bCLK verbunden. Zur Auswahl einer Speicherzelle innerhalb des Speicherzellenfeldes 100 weist der integrierte Halbleiterspeicher ein Adressregister 300 mit einem externen Anschluss E zum Anlegen eines Adresssignals AD auf.

2 zeigt den Verlauf der Steuersignale /CS, /RAS, /CAS und /WE zum Ein- und Auslesen von Daten an einem Datenanschluss DQ des integrierten Halbleiterspeichers. Die Steuersignale werden dabei synchron zum Verlauf eines Steuertaktes, der aus den Taktsignalen CLK und bCLK gebildet wird, angelegt.

Zur Durchführung eines Schreibzugriffs auf eine der Speicherzellen SZ, die durch Anlegen der Adresse AD an dem externen Anschluss E des Adressregisters 300 auswählbar ist, wird während einer ersten Taktperiode 1 ein Aktivierungssignal ACT an den integrierten Halbleiterspeicher angelegt. Das Aktivierungssignal ACT wird aus einer Signalkombination der Steuersignale /CS und /RAS gebildet. Nach Auswertung des Aktivierungssignals ACT werden die Auswahltransistoren AT der Speicherzellen, die entlang der über die Adresse AD ausgewählten Wortleitung angeordnet sind, leitend gesteuert. Zur Auswahl einer Speicherzelle entlang der Wortleitung WL wird die Signalkombination WRITE, die aus den Steuersignalen /CS, /CAS und /WE gebildet wird, innerhalb einer Taktperiode 2 an die externen Anschlüsse des integrierten Halbleiterspeichers angelegt. Wenn beispielsweise über die entsprechende Adresse AD die Speicherzelle SZ1 ausgewählt wird, so wird die Bitleitung BL1 über einen in 1 nicht dargestellten Leseverstärker mit dem Datenanschluss DQ verbunden. Innerhalb einer Taktperiode 3 wird ein an dem Datenanschluss DQ anliegendes Datum in die Speicherzelle SZ1 eingelesen.

Die Taktperioden 6, 7 und 8 zeigen den Verlauf der externen Steuersignale bei einem Lesezugriff auf eine der Speicherzellen. Zur Bewertung eines Potenzialpegels auf den Bitleitungen werden diese innerhalb der Taktperiode 6 durch die Signalkombination PRE, die aus den Steuersignalen /CS, /RAS und /WE gebildet wird, auf ein gemeinsames Vorladepotenzial aufgeladen. Zur Taktperiode 7 wird, ähnlich dem Schreibzugriff, wieder das Aktivierungssignal ACT, das aus dem Steuersignal /CS und /RAS gebildet wird, an die externen Anschlüsse des integrierten Halbleiterspeichers angelegt. Infolge des Aktivierungssignals ACT wird eine Wortleitung aktiviert, entlang derer die Auswahltransistoren der Speicherzellen leitend gesteuert werden. Zur Auswahl einer der Speicherzellen, die entlang der Wortleitung WL angeordnet sind, wird innerhalb einer Taktperiode 8 für den Lesezugriff die Signalkombination READ, die aus dem Steuersignal /CS und /CAS gebildet wird, an den integrierten Halbleiterspeicher angelegt. Entsprechend der angelegten Adresse wird von der Steuerschaltung 200 daraufhin eine Speicherzelle entlang der ausgewählten Wortleitung für den Lesezugriff ausgewählt.

Wie in 2 gezeigt, werden die Steuersignalkombinationen ACT, WRITE, PRE und READ immer innerhalb einer Taktperiode des Steuertaktes angelegt. Der Steuertakt wird aus einem Taktsignal CLK und einem dazu komplementär verlaufenden Taktsignal bCLK gebildet. An jedem zweiten Kreuzungspunkt der komplementär verlaufenden Taktsignale beginnt eine neue Taktperiode. Um den integrierten Halbleiterspeicher synchron zum Verlauf des Steuertaktes zu betreiben, sollen die beiden Taktsignale CLK und bCLK komplementär zueinander einen hohen und einen niedrigen Pegel annehmen. Wenn eines der Taktsignale nicht den vollen hohen oder niedrigen Pegel oder sogar einen annähernd statischen Wert annimmt, kann dies zu einer Verschiebung der Kreuzungspunkte der beiden Taktsignale führen. Problematisch wirken sich insbesondere Pegelschwankungen der Taktsignale CLK und bCLK aus. Durch solche Pegelschwankungen werden die Zeiten zum Anlegen der Kommandosignale ACT, WRITE, PRE und READ verlängert oder verkürzt. Das fehlerfreie Ein- und Auslesen von Daten in ein Speicherzellenfeld eines integrierten Halbleiterspeichers ist somit gestört.

Die Aufgabe der vorliegenden Erfindung ist es, eine integrierte Schaltung anzugeben, mit der sich der Verlauf eines Signals analysieren lässt. Eine weitere Aufgabe der vorliegenden Erfindung ist es, ein Verfahren anzugeben, mit dem sich der Verlauf eines Signals analysieren lässt.

Gemäß einer ersten Ausführungsform einer integrierten Schaltung, mit der sich der Verlauf eines Signals analysieren lässt, umfasst die integrierte Schaltung einen Anschluss zum Anlegen eines ersten Eingangssignals, das während einer Signalperiode einen ersten Zustand und einen zweiten Zustand annimmt, einen Anschluss zum Anlegen eines zweiten Eingangssignals, eine erste Speicherschaltung zur Speicherung eines Zustands des zweiten Eingangssignals und eine zweite Speicherschaltung zur Speicherung eines Zustands des zweiten Eingangssignals. Die erste Speicherschaltung ist eingangsseitig mit dem Anschluss zum Anlegen des zweiten Eingangssignals verbunden. Die zweite Speicherschaltung ist eingangsseitig mit dem Anschluss zum Anlegen des zweiten Eingangssignals verbunden. Die erste Speicherschaltung ist derart ausgebildet, dass der der ersten Speicherschaltung eingangsseitig zugeführte Zustand des zweiten Eingangssignals in der ersten Speicherschaltung gespeichert wird, wenn das erste Eingangssignal während der Signalperiode des ersten Eingangssignals den ersten Zustand annimmt. Die zweite Speicherschaltung ist derart ausgebildet, dass der der zweiten Speicherschaltung eingangsseitig zugeführte Zustand des zweiten Eingangssignals in der zweiten Speicherschaltung gespeichert wird, wenn das erste Eingangssignal während der Signalperiode des ersten Eingangssignals den zweiten Zustand annimmt. Der erfindungsgemäße integrierte Halbleiterspeicher umfasst des Weiteren eine Auswerteschaltung zur Erzeugung eines Auswertesignals. Der Auswerteschaltung wird der in der ersten Speicherschaltung gespeicherte Zustand des zweiten Eingangssignals und der in der zweiten Speicherschaltung gespeicherte Zustand des zweiten Eingangssignals zugeführt. Die Auswerteschaltung ist derart ausgebildet, dass sie ausgangsseitig das Auswertesignal mit einem ersten Zustand erzeugt, wenn sich der in der ersten Speicherschaltung gespeicherte Zustand des zweiten Eingangssignals von dem in der zweiten Speicherschaltung gespeicherten Zustand des zweiten Eingangssignals unterscheidet. Darüber hinaus ist die Auswerteschaltung derart ausgebildet, dass sie ausgangsseitig das Auswertesignal mit einem zweiten Zustand erzeugt, wenn der in der ersten Speicherschaltung gespeicherte Zustand des zweiten Eingangssignals mit dem in der zweiten Speicherschaltung gespeicherten Zustand des zweiten Eingangssignals übereinstimmt.

Gemäß einem weiteren Merkmal der integrierten Schaltung umfasst die erste Speicherschaltung eine erste Speichereinheit und mindestens eine weitere Speichereinheit, in denen jeweils ein Zustand des zweiten Eingangssignals abspeicherbar ist. Die zweite Speicherschaltung umfasst eine erste Speichereinheit und mindestens eine weitere Speichereinheit, in denen jeweils ein Zustand des zweiten Eingangssignals abspeicherbar ist. Die erste Speichereinheit der ersten Speicherschaltung ist eingangsseitig mit dem Anschluss zum Anlegen des zweiten Eingangssignals verbunden. Der weiteren Speichereinheit der ersten Speicherschaltung ist der in der ersten Speichereinheit der ersten Speicherschaltung gespeicherte Zustand des zweiten Eingangssignals zur Speicherung zuführbar. Die erste Speichereinheit der zweiten Speicherschaltung ist eingangsseitig mit dem Anschluss zum Anlegen des zweiten Eingangssignals verbunden. Der weiteren Speichereinheit der zweiten Speicherschaltung ist der in der ersten Speichereinheit der zweiten Speicherschaltung gespeicherte Zustand des zweiten Eingangssignals zur Speicherung zuführbar. Die erste Speichereinheit und die weitere Speichereinheit der ersten Speicherschaltung sind derart ausgebildet, dass der der ersten Speichereinheit der ersten Speicherschaltung eingangsseitig zugeführte Zustand des zweiten Eingangssignals in der ersten Speichereinheit der ersten Speicherschaltung und der der weiteren Speichereinheit der ersten Speicherschaltung eingangsseitig zugeführte Zustand des zweiten Eingangssignals in der weiteren Speichereinheit der ersten Speicherschaltung gespeichert werden und nachfolgend die erste Speichereinheit der ersten Speicherschaltung den in ihr gespeicherten Zustand ausgangsseitig und die weitere Speichereinheit der ersten Speicherschaltung den in ihr gespeicherten Zustand ausgangsseitig erzeugen, wenn das erste Eingangssignal während der Signalperiode des ersten Eingangssignals den ersten Zustand annimmt. Darüber hinaus sind die erste Speichereinheit und die weitere Speichereinheit der zweiten Speicherschaltung derart ausgebildet, dass der der ersten Speichereinheit der zweiten Speicherschaltung eingangsseitig zugeführte Zustand des zweiten Eingangssignals in der ersten Speichereinheit der zweiten Speicherschaltung und der der weiteren Speichereinheit der zweiten Speicherschaltung eingangsseitig zugeführte Zustand des zweiten Eingangssignals in der weiteren Speichereinheit der zweiten Speicherschaltung gespeichert werden und nachfolgend die erste Speichereinheit der zweiten Spei cherschaltung den in ihr gespeicherten Zustand ausgangsseitig und die weitere Speichereinheit der zweiten Speicherschaltung den in ihr gespeicherten Zustand ausgangsseitig erzeugen, wenn das erste Eingangssignal während der Signalperiode des ersten Eingangssignals den zweiten Zustand annimmt.

Bei einer Weiterbildung der integrierten Schaltung sind die erste Speichereinheit und die weitere Speichereinheit der ersten Speicherschaltung als ein Schieberegister verschaltet. Des Weiteren sind die erste Speichereinheit und die weitere Speichereinheit der zweiten Speicherschaltung als ein Schieberegister verschaltet.

Nach einer anderen Ausführungsform weist die integrierte Schaltung eine Steuerschaltung zur Steuerung der ersten Speicherschaltung und der zweiten Speicherschaltung mit einem Eingangsanschluss zum Anlegen eines Eingangssignals und einem Ausgangsanschluss zur Erzeugung eines ersten Steuersignals und einem Ausgangsanschluss zur Erzeugung eines zweiten Steuersignals auf. Die Steuerschaltung ist derart ausgebildet ist, dass sie aus dem ersten Eingangssignal das erste und zweite Steuersignal erzeugt, wobei das erste Steuersignal zeitverzögert zu einer fallenden Flanke des ersten Eingangssignals mit einem ersten Zustand und das zweite Steuersignal zeitverzögert zu der fallenden Flanke des ersten Eingangssignals mit einem zweiten Zustand erzeugt werden. Ferner ist die Steuerschaltung derart ausgebildet, dass sie aus dem ersten Eingangssignal das erste und zweite Steuersignal erzeugt, wobei das erste Steuersignal zeitverzögert zu einer steigenden Flanke des ersten Eingangssignals mit dem zweiten Zustand und das zweite Steuersignal zeitverzögert zu der steigenden Flanke des ersten Eingangssignals mit dem ersten Zustand erzeugt werden.

Gemäß einer andere Variante der integrierten Schaltung sind die ersten Speichereinheiten und die weiteren Speichereinheiten der ersten und zweiten Speicherschaltung jeweils von dem ersten Steuersignal und dem zweiten Steuersignal ansteuerbar. Die erste Speichereinheit und die weitere Speichereinheit der ersten Speicherschaltung sind derart ausgebildet, dass der der ersten Speichereinheit der ersten Speicherschaltung eingangsseitig zugeführte Zustand des zweiten Eingangssignals in der ersten Speichereinheit der ersten Speicherschaltung und der der weiteren Speichereinheit der ersten Speicherschaltung eingangsseitig zugeführte Zustand des zweiten Eingangssignals in der weiteren Speichereinheit der ersten Speicherschaltung gespeichert werden, wenn das erste Steuersignal den ersten Zustand annimmt, und der in der ersten Speichereinheit der ersten Speicherschaltung gespeicherte Zustand des zweiten Eingangssignals von der ersten Speichereinheit der ersten Speicherschaltung ausgangsseitig erzeugt wird und der in der weiteren Speichereinheit der ersten Speicherschaltung gespeicherte Zustand des zweiten Eingangssignals von der weiteren Speichereinheit der ersten Speicherschaltung ausgangsseitig erzeugt wird, wenn das zweite Steuersignal den ersten Zustand annimmt. Darüber hinaus sind die erste Speichereinheit und die weitere Speichereinheit der zweiten Speicherschaltung derart ausgebildet, dass der der ersten Speichereinheit der zweiten Speicherschaltung eingangsseitig zugeführte Zustand des zweiten Eingangssignals in der ersten Speichereinheit der zweiten Speicherschaltung und der der weiteren Speichereinheit der zweiten Speicherschaltung eingangsseitig zugeführte Zustand des zweiten Eingangssignals in der weiteren Speichereinheit der zweiten Speicherschaltung gespeichert werden, wenn das erste Steuersignal den zweiten Zustand annimmt, und der in der ersten Speichereinheit der zweiten Speicherschaltung gespeicherte Zustand des zweiten Eingangssignals von der ersten Speichereinheit der zweiten Speicherschaltung ausgangsseitig erzeugt wird und der in der weiteren Speichereinheit der zweiten Speicherschaltung gespeicherte Zustand des zweiten Eingangssignals von der weiteren Speichereinheit der zweiten Speicherschaltung ausgangsseitig erzeugt wird, wenn das zweite Steuersignal den zweiten Zustand annimmt.

Bei einer anderen Ausführungsform der integrierten Schaltung ist die Auswerteschaltung derart ausgebildet, dass sie an dem Ausgangsanschluss das Auswertesignal mit dem ersten Zustand erzeugt, wenn der in der ersten Speichereinheit der ersten Speicherschaltung und der in der weiteren Speichereinheit der ersten Speicherschaltung gespeicherte Zustand übereinstimmen und der in der ersten Speichereinheit der zweiten Speicherschaltung und der in der weiteren Speichereinheit der zweiten Speicherschaltung gespeicherte Zustand übereinstimmen und der in der weiteren Speichereinheit der ersten Speicherschaltung und der in der weiteren Speichereinheit der zweiten Speicherschaltung gespeicherte Zustand sich unterscheiden. Ansonsten erzeugt die Auswerteschaltung das Auswertesignal mit dem zweiten Zustand.

Ein Verfahren zur Analyse eines Verlaufs eines Eingangssignals einer integrierten Schaltung sieht eine integrierte Schaltung mit einem Anschluss zum Anlegen eines ersten Eingangssignals, mit einem Anschluss zum Anlegen eines zweiten Eingangssignals, mit einer ersten Speicherschaltung zur Speicherung eines Zustands des zweiten Eingangssignals und mit einer zweiten Speicherschaltung zur Speicherung eines Zustands des zweiten Eingangssignals vor. Das erste Eingangssignal wird an den Anschluss zum Anlegen des ersten Eingangssignals angelegt, wobei das erste Eingangssignal innerhalb einer Signalperiode einen ersten und einen zweiten Zu standswechsel vollzieht. Nachfolgend wird das zweite Eingangssignal an den Anschluss zum Anlegen des zweiten Eingangssignals angelegt. Nachfolgend wird der erste Zustandswechsel des ersten Eingangssignals in einer ersten Signalperiode des ersten Eingangssignals erzeugt. Danach wird ein Zustand des zweiten Eingangssignals in die erste Speicherschaltung eingelesen. nachfolgend wird der zweite Zustandswechsel des ersten Eingangssignals in der ersten Signalperiode erzeugt. Daran anschließend wird ein Zustand des zweiten Eingangssignals in die zweite Speicherschaltung eingelesen. Daraufhin wird der in der ersten Speicherschaltung und der in der zweiten Speicherschaltung gespeicherte Zustand verglichen. Anschließend wird ein Auswertesignal mit einem ersten Zustand erzeugt, wenn der in der ersten Speicherschaltung und der in der zweiten Speicherschaltung gespeicherte Zustand des zweiten Eingangssignals übereinstimmen. Das Auswertesignal wird mit einem zweiten Zustand erzeugt, wenn der in der ersten Speicherschaltung und der in der zweiten Speicherschaltung gespeicherte Zustand des zweiten Eingangssignals verschieden sind.

Eine Weiterbildung des Verfahrens zur Analyse eines Verlaufs eines Eingangssignals einer integrierten Schaltung sieht die Verwendung einer integrierten Schaltung vor, bei der die erste Speicherschaltung mindestens zwei Speichereinheiten und die zweite Speicherschaltung mindestens zwei Speichereinheiten umfasst. Das erste Eingangssignal wird an den Anschluss zum Anlegen des ersten Eingangssignals angelegt, wobei das erste Eingangssignal innerhalb einer Signalperiode den ersten und den zweiten Zustandswechsel vollzieht. Nachfolgend wird das zweite Eingangssignal an den Anschluss zum Anlegen des zweiten Eingangssignals angelegt. Danach wird der erste Zustandswechsels des ersten Eingangssignals in einer ersten Signalperiode des ersten Eingangssignals erzeugt. Anschließend wird ein Zustand des zweiten Eingangssignals in eine erste der Speichereinheiten der ersten Speicherschaltung eingelesen. Anschließend wird der zweite Zustandswechsels des ersten Eingangssignals in der ersten Signalperiode erzeugt. Nachfolgend wird ein Zustand des zweiten Eingangssignals in eine erste der Speichereinheiten der zweiten Speicherschaltung eingelesen. Daraufhin wird der erste Zustandswechsel des ersten Eingangssignals in einer auf die erste Signalperiode folgenden zweiten Signalperiode des ersten Eingangssignals angelegt. Danach wird der in der ersten der Speichereinheiten der ersten Speicherschaltung gespeicherte Zustand des zweiten Eingangssignals in eine weitere der Speichereinheiten der ersten Speicherschaltung eingelesen. Nachfolgend wird ein Zustand des zweiten Eingangssignals in die erste der Speichereinheiten der ersten Speicherschaltung eingelesen. Daran anschließend wird der zweite Zustandswechsel des ersten Eingangssignals in der zweiten Signalperiode erzeugt. Nachfolgend wird der in der ersten der Speichereinheiten der zweiten Speicherschaltung gespeicherte Zustand des zweiten Eingangssignals in eine weitere der Speichereinheiten der zweiten Speicherschaltung eingelesen. Danach wird ein Zustand des zweiten Eingangssignals in die erste der Speichereinheiten der zweiten Speicherschaltung eingelesen. Dann werden der in der ersten der Speichereinheiten und der in der weiteren der Speichereinheiten der ersten Speicherschaltung gespeicherte Zustand verglichen. Nachfolgend wird der in der ersten der Speichereinheiten und der in der weiteren der Speichereinheiten der zweiten Speicherschaltung gespeicherte Zustand verglichen. Anschließend wird der in der weiteren der Speichereinheiten der ersten Speicherschaltung und der in der weiteren der Speichereinheiten der zweiten Speicherschaltung gespeicherte Zustand verglichen. Letztendlich wird das Aus wertesignal mit dem ersten Zustand erzeugt, wenn der in der ersten der Speichereinheiten und der in der weiteren der Speichereinheiten der ersten Speicherschaltung gespeicherte Zustand übereinstimmen und wenn der in der ersten der Speichereinheiten und der in der weiteren der Speichereinheiten der zweiten Speicherschaltung gespeicherte Zustand übereinstimmen und wenn der in der weiteren der Speichereinheiten der ersten Speicherschaltung gespeicherte Zustand und der in der weiteren der Speichereinheiten der zweiten Speicherschaltung gespeicherte Zustand verschieden sind. In allen anderen Fällen wird das Auswertesignal mit dem zweiten Zustand erzeugt.

Eine weitere Ausführungsform einer integrierten Schaltung zur Analyse des Verlaufs eines Signals umfasst eine Vergleichseinrichtung mit einem ersten Eingangsanschluss zum Anlegen eines Eingangssignal und mit einem zweiten Eingangsanschluss zum Anlegen eines Referenzsignals und mit einen Ausgangsanschluss zur Erzeugung eines Auswertesignals. Die integrierte Schaltung umfasst weiter eine Auswerteschaltung mit einem Ausgangsanschluss zur Erzeugung eines Steuersignals. Sie weist darüber hinaus einen steuerbaren Stromgenerator mit einem Ausgangsanschluss zur Erzeugung einer Ausgangsspannung auf. Die Vergleichseinrichtung ist derart ausgebildet, dass sie aus dem Referenzsignal einen Pegel eines ersten Vergleichssignals und einen Pegel eines zweiten Vergleichssignals erzeugt. Des Weiteren ist die Vergleichseinrichtung derart ausgebildet, dass sie in Abhängigkeit von einem Vergleich eines Pegels des Eingangssignals mit dem Pegel des ersten Vergleichssignals und dem Pegel des zweiten Vergleichssignals das Auswertesignal erzeugt. Die Auswerteschaltung wird von dem Auswertesignal angesteuert und ist derart ausgebildet, dass sie in Abhängigkeit von einem Zustand des Auswertesig nals ausgangsseitig das Steuersignal erzeugt. Der steuerbare Stromgenerator wird von dem Steuersignal angesteuert. Der steuerbare Stromgenerator ist derart ausgebildet, dass er in Abhängigkeit von dem Steuersignal an seinem Ausgangsanschluss einen Pegel der Ausgangsspannung erzeugt.

Gemäß einem weiteren Merkmal der integrierten Schaltung umfasst der steuerbare Stromgenerator eine erste steuerbare Stromquelle mit einem Steueranschluss und eine zweite steuerbare Stromquelle mit einem Steueranschluss. Die erste steuerbare Stromquelle ist zwischen einen Anschluss zum Anlegen einer Versorgungsspannung und den Ausgangsanschluss des steuerbaren Stromgenerators geschaltet. Die zweite steuerbare Stromquelle ist zwischen den Ausgangsanschluss des steuerbaren Stromgenerators und einen Anschluss zum Anlegen einer Bezugsspannung geschaltet. Der Steueranschluss der ersten steuerbaren Stromquelle wird von dem von der Auswerteschaltung erzeugten Steuersignal angesteuert. Der Steueranschluss der zweiten steuerbaren Stromquelle wird von dem von der Auswerteschaltung erzeugten Steuersignal invertiert angesteuert.

Eine Weiterbildung der integrierten Schaltung sieht die erste steuerbare Stromquelle mit einem ersten Feldeffekttransistor eines ersten Leitfähigkeitstyps und die zweite steuerbare Stromquelle mit einem zweiten Feldeffekttransistor eines zweiten Leitfähigkeitstyps vor. Der erste Feldeffekttransistor und der zweite Feldeffekttransistor werden von dem Steuersignal angesteuert. Der Anschluss zum Anlegen der Versorgungsspannung ist über den ersten Feldeffekttransistor mit dem Ausgangsanschluss des steuerbaren Stromgenerators verbindbar. Des Weiteren ist der Anschluss zum Anlegen der Bezugsspannung über den zweiten Feldeffekttransistor mit dem Ausgangsanschluss des steuerbaren Stromgenerators verbindbar.

Bei einer anderen Ausführungsform der integrierten Schaltung sind der erste Feldeffekttransistor und der zweite Feldeffekttransistor derart ausgebildet, dass der im leitfähigen Zustand des ersten Feldeffekttransistors durch den ersten Feldeffekttransistor fließende Strom kleiner ist als der im leitfähigen Zustand des zweiten Feldeffekttransistors durch den zweiten Feldeffekttransistor fließende Strom.

Ein Verfahren zur Analyse eines Verlaufs eines Eingangssignals einer integrierten Schaltung sieht eine integrierte Schaltung mit einem Anschluss zum Anlegen eines Eingangssignals und einen Speicherkondensator zur Speicherung eines Ladezustands vor. Es wird ein Pegel eines ersten Vergleichssignals und ein Pegel eines zweiten Vergleichssignals erzeugt. Nachfolgend wird das Eingangssignal an den Anschluss zum Anlegen des Eingangssignals angelegt. Während einer Zeitdauer wird ein Pegel des Eingangssignals mit dem Pegel des ersten Vergleichssignals und mit dem Pegel des zweiten Vergleichssignals verglichen. Nachfolgend wird während einem Zeitabschnitt der Zeitdauer, während der der Pegel des Eingangssignals zwischen dem Pegel des ersten Vergleichssignals und dem Pegel des zweiten Vergleichssignals liegt ein erster Ladestrom zum Aufladen des Speicherkondensators erzeugt. Während einem Zeitabschnitt der Zeitdauer, während der der Pegel des Eingangssignals oberhalb des Pegels des ersten Vergleichssignals oder unterhalb des Pegels des zweiten Vergleichssignals liegt, wird ein zweiter Ladestroms zum Entladen des Speicherkondensators erzeugt. Nach Ende der Zeitdauer wird eine Ausgangsspannung ausgelesen, auf die sich der Speicherkondensator in Folge des ersten oder zweiten Ladestroms aufgeladen hat.

Weitere Ausführungsformen der integrierten Schaltung und des Verfahrens zur Analyse eines Verlaufs eines Signals der integrierten Schaltung sind den Unteransprüchen zu entnehmen.

Die Erfindung wird im Folgenden anhand von Figuren, die Ausführungsbeispiele der vorliegenden Erfindung zeigen, näher erläutert. Es zeigen:

1 einen integrierten Halbleiterspeicher, der synchron zum Verlauf eines Steuertaktes betrieben wird,

2 den Verlauf von Steuersignalen eines integrierten Halbleiterspeichers synchron zum Verlauf eines Steuertaktes für einen Lese- und Schreibzugriff,

3 eine erste Ausführungsform einer integrierten Schaltung zur Analyse des Verlaufs eines Signals gemäß der Erfindung,

4 eine Ausführungsform einer Steuerschaltung zur Steuerung der integrierten Schaltung gemäß der Erfindung,

5 eine Ausführungsform eines Schieberegisters zur Speicherung von Signalzuständen gemäß der Erfindung,

6 eine Ausführungsform einer Speichereinheit eines Schieberegisters zur Speicherung eines Signalzustands gemäß der Erfindung,

7 eine Auswerteschaltung zur Auswertung von Speicherzuständen gemäß der Erfindung,

8 ein Signalzustandsdiagramm einer integrierten Schaltung zur Analyse des Verlaufs eines Signals gemäß der Erfindung,

9 eine zweite Ausführungsform einer integrierten Schaltung zur Analyse des Verlaufs eines Signals gemäß der Erfindung,

10 einen Verlauf eines Eingangssignals der integrierten Schaltung gemäß der Erfindung,

11A Vergleicherschaltungen der zweiten Ausführungsform der integrierten Schaltung gemäß der Erfindung,

11B eine integrierte Schaltung zur Erzeugung von Vergleichsspannungen für die Vergleicherschaltungen gemäß der Erfindung,

12A eine integrierte Schaltung mit einer Auswerteschaltung, einem steuerbaren Stromgenerator und einer Speicherschaltung gemäß der Erfindung,

12B eine integrierte Schaltung zur Erzeugung eines Steuerstroms des steuerbaren Stromgenerators gemäß der Erfindung.

3 zeigt eine integrierte Schaltung mit einer Speicherschaltung 10, einer Speicherschaltung 20, einer Steuerschaltung 30 und einer Auswerterschaltung 40. Die Steuerschaltung 30 wird an einem Taktanschluss T1 von einem Taktsignal CLK angesteuert. Sie erzeugt abgeleitet aus dem Taktsignal CLK an einem Ausgangsanschluss C30a das Steuersignal CLK1, an einem Ausgangsanschluss C30b das Steuersignal CLK2, an einem Aus gangsanschluss C30c das Steuersignal bCLK1 und an einem Ausgangsanschluss C30d das Steuersignal bCLK2, mit denen die Speicherschaltungen 10 und 20 angesteuert werden.
Die Speicherschaltungen 10 und 20 sind identisch aufgebaut. Der Speichereinheit 10 wird das Steuersignal CLK1 an einem Steuereingang C1, das Steuersignal CLK2 an einem Steuereingang C2, das Steuersignal bCLK1 an einem Steuereingang bC1 und das Steuersignal bCLK2 an einem Steuereingang bC2 zugeführt. Die Speicherschaltung 20 wird an ihrem Steuereingang C1 von dem Steuersignal bCLK1, an ihrem Steuereingang C2 von dem Steuersignal bCLK2, an ihrem Steuereingang bC1 von dem Steuersignal CLK1 und an ihrem Steuereingang bC2 von dem Steuersignal CLK2 angesteuert. Des Weiteren weisen die Speicherschaltungen 10 und 20 einen Anschluss INIT auf, der mit einem Anschluss I zum Anlegen eines Initialisierungssignals IS verbunden ist.
An einem Taktanschluss T2 liegt ein Taktsignal bCLK an, das jeweils einem Anschluss SHin der Speicherschaltungen 10 und 20 zugeführt wird. Die Speicherschaltung 10 erzeugt an einem Ausgangsanschluss SHout1 ein Zustandssignal S1 und an einem Ausgangsanschluss SHout2 ein Zustandssignal S2. Die beiden Zustandssignale S1 und S2 geben jeweils den Speicherzustand von einer Speichereinheit der Speicherschaltung 10 an und werden der Auswerteschaltung 40 eingangsseitig zugeführt. Die Speicherschaltung 20 erzeugt an einem Ausgangsanschluss SHout1 das Zustandssignal B1 und an einem Ausgangsanschluss SHout2 das Zustandssignal B2. Die Zustandssignale B1 und B2 geben jeweils den Zustand von einer Speichereinheit der Speicherschaltung 20 an und werden der Auswerteschaltung 40 eingangsseitig zugeführt. Die Auswerteschaltung 40 wertet die ihr eingangsseitig zugeführten Zustandssignale S1, S2 und B1, B2 aus und erzeugt an einem Ausgangsanschluss A40 in Abhängigkeit von der Auswertung der Zustandssignale ein Auswertesignal AS.
4 zeigt eine Ausführungsform der Steuerschaltung 30 zur Erzeugung der Steuersignale CLK1, CLK2, bCLK1 und bCLK2. Die Steuerschaltung 30 umfasst eine Kippschaltung aus einem NAND-Gatter 32 und einem NAND-Gatter 33. Die am Ausgang der NAND-Gatter 32 und 33 erzeugten Ausgangssignale werden durch Inverterketten 34 und 35 verzögert. Das verzögerte Ausgangssignal des NAND-Gatters 32 wird dem NAND-Gatter 33 eingangsseitig zugeführt. Das verzögerte Ausgangssignal des NAND-Gatters 33 wird dem NAND-Gatter 32 eingangsseitig zugeführt. Das NAND-Gatter 33 ist eingangsseitig des Weiteren mit dem Taktanschluss T1 zum Anlegen des Taktsignals CLK verbunden. Dem NAND-Gatter 32 wird das Taktsignal CLK über den Inverter 31 invertiert zugeführt. Das Ausgangssignal des NAND-Gatters 32 wird nach Verzögerung durch die Inverterkette 34 von einem Inverter 36 invertiert und als Steuersignal CLK1 ausgegeben. Das Steuersignal bCLK1 entspricht dem nichtinvertierten Steuersignal CLK1, das direkt hinter der Inverterkette 34 ausgegeben wird. Das Ausgangssignal des NAND-Gatters 33 wird nach Verzögerung durch die Inverterkette 35 von einem Inverter 37 invertiert und als Steuersignal CLK2 ausgegeben. Das nichtinvertierte Steuersignal CLK2 wird direkt hinter der Inverterkette 35 als Steuersignal bCLK2 ausgegeben.
Die Steuerschaltung 30 erzeugt somit aus dem Taktsignal CLK ausgangsseitig die Steuersignale CLK1, bCLK1, CLK2 und bCLK2, die gegenüber dem Taktsignal CLK zeitlich verzögert sind. Das Steuersignal bCLK1 weist gegenüber dem Steuersignal CLK1 einen komplementären Verlauf auf. Ebenso verläuft das Steuersignal bCLK2 komplementär zum Steuersignal CLK2. Darüber hin aus verhalten sich die Steuersignale CLK1 und CLK2 sowie die Steuersignale bCLK1 und bCLK2 komplementär zueinander.
5 zeigt den Schaltungsaufbau der Speicherschaltungen 10 und 20. Die Speicherschaltungen 10 und 20 umfassen jeweils drei Speichereinheiten 10a, 10b und 10c beziehungsweise 20a, 20b und 20c. Jede der Speichereinheiten umfasst einen Steueranschluss C1, bC1, C2 und bC2. Der Steueranschluss C1 einer jeden der Speichereinheiten 10a, 10b und 10c beziehungsweise 20a, 20b und 20c ist mit dem Steueranschluss C1 der zugehörigen Speicherschaltung verbunden. Der Steueranschluss C2 jeder der Speichereinheiten einer Speicherschaltung ist mit dem Steueranschluss C2 der zugehörigen Speichereinheit verbunden. Der Steueranschluss bC1 jeder der Speichereinheiten einer Speicherschaltung ist mit dem Steueranschluss bC1 der zugehörigen Speicherschaltung verbunden. Der Steueranschluss bC2 jeder der Speichereinheiten einer Speicherschaltung ist mit dem Steueranschluss bC2 der zugehörigen Speicherschaltung verbunden.
Die Speichereinheit 10a der Speicherschaltung 10 ist über ihren Eingangsanschluss A0 mit dem Eingangsanschluss SHin der Speicherschaltung 10 verbunden und ausgangsseitig über ihren Ausgangsanschluss A1 mit der Speichereinheit 10b verbunden. Die Speichereinheit 10b ist über ihren Ausgangsanschluss A2 mit der Speichereinheit 10c verbunden. Die Speichereinheit 10a erzeugt ausgangsseitig ein Zustandssignal S0, das der Speichereinheit 10b zugeführt wird. Die Speichereinheit 10b erzeugt ausgangsseitig ein Zustandssignal S1 das der Speichereinheit 10c und dem Ausgangsanschluss SHout1 der Speicherschaltung 10 zugeführt wird. Die Speichereinheit 10c erzeugt ausgangsseitig das Zustandssignal S2, das sie dem Ausgangsanschluss SHout2 zuführt.
Innerhalb der Speicherschaltung 20 sind die Speichereinheiten 20a, 20b und 20c, wie am Beispiel der Speicherschaltung 10 beschrieben, ebenfalls über ihre Ausgangsanschlüsse A1 und A2 hintereinander geschaltet. Die Speichereinheit 20a erzeugt ausgangsseitig ein Zustandssignal B0, das der Speichereinheit 20b zugeführt wird. Die Speichereinheit 20b erzeugt ausgangsseitig ein Zustandssignal B1, das der Speichereinheit 20c und dem Ausgangsanschluss SHout1 zugeführt wird. Die Speichereinheit 20c erzeugt ausgangsseitig ein Zustandssignal B2, das sie dem Ausgangsanschluss SHout2 zuführt.
Die Speichereinheiten 10a, 10b und 10c sowie die Speichereinheiten 20a, 20b und 20c sind über ein Initialisierungssignal IS, das an den Initialisierungsanschluss der jeweiligen Speicherschaltung angelegt wird mit einem Zustand des Taktsignals CLK initialisierbar.
6 zeigt die innere Schaltungsstruktur der Speichereinheit 10b. Die übrigen Speichereinheiten 10a und 10c der Speicherschaltung 10 sowie die Speichereinheiten 20a, 20b und 20c der Speicherschaltung 20 sind zur Speichereinheit 10a identisch aufgebaut. Die Speichereinheit 10b weist zwei Inverter 11a und 11b einer rückgekoppelten Inverterschaltung 11 und zwei Inverter 13a und 13b einer rückgekoppelten Inverterschaltung 13 auf. Die rückgekoppelte Inverterschaltung 11 ist eingangsseitig mit dem Ausgangsanschluss A1 der Speichereinheit 10a verbunden, sodass ihr von dieser das Zustandssignal S0 zugeführt wird. Die rückgekoppelte Inverterschaltung 11 ist über einen aktivierbaren Inverter 12, einen sogenannten Tri-State-Inverter, mit der rückgekoppelten Inverterschaltung 13 verbunden. Die rückgekoppelte Inverterschaltung 13 ist über einen weiteren aktivierbaren Inverter 14 mit dem Ausgangsanschluss A2 der Speichereinheit 10c verbunden, dem das Zustandssignal S1 zugeführt wird. Die Speichereinheit weist ferner Schalttransistoren 15 und 16 auf. Ein Steueranschluss der Schalttransistoren 15 und 16 ist mit dem Initialisierungsanschluss INIT der zugehörigen Speicherschaltung verbunden. Beim Anlegen des Initialisierungssignals IS werden die Schalttransistoren 15 und 16 leitend gesteuert und das Potenzial am Eingang der Inverter 11a und 13a auf den Pegel der Bezugsspannung GND gezogen.
Wie eingangs beschrieben verhalten sich die Steuersignale CLK1 und CLK2 sowie die Steuersignale bCLK1 und bCLK2 komplementär zueinander. Wenn beispielsweise das Steuersignal CLK1 einen niedrigen Pegel und entsprechend das Steuersignal bCLK1 einen hohen Pegel annimmt, so nimmt das Steuersignal CLK2 einen hohen Pegel und das Steuersignal bCLK2 einen niedrigen Pegel an. In diesem Fall ist der Tri-State-Inverter 12 niederohmig, wohingegen sich der Tri-State-Inverter 14 hochohmig verhält. Das am Ausgangsanschluss A1 der Speichereinheit 10a erzeugte Zustandssignal wird in diesem Fall von der rückgekoppelten Inverterschaltung 11 invertiert, von dem Tri-State-Inverter 12 ebenfalls invertiert und von der rückgekoppelten Inverterschaltung 13 nochmals invertiert, wenn vorausgesetzt wird dass die Schalttransistoren 15 und 16 gesperrt sind. Der Inverter 13a erzeugt somit ausgangsseitig ein zu dem Zustandssignal S0 invertiertes Zustandssignal /S0. Die Steuersignale CLK1, CLK2, bCLK1 und bCLK2 müssen dazu von der Steuerschaltung 30 derart verzögert werden, dass ihre Verzögerung gegenüber dem Taktsignal bCLK mindestens einer Setup-Zeit der Speichereinheiten der Speicherschaltungen entsprechen. Die Setup-Zeit ist dabei die Zeitdauer, die erforderlich ist, damit der Zustand des Taktsignals bCLK hinter dem rückgekoppelten Inverter 13 anliegt.
Wenn das Steuersignal CLK1 einen niedrigen Pegel beziehungsweise das Steuersignal bCLK1 einen hohen Pegel und entsprechend das Steuersignal CLK2 den hohen Pegel beziehungsweise das Steuersignal bCLK2 den niedrigen Pegel annimmt, so verhält sich der Tri-State-Inverter 12 hochohmig, wohingegen der Tri-State-Inverter 14 niederohmig gesteuert ist. In diesem Fall wird das Zustandssignal /S0, das zuvor in die Speichereinheit 10b eingelesen worden ist, durch den Tri-State-Inverter 14 nochmals invertiert und als Zustandssignal S1 dem Ausgangsanschluss A2 der Speichereinheit 10b zugeführt.
Wie in 3 gezeigt werden bei der Speicherschaltung 10 der Steueranschluss C1 von dem Steuersignal CLK1, der Steueranschluss C2 von dem Steuersignal CLK2, der Steueranschluss bC1 von dem Steuersignal bCLK1 und der Steueranschluss bC2 von dem Steuersignal bCLK2 angesteuert. Im Gegensatz dazu wird bei der Speicherschaltung 20 der Steueranschluss C1 von dem Steuersignal bCLK1, der Steueranschluss C2 von dem Steuersignal bCLK2, der Steueranschluss bC1 von dem Steuersignal CLK1 und der Steueranschluss bC2 von dem Steuersignal CLK2 angesteuert. Dadurch verhalten sich die Speicherschaltungen 10 und 20 in Bezug auf das Einlesen und Weiterleiten des ihnen über ihren Eingangsanschluss SHin zugeführten Taktsignals bCLK komplementär zueinander. Wenn das Taktsignal bCLK beispielsweise komplementär zu dem Taktsignal CLK einen ersten und einen zweiten Zustand annimmt, werden die Speicherschaltungen 10 und 20 von den Steuersignalen CLK1, CLK2, bCLK1 und bCLK2 derart angesteuert, dass in den Speichereinheiten 10a, 10b und 10c der Speicherschaltung 10 der erste der beiden Zustände des Taktsignals bCLK und in den Speichereinheiten 20a, 20b und 20c der Speicherschaltung 20 der zweite Zustand des zweiten Taktsignals bCLK gespeichert wird.
7 zeigt die innere Struktur der Auswerteschaltung 40. Die Auswerteschaltung 40 umfasst ein XNOR-Gatter 41, dem eingangsseitig das Zustandssignal S1, das in der Speichereinheit 10b abgespeichert ist, und das Zustandssignal S2, das in der Speichereinheit 10c abgespeichert ist, zugeführt werden. Das XNOR-Gatter 41 erzeugt ausgangsseitig ein Signal VAL, das einem NAND-Gatter 44 zugeführt wird. Des Weiteren umfasst die Auswerteschaltung 40 ein XNOR-Gatter 42, dem eingangsseitig das Zustandssignal B1 der Speichereinheit 20b und das Zustandssignal B2 der Speichereinheit 20c zugeführt wird. Ausgangsseitig erzeugt das XNOR-Gatter 42 das Signal BVAL, das dem NAND-Gatter 44 eingangsseitig zugeführt wird. Des Weiteren umfasst die Auswerteschaltung 40 ein XOR-Gatter 43, dem eingangsseitig das Zustandssignal S2, der Speichereinheit 10c und das Zustandssignal B2 der Speichereinheit 20c zugeführt werden. Ausgangsseitig erzeugt das XOR-Gatter 43 das Signal DIFF, das dem NAND-Gatter 44 eingangsseitig zugeführt wird. Das NAND-Gatter 44 ist ausgangsseitig über einen Inverter 45 mit einem Ausgangsanschluss A40 der Auswerteschaltung 40 verbunden. Am Ausgangsanschluss A40 erzeugt die Auswerteschaltung nach Auswertung der Zustandssignale S1, S2, B1 und B2 das Auswertesignal AS.
Die Funktionsweise der Schaltung zur Analyse des Taktsignals bCLK wird im Folgenden anhand von 8 erläutert. 8 zeigt das erste Taktsignal CLK und das dazu komplementär verlaufende zweite Taktsignal bCLK. Aus dem Taktsignal CLK werden wie erläutert die Steuersignale CLK1 und bCLK1 sowie die Steuersignale CLK2 und bCLK2 durch die Steuerschaltung 30 abgeleitet. 8 zeigt dazu lediglich den Verlauf der Steuersignale CLK1 und CLK2. Durch die Inverterketten 34 und 35 der Steuerschaltung 30 verlaufen die Steuersignale CLK1 und CLK2 beziehungsweise ihre komplementären Signale bCLK1 und bCLK2 zeitverzögert zum ersten Taktsignal CLK. Des Weiteren sind die Zustandssignale S0, S1 und S2 der Speicherschaltung 10 sowie die Zustandssignale B0, B1 und B2 der Speicherschaltung 20 dargestellt. Ferner zeigt 8 den Verlauf des Signals VAL, des Signals BVAL und des Auswertesignals AS der Auswerteschaltung 40.
Zum Zeitpunkt t = 2,5 ns wird das Initialisierungssignal INIT an den Initialisierungsanschluss der Speicherschaltungen 10 und 20 angelegt. Die rückgekoppelten Inverterschaltungen der Speichereinheiten 10a, 10b und 10c sowie der Speichereinheiten 20a, 20b und 20c werden somit auf den Pegel der Bezugsspannung GND gezogen.
Die steigende Taktflanke des ersten Taktsignals CLK zum Zeitpunkt t = 5 ns hat zeitverzögert eine fallende Flanke des aus dem ersten Taktsignal abgeleiteten ersten Steuersignals CLK1 und eine steigende Flanke des aus dem ersten Taktsignal abgeleiteten Steuersignals CLK2 zur Folge. Wenn das erste Steuersignal CLK1 den hohen Pegel annimmt, wird in die Speichereinheiten 10a, 10b und 10c jeweils ein Zustand des an den Eingangsanschlüssen A0, A1 und A2 anliegenden Signals eingelesen. Der aktivierbare Inverter 12 ist jetzt niederohmig und der aktivierbare Inverter 14 ist hochohmig gesteuert. Da die fallende Flanke des Steuertakts CLK1 zeitverzögert zum ersten und zweiten Taktsignal verläuft wird in die Speichereinheit 10a kurz nach dem Zeitpunkt t = 5 ns ein niedriger Potenzialpegel des Taktsignals bCLK, der dem logischen Zustand „0" entspricht eingelesen, da das Steuersignal CLK1 zu diesem Zeitpunkt noch den hohen Pegel aufweist.
Die fallende Flanke des Steuersignals CLK1 beziehungsweise die steigende Flanke des Steuersignals CLK2 führt zum Ausle sen des in der Speichereinheit 10a eingelesenen Zustands des Taktsignals bCLK. Wenn das zweite Taktsignal bCLK komplementär zum ersten Taktsignal CLK verläuft, wird somit geringfügig zeitverzögert zur steigenden Flanke des Taktsignals CLK der Speicherzustand der Speichereinheiten 10a, 10b und 10c ausgelesen. Der aktivierbare Inverter 12 ist jetzt hochohmig und der aktivierbare Inverter 14 ist niederohmig gesteuert. Nach drei Taktperioden des ersten Taktsignals CLK ist in allen Speichereinheiten der Speicherschaltung 10 der logische Signalzustand „0" eingespeichert, wenn das Taktsignal bCLK, wie in 8 gezeigt, komplementär zum Taktsignal CLK verläuft.
Eine fallende Flanke des ersten Taktsignals CLK hingegen bewirkt durch die Steuerschaltung 30 zeitverzögert eine steigende Flanke des Steuersignals CLK1 und eine fallende Flanke des Steuersignals CLK2. Wenn das Steuersignal CLK1 einen niedrigen Pegel und das Steuersignal CLK2 einen hohen Pegel angenommen hat, wird der zu diesem Zeitpunkt am Eingangsanschluss A0 anliegende Zustand des Taktsignals bCLK in die Speichereinheit 20a eingelesen. Der aktivierbare Inverter 12 der Speichereinheit 20a ist jetzt niederohmig und der aktivierbare Inverter 14 ist hochohmig gesteuert. Dieses zur Speichereinheit 10a komplementäre Steuerverhalten der Speichereinheit 20a hat seine Ursache in der Vertauschung der Steuereingänge C1, C2, bC1 und bC2 der Speicherschaltungen 10 und 20 mit den Ausgangsanschlüssen C30a, C30b, C30c und C30d der Steuerschaltung 30. Die steigende Flanke des Steuersignals CLK1 beziehungsweise die fallende Flanke des Steuersignals CLK2 bewirken das Auslesen des in den Speichereinheiten 20a, 20b und 20c gespeicherten Zustands.
Da die steigende Flanke des Steuersignals CLK1 beziehungsweise die fallende Flanke des Steuersignals CLK2 zeitverzögert zum Taktsignal bCLK verlaufen, wird in die Speichereinheiten der Speicherschaltung 20 der hohe Pegel des Taktsignals bCLK, der dem logischen Signalzustand „1" entspricht, eingelesen, da das Steuersignal CLK1 kurz nach der fallenden Flanke des Taktsignals CLK noch den niedrigen Pegel aufweist.
Geringfügig zeitverzögert zu einer fallenden Flanke des ersten Taktsignals CLK wird an den Ausgangsanschlüssen der Speichereinheiten 20a, 20b und 20c der jeweils gespeicherte Signalzustand des zweiten Taktsignals bCLK ausgelesen. Bei einem wie in 8 gezeigten komplementären Verlauf des zweiten Taktsignals zum ersten Taktsignal ist in den drei Speichereinheiten der Signalzustand „1" gespeichert.
Das XNOR-Gatter 41 vergleicht den Speicherzustand der Speichereinheit 10b und den Speicherzustand der Speichereinheit 10c. Das XNOR-Gatter 42 vergleicht den Speicherzustand der Speichereinheit 20b und den Speicherzustand der Speichereinheit 20c. Das XOR-Gatter 43 vergleicht den Speicherzustand der Speichereinheit 10c mit dem Speicherzustand der Speichereinheit 20c. Wenn der Speicherzustand S1 der Speichereinheit 10b mit dem Speicherzustand S2 der Speichereinheit 10c übereinstimmt und der Speicherzustand B1 der Speichereinheit 20b mit dem Speicherzustand B2 der Speichereinheit 20c übereinstimmt und sich der Speicherzustand S2 vom Speicherzustand B2 unterscheidet, so erzeugt die Auswerteschaltung 40 das Auswertesignal AS mit einem ersten Zustand. In allen anderen Fällen wird das Auswertesignal mit einem zweiten Zustand erzeugt. Der erste Zustand des Auswertesignals AS ist somit ein Indikator, dass es sich bei dem zweiten Taktsignal bCLK um ein periodisch komplementär verlaufendes Signal handelt, das zum Taktsignal CLK einen synchronen Verlauf aufweist. Wenn hingegen das Auswertesignal AS mit dem zweiten Zustand erzeugt wird, so hat das zweite Taktsignal während der betrachteten Taktperioden keine periodischen Zustandswechsel vollzogen. Es kann dann beispielsweise am Taktanschluss T2 ein Signal mit einem annähernd statischen Wert anliegen.
Als vorteilhaft erweist sich die Verwendung von zwei als Schieberegistern ausgebildeten Speicherschaltungen 10 und 20, da sich dadurch der Schiebetakt halbiert. Dazu ist lediglich eine komplementäre Verschaltung der Takteingänge, wie in 3 gezeigt, erforderlich. Es ist natürlich auch möglich ein einzelnes Schieberegister zu verwenden, das zur fallenden und steigenden Flanke des ersten Taktsignals den augenblicklichen Zustand des zweiten Taktsignals einliest. Im Ausführungsbeispiel der 5 sind die Speicherschaltungen 10 und 20 als Schieberegister ausgebildet, die jeweils drei Speichereinheiten umfassen. Um das zuverlässige Erkennen wechselnder Zustände des zweiten Taktsignals zu erhöhen, ist die Verwendung längerer Schieberegister empfehlenswert. Dies trifft hauptsächlich zu, wenn sich das zweite Taktsignal nicht digital verhält, sondern einen Pegel zwischen dem logischen Signalzustand „1" und dem logischen Signalzustand „0" annimmt. Vorteilhaft ist eine gleitende Auswertung des gespeicherten Zustands mehrerer Speichereinheiten einer Speicherschaltung, da dann die Speicherzustände der ersten und zweiten Speicherschaltung über einen längeren Zeitraum verglichen werden.
9 zeigt eine weitere Ausführungsform einer integrierten Schaltung zur Analyse des Verlaufs eines Eingangssignals. Die Schaltung umfasst eine Vergleichseinrichtung 50, der an einem Eingangsanschluss E50 das zu analysierende Eingangssignal bCLK zugeführt wird. Die Vergleichseinrichtung weist einen Versorgungsanschluss V50a zum Anlegen einer Versorgungsspannung Vcc und einen Versorgungsanschluss V50b zum Anlegen einer Bezugsspannung GND auf. Die Vergleichseinrichtung 50 umfasst eine erste Vergleicherschaltung 54 und eine zweite Vergleicherschaltung 55. Über einen Widerstandsteiler aus den Widerständen 51, 52 und 53, die zwischen den Versorgungsanschluss V50a und den Versorgungsanschluss V50b geschaltet sind, werden Referenzsignale V1 und V2 erzeugt. Die erste Vergleicherschaltung 54 vergleicht den an ihrem invertierenden Eingang zugeführten Pegel des Eingangssignals bCLK mit dem an ihrem nichtinvertierenden Eingangsanschluss zugeführten Pegel des Referenzsignals V1. Die zweite Vergleicherschaltung 55 vergleicht den Pegel des ihr an ihrem nichtinvertierenden Eingangsanschluss zugeführten Eingangssignals bCLK mit dem Pegel des ihr an ihrem invertierenden Eingangsanschluss zugeführten Referenzsignals V2. Wenn der Pegel des Eingangssignals oberhalb des Pegels des ersten Referenzsignals V1 liegt, so erzeugt die Vergleicherschaltung 54 an einem Ausgangsanschluss A50a ein Auswertesignal AS1 mit einem niedrigen Signalpegel. Wenn der Pegel des Eingangssignals bCLK unterhalb dem Pegel des Referenzsignals V2 liegt, so erzeugt die zweite Vergleicherschaltung 55 an einem Ausgangsanschluss A50b einen niedrigen Signalpegel. Wenn hingegen der Pegel des Eingangssignals bCLK kleiner als der Pegel des ersten Referenzsignals V1 und größer als der Pegel des zweiten Referenzsignals V2 ist, so erzeugen beide Vergleicherschaltungen 54 und 55 ausgangsseitig die Auswertesignale AS1 und AS2 mit einem hohen Pegel.
Die Auswertesignale AS1 und AS2 werden einer Auswerteschaltung 60 zugeführt. Die Auswerteschaltung 60 umfasst ein UND-Gatter 61. Wenn die dem UND-Gatter 61 zugeführten Auswertesignale AS1 und AS2 den hohen Pegel, der einem logischen Sig nalzustand „1" entspricht, zugeführt werden, so erzeugt das UND-Gatter 61 an einem Ausgangsanschluss A60 das Steuersignal S mit dem logischen High-Zustand.
Das Steuersignal S wird einem Steueranschluss S71 eines steuerbaren Stromgenerators 70 und von einem Inverter Inv invertiert einem Steueranschluss S72 des steuerbaren Stromgenerators 70 zugeführt. Der steuerbare Stromgenerator 70 weist eine erste gesteuerte Stromquelle 71, die von dem Steuersignal S, das am Steueranschluss S71 anliegt, gesteuert wird, auf. Die gesteuerte Stromquelle ist zwischen einen Versorgungsanschluss V70a des steuerbaren Stromgenerators 70 zum Anlegen einer Versorgungsspannung Vcc und einen Ausgangsanschluss A70 des steuerbaren Stromgenerators geschaltet. Des Weiteren weist der steuerbare Stromgenerator 70 eine steuerbare Stromquelle 72, die von dem invertierten Steuersignal S, das am Steueranschluss S72 anliegt, gesteuert wird, auf. Die steuerbare Stromquelle 72 ist zwischen einen Versorgungsanschluss V70b zum Anlegen einer Bezugsspannung GND und den Ausgangsanschluss A70 des steuerbaren Stromgenerators geschaltet. An den Ausgangsanschluss A70 ist ein Speicherkondensator CL geschaltet.
Im Folgenden wird die Funktionsweise der integrierten Schaltung beschrieben. Die Vergleicherschaltung 54 vergleicht den Pegel des Eingangssignals bCLK mit einem Pegel des Referenzsignals V1. Wenn der Pegel des Eingangssignals bCLK oberhalb des Pegels des Referenzsignals V1 liegt, so erzeugt die Vergleicherschaltung 54 an dem Ausgangsanschluss A50a das Auswertesignal AS1 mit einem niedrigen Pegel. Wenn hingegen der Pegel des Eingangssignals bCLK unterhalb des Pegels des Referenzsignals V1 liegt, erzeugt die Vergleicherschaltung 54 das Auswertesignal AS1 mit einem hohen Pegel. Die Vergleicher schaltung 55 vergleicht den Pegel des Eingangssignals bCLK, der am nichtinvertierenden Eingangsanschluss der Vergleicherschaltung 55 anliegt, mit dem Pegel des Referenzsignals V2, der am invertierenden Anschluss der Vergleicherschaltung 55 anliegt. Wenn der Pegel des Eingangssignal bCLK unterhalb des Pegels des Referenzsignals V2 liegt, so erzeugt die Vergleicherschaltung 55 an dem Ausgangsanschluss A50b das Auswertesignal AS2 mit einem niedrigen Pegel. Wenn hingegen der Pegel des Eingangssignals bCLK oberhalb des Pegels des Referenzsignals V2 liegt, so erzeugt die Vergleicherschaltung 55 das Auswertesignal AS2 mit einem hohen Pegel.
Der hohe Pegel der Auswertesignale AS1 und AS2 entspricht einem logischen High-Pegel, wohingegen der niedrige Pegel der Auswertesignale AS1 und AS2 einem logischen Low-Pegel entspricht. Wenn das Auswertesignal AS1 und das Auswertesignal AS2 den logischen High-Pegel annehmen, das Eingangssignal bCLK also zwischen dem Pegel des Referenzsignals V1 und dem Pegel des Referenzsignals V2 liegt, so erzeugt das UND-Gatter 61 an dem Ausgangsanschluss A60 einen hohen Singalpegel des Steuersignals S. Der hohe Signalpegel aktiviert die steuerbare Stromquelle 71, wohingegen nach Invertierung durch den Inverter Inv die steuerbare Stromquelle 72 hochohmig gesteuert wird. Über einen Ladestrom I1 lädt sich somit der Speicherkondensator CL auf eine Ausgangsspannung Vout auf.
Wenn hingegen der Pegel des Eingangssignals bCLK oberhalb des Pegels des Referenzsignals V1 beziehungsweise unterhalb des Pegels des Referenzsignals V2 liegt, so erzeugt das UND-Gatter 61 an seinem Ausgangsanschluss A60 das Steuersignal S mit einem niedrigen Pegel. Der niedrige Pegel des Steuersignals S steuert die steuerbare Stromquelle 71 hochohmig, wohingegen nach der Invertierung durch den Inverter Inv die steuerbare Stromquelle 72 niederohmig gesteuert wird. Der Speicherkondensator CL ist somit mit der Bezugsspannung GND verbunden. Ein Entladestrom I2 entlädt den Speicherkondensator CL.
Ein entladener Speicherkondensator CL kennzeichnet, dass der Pegel des Eingangssignals bCLK entweder oberhalb des Pegels des ersten Referenzsignals oder unterhalb des Pegels des zweiten Referenzsignals liegt. Ein aufgeladener Speicherkondensator CL ist hingegen ein Kennzeichen dafür, dass der Pegel des Eingangssignals bCLK zwischen dem Pegel des ersten Referenzsignals und dem Pegel des zweiten Referenzsignals liegt.
10 zeigt den Verlauf eines Eingangssignals bCLK, das zwischen dem Pegel V1 = Vcc/2 + Δ und dem Pegel V2 = Vcc/2 – Δ schwankt. Wenn der Pegel des Eingangssignals bCLK im Spannungsbereich L2 zwischen dem Pegel des Referenzsignals V1 und dem Pegel des Referenzsignals V2 liegt, so wird der Speicherkondensator durch den Ladestrom I1 aufgeladen. Wenn hingegen der Pegel des Eingangssignals bCLK im Bereich L1, oberhalb des Pegels des Referenzsignals V1 oder im Bereich L3 unterhalb des Pegels des Referenzsignals V2 liegt, so entlädt der Strom I2 den Speicherkondensator. Die Vergleichsmessung der Pegel erfolgt während einer Zeitdauer TD. Wie in 10 gezeigt, kann das Eingangssignal während dieser Zeit mehrmals zwischen den einzelnen Bereichen hin und her schwanken. Wenn I2 >> I1 ist, so kennzeichnet ein entladener Speicherkondensator, dass der Pegel des Eingangssignals bCLK während der Zeitdauer TD oberhalb des Pegels des ersten Referenzsignals oder unterhalb des Pegels des zweiten Referenzsignals gelegen hat. Wenn hingegen der Speicherkondensator CL nach Ablauf der Zeitdauer TD auf die Ausgangsspannung aufgeladen ist, so hat der Pegel des Eingangssignals bCLK zwischen dem Pegel des Referenzsignals V1 und dem Pegel des Referenzsignals V2 gelegen. Wenn beispielsweise das Eingangssignal bCLK Teil eines Taktsignalpaares CLK und bCLK eines integrierten Halbleiterspeichers ist, so kennzeichnet ein hoher Ladungszustand des Speicherkondensators CL, dass das Taktsignal bCLK während der Zeitdauer TD innerhalb des Bereiches L2 gelegen hat. Die Schaltung ermöglicht es somit festzustellen, ob ein Eingangssignal beispielsweise dauerhaft mit einer Spannung Vcc/2 verbunden war.
11A zeigt eine praktische Ausführungsform der Vergleicherschaltungen 54 und 55. Die Vergleicherschaltungen 54 und 55 sind jeweils als Differenzverstärkerschaltungen ausgebildet, die zwischen einem Anschluss zum Anlegen einer Versorgungsspannung Vcc und einem Anschluss zum Anlegen einer Bezugsspannung GND angeordnet sind. Der Differenzverstärker 54 weist einen Eingangsanschluss E54a zum Anlegen des Eingangssignals bCLK und einen Eingangsanschluss E54b zum Anlegen des Referenzsignals V1 auf. Die Differenzverstärkerschaltung 54 erzeugt an ihrem Ausgangsanschluss A50a das Auswertesignal AS1. Die Differenzverstärkerschaltung 55 weist einen Eingangsanschluss E55a zum Anlegen des Eingangssignals bCLK und einen Eingangsanschluss E55b zum Anlegen des Referenzsignals V2 auf. Sie erzeugt an ihrem Ausgangsanschluss A50b das Auswertesignal AS2. Ein Stromquellentransistor ST54, der von einem Steuersignal Vref angesteuert wird, dient der Differenzverstärkerschaltung 54 zur Erzeugung eines Querstroms. Ebenso wird bei der Differenzverstärkerschaltung 55 ein Stromquellentransistor ST55 von dem Steuersignal Vref zur Erzeugung eines Querstroms angesteuert. Ein Schalttransistor T54 beziehungsweise T55, der von einem Aktivierungssignal ACT angesteuert wird, dient zum Aktivieren/Deaktivieren der Differenzverstärkerschaltung 54 beziehungsweise 55.
11B zeigt eine Schaltung zur Erzeugung der Referenzsignale V1 und V2. Die Referenzsignale werden dabei von einem Widerstandsteiler aus den Widerständen R1, R2 und R3, der zwischen einem Anschluss zum Anlegen der Versorgungsspannung Vcc und einem Anschluss zum Anlegen der Bezugsspannung GND geschaltet ist, erzeugt. Ein Schalttransistor T ermöglicht das Aktivieren/Deaktivieren der Schaltung. Die Kondensatoren C1 und C2 dienen als Kompensationsglieder.
12A zeigt praktische Ausführungsformen der Auswerteschaltung 60, des steuerbaren Stromgenerators 70 und einer Speicherschaltung 80. Die Auswerteschaltung 60 weist ein NAND-Gatter 65 auf, das über einen Inverter 63 eingangsseitig mit dem Ausgangsanschluss A50a der Differenzverstärkerschaltung 54 verbunden ist. Des Weiteren ist das NAND-Gatter 65 über einen Inverter 64 mit dem Ausgangsanschluss A60 der Differenzverstärkerschaltung 55 verbunden.
Der steuerbare Stromgenerator 70 weist einen p-Kanal Schalttransistor 73 und einen n-Kanal Schalttransistor 75 auf. Die Steueranschlüsse der beiden Schalttransistoren sind mit dem Ausgangsanschluss A60 der Auswerteschaltung 60 verbunden. Der p-Kanal Schalttransistor 73 ist über einen Stromquellentransistor 74 mit dem Anschluss V70a zum Anlegen der Versorgungsspannung Vcc verbunden. Der n-Kanal Schalttransistor 75 ist über einen Schalttransistor 76, der zum Aktivieren/Deaktivieren des steuerbaren Stromgenerators dient, mit dem Anschluss V70b zum Anlegen der Bezugsspannung GND verbunden. Ähnlich wie bei den Differenzverstärkerschaltungen 54 und 55 dient auch bei dem steuerbaren Stromgenerator 70 das Aktivierungssignal ACT, das an einen Steueranschluss des Schalttransistors 76 angelegt wird, zum Aktivieren/Deaktivieren des steuerbaren Stromgenerators.
Der Ladestrom zum Aufladen des Speicherkondensators CL, der an dem Ausgangsanschluss A70 des steuerbaren Stromgenerators angeschlossen ist, wird über einen in 12B dargestellten Stromspiegel eingeprägt. Die Stromspiegelschaltung ist ebenfalls durch das Aktivierungssignal ACT aktivierbar.
Eine Speicherschaltung 80, die über einen ersten Inverter 90a und einen zweiten Inverter 90b mit dem Ausgangsanschluss A70 des steuerbaren Stromgenerators verbunden ist, dient zur Zwischenspeicherung des Spannungszustands des Speicherkondensators CL. Die Speicherschaltung 80 weist einen Inverter 81 sowie NAND-Gatter 82, 83 und 84, die ausgangsseitig mit einem NAND-Gatter 85 verbunden sind, auf. Die Speicherschaltung 80 ist ebenfalls durch das Aktivierungssignal ACT aktivierbar beziehungsweise deaktivierbar. In Abhängigkeit von dem Ladezustand des Speicherkondensators CL erzeugt die Speicherschaltung 80 im aktivierten Zustand an einem Ausgangsanschluss A80 ein Ausgangssignal LA mit einem Low- oder High-Pegel.

10, 20: Speicherschaltung
10a, 10b, 10c: Speichereinheit
11, 13: rückgekoppelte Inverterschaltung
12, 14: Tri-State-Inverter
20a, 20b, 20c: Speichereinheit
30: Steuerschaltung
31: Inverter
32: NAND-Gatter
33: NAND-Gatter
34, 35: Inverterkette
36, 37: Inverter
40: Auswerteschaltung
41, 42: XNOR-Gatter
43: XOR-Gatter
44: NAND-Gatter
45: Inverter
50: Vergleichseinrichtung
51, 52, 53: Widerstände
54, 55: Vergleicherschaltung
60: Auswerteschaltung
61: UND-Gatter
63, 64: Inverter
65: NAND-Gatter
70: steuerbarer Stromgenerator
71, 72: steuerbare Stromquelle
80: Speicherschaltung
81: Inverter
82, 83, 84, 85: NAND-Gatter
90a, 90b: Inverter
100: Speicherzellenfeld
200: Steuerschaltung
300: Adressregister
1000: integrierter Halbleiterspeicher
AC: Aktivierungssignal
AS: Auswertesignal
AT: Auswahltransistor
B0, B1, B2: Zustandssignal
bCLK: komplementäres Taktsignal
BL: Bitleitung
CL: Speicherkondensator
CLK: Taktsignal
CLK1, bCLK1: Steuersignal
CLK2, bCLK2: Steuersignal
DQ: Datenanschluss
GND: Bezugsspannung
I1: Ladestrom
I2: Entladestrom
INIT: Initialisierungsanschluss
IS: Initialisierungssignal
LA: Ausgangssignal
S: Steuersignal
S0, S1, S2: Zustandssignal
SC: Speicherkondensator
SHin: Eingangsanschluss
SHout: Ausgangsanschluss
ST: Stromquellentransistor
SZ: Speicherzelle
T: Schalttransistor
T: Taktanschluss
V1, V2: Referenzsignal
VAL, BVAL, DIFF: Gattersignale
Vcc: Versorgungsspannung
WL: Wortleitung
/CAS: Column-Access-Signal
/CS: Chip-Select-Signal
/RAS: Row-Access-Signal
/WE: Write-Enable-Signal

Claims

Integrierte Schaltung – mit einem Anschluss (T1) zum Anlegen eines ersten Eingangssignals (CLK), das während einer Signalperiode einen ersten Zustand und einen zweiten Zustand annimmt, – mit einem Anschluss (T2) zum Anlegen eines zweiten Eingangssignals (bCLK), – mit einer ersten Speicherschaltung (10) zur Speicherung eines Zustands des zweiten Eingangssignals (bCLK), – mit einer zweiten Speicherschaltung (20) zur Speicherung eines Zustands des zweiten Eingangssignals (bCLK), – bei der die erste Speicherschaltung (10) eingangsseitig (SHin) mit dem Anschluss (T2) zum Anlegen des zweiten Eingangssignals (bCLK) verbunden ist, – bei der die zweite Speicherschaltung (20) eingangsseitig (SHin) mit dem Anschluss (T2) zum Anlegen des zweiten Eingangssignals (bCLK) verbunden ist, – bei der die erste Speicherschaltung (10) derart ausgebildet ist, dass der der ersten Speicherschaltung (10) eingangsseitig (SHin) zugeführte Zustand des zweiten Eingangssignals (bCLK) in der ersten Speicherschaltung (10) gespeichert wird, wenn das erste Eingangssignal (CLK) während der Signalperiode des ersten Eingangssignals den ersten Zustand annimmt, – bei der die zweite Speicherschaltung (20) derart ausgebildet ist, dass der der zweiten Speicherschaltung eingangsseitig (SHin) zugeführte Zustand des zweiten Eingangssignals (bCLK) in der zweiten Speicherschaltung gespeichert wird, wenn das erste Eingangssignal (CLK) während der Signalperiode des ersten Eingangssignals den zweiten Zustand annimmt, – mit einer Auswerteschaltung (40) zur Erzeugung eines Auswertesignals (AS), – bei der der Auswerteschaltung (40) der in der ersten Speicherschaltung (10) gespeicherte Zustand (S1) des zweiten Eingangssignals und der in der zweiten Speicherschaltung (20) gespeicherte Zustand (B1) des zweiten Eingangssignals zugeführt wird, – bei der die Auswerteschaltung (40) derart ausgebildet ist, dass sie ausgangsseitig (A40) das Auswertesignal (AS) mit einem ersten Zustand erzeugt, wenn sich der in der ersten Speicherschaltung (10) gespeicherte Zustand (S1) des zweiten Eingangssignals von dem in der zweiten Speicherschaltung (20) gespeicherten Zustand (B1) des zweiten Eingangssignals unterscheidet, – bei der die Auswerteschaltung (40) derart ausgebildet ist, dass sie ausgangsseitig (A40) das Auswertesignal (AS) mit einem zweiten Zustand erzeugt, wenn der in der ersten Speicherschaltung (10) gespeicherte Zustand (S1) des zweiten Eingangssignals mit dem in der zweiten Speicherschaltung (20) gespeicherten Zustand (B1) des zweiten Eingangssignals übereinstimmt.
Integrierte Schaltung nach Anspruch 1, – bei der die erste Speicherschaltung (10) eine erste Speichereinheit (10a) und mindestens eine weitere Speichereinheit (10b) umfasst, in denen jeweils ein Zustand des zweiten Eingangssignals (bCLK) abspeicherbar ist, – bei der die zweite Speicherschaltung (20) eine erste Speichereinheit (20a) und mindestens eine weitere Speichereinheit (20b) umfasst, in denen jeweils ein Zustand des zweiten Eingangssignals (bCLK) abspeicherbar ist, – bei der die erste Speichereinheit (10a) der ersten Speicherschaltung (10) eingangsseitig (SHin) mit dem Anschluss (T2) zum Anlegen des zweiten Eingangssignals (bCLK) verbunden ist, – bei der der weiteren Speichereinheit (10b) der ersten Speicherschaltung (10) der in der ersten Speichereinheit (10a) der ersten Speicherschaltung gespeicherte Zustand des zweiten Eingangssignals zur Speicherung zuführbar ist, – bei der die erste Speichereinheit (20a) der zweiten Speicherschaltung (20) eingangsseitig (SHin) mit dem Anschluss (T2) zum Anlegen des zweiten Eingangssignals (bCLK) verbunden ist, – bei der der weiteren Speichereinheit (20b) der zweiten Speicherschaltung (20) der in der ersten Speichereinheit (20a) der zweiten Speicherschaltung gespeicherte Zustand des zweiten Eingangssignals zur Speicherung zuführbar ist, – bei der die erste Speichereinheit (10a) und die weitere Speichereinheit (10b) der ersten Speicherschaltung (10) derart ausgebildet sind, dass der der ersten Speichereinheit (10a) der ersten Speicherschaltung eingangsseitig (A0) zugeführte Zustand des zweiten Eingangssignals (bCLK) in der ersten Speichereinheit (10a) der ersten Speicherschaltung und der der weiteren Speichereinheit (10b) der ersten Speicherschaltung eingangsseitig (A1) zugeführte Zustand des zweiten Eingangssignals (bCLK) in der weiteren Speichereinheit (10b) der ersten Speicherschaltung gespeichert werden und nachfolgend die erste Speichereinheit (10a) der ersten Speicherschaltung den in ihr gespeicherten Zustand ausgangsseitig (A1) und die weitere Speichereinheit (10b) der ersten Speicherschaltung den in ihr gespeicherten Zustand ausgangsseitig (A2) erzeugen, wenn das erste Eingangssignal (CLK) während der Signalperiode des ersten Eingangssignals den ersten Zustand annimmt, – bei der die erste Speichereinheit (20a) und die weitere Speichereinheit (20b) der zweiten Speicherschaltung (20) derart ausgebildet sind, dass der der ersten Speichereinheit (20a) der zweiten Speicherschaltung eingangsseitig (A0) zuge führte Zustand des zweiten Eingangssignals (bCLK) in der ersten Speichereinheit (20a) der zweiten Speicherschaltung und der der weiteren Speichereinheit (20b) der zweiten Speicherschaltung eingangsseitig (A1) zugeführte Zustand des zweiten Eingangssignals (bCLK) in der weiteren Speichereinheit (20b) der zweiten Speicherschaltung gespeichert werden und nachfolgend die erste Speichereinheit (20a) der zweiten Speicherschaltung den in ihr gespeicherten Zustand ausgangsseitig (A1) und die weitere Speichereinheit (20b) der zweiten Speicherschaltung (20) den in ihr gespeicherten Zustand ausgangsseitig (A2) erzeugen, wenn das erste Eingangssignal (CLK) während der Signalperiode des ersten Eingangssignals den zweiten Zustand annimmt.
Integrierte Schaltung nach Anspruch 2, – bei der die erste Speichereinheit (10a) und die weitere Speichereinheit (10b) der ersten Speicherschaltung als ein Schieberegister (10) verschaltet sind, – bei der die erste Speichereinheit (20a) und die weitere Speichereinheit (20b) der zweiten Speicherschaltung als ein Schieberegister (20) verschaltet sind.
Integrierte Schaltung nach einem der Ansprüche 1 bis 3, – mit einer Steuerschaltung (30) zur Steuerung der ersten Speicherschaltung (10) und der zweiten Speicherschaltung (20) mit einem Eingangsanschluss (Cin) zum Anlegen eines Eingangssignals und einem Ausgangsanschluss (C30a) zur Erzeugung eines ersten Steuersignals (CLK1) und einem Ausgangsanschluss (C30b) zur Erzeugung eines zweiten Steuersignals (CLK2), – bei dem die Steuerschaltung (30) derart ausgebildet ist, dass sie aus dem ersten Eingangssignal (CLK) das erste und zweite Steuersignal (CLK1, CLK2) erzeugt, wobei das erste Steuersignal (CLK1) zeitverzögert zu einer fallenden Flanke des ersten Eingangssignals mit einem ersten Zustand und das zweite Steuersignal (CLK2) zeitverzögert zu der fallenden Flanke des ersten Eingangssignals mit einem zweiten Zustand erzeugt werden, – bei dem die Steuerschaltung (30) derart ausgebildet ist, dass sie aus dem ersten Eingangssignal (CLK) das erste und zweite Steuersignal (CLK1, CLK2) erzeugt, wobei das erste Steuersignal (CLK1) zeitverzögert zu einer steigenden Flanke des ersten Eingangssignals mit dem zweiten Zustand und das zweite Steuersignal (CLK2) zeitverzögert zu der steigenden Flanke des ersten Eingangssignals mit dem ersten Zustand erzeugt werden.
Integrierte Schaltung nach Anspruch 4, – bei der die ersten Speichereinheiten (10a, 20a) und die weiteren Speichereinheiten (10b, 20b) der ersten und zweiten Speicherschaltung (10, 20) jeweils von dem ersten Steuersignal (CLK1) und dem zweiten Steuersignal (CLK2) ansteuerbar sind, – bei der die erste Speichereinheit (10a) und die weitere Speichereinheit (10b) der ersten Speicherschaltung (10) derart ausgebildet sind, dass der der ersten Speichereinheit (10a) der ersten Speicherschaltung eingangsseitig (A0) zugeführte Zustand des zweiten Eingangssignals (bCLK) in der ersten Speichereinheit (10a) der ersten Speicherschaltung (10) und der der weiteren Speichereinheit (10b) der ersten Speicherschaltung eingangsseitig (A1) zugeführte Zustand des zweiten Eingangssignals (bCLK) in der weiteren Speichereinheit (10b) der ersten Speicherschaltung gespeichert werden, wenn das erste Steuersignal (CLK1) den ersten Zustand annimmt, und der in der ersten Speichereinheit (10a) der ersten Speicherschaltung (10) gespeicherte Zustand des zweiten Eingangssignals von der ersten Speichereinheit (10a) der ersten Speicherschaltung ausgangsseitig (A1) erzeugt wird und der in der weiteren Speichereinheit (10b) der ersten Speicherschaltung (10) gespeicherte Zustand des zweiten Eingangssignals von der weiteren Speichereinheit (10b) der ersten Speicherschaltung ausgangsseitig (A2) erzeugt wird, wenn das zweite Steuersignal (CLK2) den ersten Zustand annimmt, – bei der die erste Speichereinheit (20a) und die weitere Speichereinheit (20b) der zweiten Speicherschaltung (20) derart ausgebildet sind, dass der der ersten Speichereinheit (20a) der zweiten Speicherschaltung eingangsseitig (A0) zugeführte Zustand des zweiten Eingangssignals (bCLK) in der ersten Speichereinheit (20a) der zweiten Speicherschaltung (20) und der der weiteren Speichereinheit (20b) der zweiten Speicherschaltung eingangsseitig (A1) zugeführte Zustand des zweiten Eingangssignals (bCLK) in der weiteren Speichereinheit (20b) der zweiten Speicherschaltung gespeichert werden, wenn das erste Steuersignal (CLK1) den zweiten Zustand annimmt, und der in der ersten Speichereinheit (20a) der zweiten Speicherschaltung (20) gespeicherte Zustand des zweiten Eingangssignals von der ersten Speichereinheit (20a) der zweiten Speicherschaltung ausgangsseitig (A1) erzeugt wird und der in der weiteren Speichereinheit (20b) der zweiten Speicherschaltung (20) gespeicherte Zustand des zweiten Eingangssignals von der weiteren Speichereinheit (20b) der zweiten Speicherschaltung ausgangsseitig (A2) erzeugt wird, wenn das zweite Steuersignal (CLK2) den zweiten Zustand annimmt.
Integrierte Schaltung nach einem der Ansprüche 2 bis 5, – bei der der ersten und zweiten Speicherschaltung (10, 20) jeweils ein Initialisierungssignal (IS) zuführbar ist, – bei dem die erste und die weitere Speichereinheit (10a, 10b) der ersten Speicherschaltung derart ausgebildet sind, dass in ihnen jeweils der erste oder zweite Zustand des ers ten Eingangssignals abspeicherbar ist, wenn das Initialisierungssignal (IS) der ersten Speicherschaltung (10) zugeführt wird, – bei der die erste und die weitere Speichereinheit (20a, 20b) der zweiten Speicherschaltung derart ausgebildet sind, dass in ihnen jeweils der erste oder zweite Zustand des ersten Eingangssignals abspeicherbar ist, wenn das Initialisierungssignal (IS) der zweiten Speicherschaltung (20) zugeführt wird.
Integrierte Schaltung nach einem der Ansprüche 2 bis 6, – bei der die Speichereinheiten (10a, 10b, 20a, 20b) der ersten und zweiten Speicherschaltung (10, 20) jeweils einen ersten rückgekoppelten Inverter (11), einen ersten aktivierbaren Inverter (12), einen zweiten rückgekoppelten Inverter (13) und einen zweiten aktivierbaren Inverter (14) umfassen, – bei der der erste rückgekoppelte Inverter (11) eingangsseitig (A0) mit dem Anschluss (T2) zum Anlegen des zweiten Eingangssignals (bCLK) verbunden ist, – bei der der erste rückgekoppelte Inverter (11) über den ersten aktivierbaren Inverter (12) mit dem zweiten rückgekoppelten Inverter (13) niederohmig verbunden ist, wenn sich der erste aktivierbare Inverter (12) in einem aktivierten Zustand befindet, – bei der der zweite rückgekoppelte Inverter (13) über den zweiten aktivierbaren Inverter (14) mit dem jeweiligen Ausgangsanschluss (A0, A1) der Speichereinheiten (10a, 10b, 20a, 20b) verbunden ist.
Integrierte Schaltung nach einem der Ansprüche 2 bis 7, – bei der die Auswerteschaltung (40) derart ausgebildet ist, dass sie an dem Ausgangsanschluss (A40) das Auswertesignal (AS) mit dem ersten Zustand erzeugt, wenn der in der ersten Speichereinheit (10a) der ersten Speicherschaltung (10) und der in der weiteren Speichereinheit (10b) der ersten Speicherschaltung (10) gespeicherte Zustand übereinstimmen und der in der ersten Speichereinheit (20a) der zweiten Speicherschaltung (20) und der in der weiteren Speichereinheit (20b) der zweiten Speicherschaltung (20) gespeicherte Zustand übereinstimmen und der in der weiteren Speichereinheit (10b) der ersten Speicherschaltung (10) und der in der weiteren Speichereinheit (20b) der zweiten Speicherschaltung (20) gespeicherte Zustand sich unterscheiden und ansonsten das Auswertesignal (AS) mit dem zweiten Zustand erzeugt.
Integrierte Schaltung nach Anspruch 8, – bei der die Auswerteschaltung (40) ein erstes XNOR-Gatter (41), dem der Zustand der ersten Speichereinheit (10a) und der Zustand der weiteren Speichereinheit (10b) der ersten Speicherschaltung (10) zur Auswertung zuführbar sind, und ein zweites XNOR-Gatter (42), dem der Zustand der ersten Speichereinheit (20a) und der Zustand der weiteren Speichereinheit (20b) der zweiten Speicherschaltung (20) zur Auswertung zuführbar sind, und ein XOR-Gatter (43), dem der Zustand der weiteren Speichereinheit (10b) der ersten Speicherschaltung (10) und der Zustand der weiteren Speichereinheit (20b) der zweiten Speicherschaltung (20) zuführbar sind, – bei der das erste XNOR-Gatter (41), das zweite XNOR-Gatter (42) und das XOR-Gatter (43) ausgangsseitig mit einem NAND-Gatter (44) verbunden sind, – bei der das NAND-Gatter (44) ausgangsseitig in Signalverbindung mit dem Ausgangsanschluss (A40) der Auswerteschaltung (40) steht.
Integrierte Schaltung nach einem der Ansprüche 1 bis 9, – bei der das erste Eingangssignal als ein Taktsignal (CLK) eines integrierten Halbleiterspeichers (1000) ausgebildet ist, – bei der das zweite Eingangssignal als ein weiteres Taktsignal (bCLK) des integrierten Halbleiterspeichers (1000) ausgebildet ist.
Verfahren zur Analyse eines Verlaufs eines Eingangssignals einer integrierten Schaltung, umfassend die folgenden Schritte: – Vorsehen einer integrierten Schaltung mit einem Anschluss (T1) zum Anlegen eines ersten Eingangssignals (CLK), mit einem Anschluss (T2) zum Anlegen eines zweiten Eingangssignals (bCLK), mit einer ersten Speicherschaltung (10) zur Speicherung eines Zustands des zweiten Eingangssignals (bCLK) und einer zweiten Speicherschaltung (20) zur Speicherung eines Zustands des zweiten Eingangssignals (bCLK), – Anlegen des ersten Eingangssignals (CLK) an den Anschluss (T1) zum Anlegen des ersten Eingangssignals, wobei das erste Eingangssignal innerhalb einer Signalperiode einen ersten und einen zweiten Zustandswechsel vollzieht, – nachfolgend Anlegen des zweiten Eingangssignals (bCLK) an den Anschluss (T2) zum Anlegen des zweiten Eingangssignals, – nachfolgend Erzeugen des ersten Zustandswechsels des ersten Eingangssignals (CLK) in einer ersten Signalperiode des ersten Eingangssignals, – nachfolgend Einlesen eines Zustands des zweiten Eingangssignals (bCLK) in die erste Speicherschaltung (10), – nachfolgend Erzeugen des zweiten Zustandswechsels des ersten Eingangssignals (CLK) in der ersten Signalperiode, – nachfolgend Einlesen eines Zustands des zweiten Eingangssignals in die zweite Speicherschaltung (20), – Vergleichen des in der ersten Speicherschaltung (10) und des in der zweiten Speicherschaltung (20) gespeicherten Zustands, – Erzeugen eines Auswertesignals (AS) mit einem ersten Zustand, wenn der in der ersten Speicherschaltung (10) und der in der zweiten Speicherschaltung (20) gespeicherte Zustand des zweiten Eingangssignals (bCLK) übereinstimmen, – Erzeugen des Auswertesignals (AS) mit einem zweiten Zustand, wenn der in der ersten Speicherschaltung (10) und der in der zweiten Speicherschaltung (20) gespeicherte Zustand des zweiten Eingangssignals (bCLK) verschieden sind.
Verfahren zur Analyse eines Verlaufs eines Eingangssignals einer integrierten Schaltung nach Anspruch 11, umfassend die folgenden Schritte: – Vorsehen einer integrierten Schaltung, bei der die erste Speicherschaltung (10) mindestens zwei Speichereinheiten (10a, 10b) umfasst, und die zweite Speicherschaltung (20) mindestens zwei Speichereinheiten (20a, 20b) umfasst, – Anlegen des ersten Eingangssignals (CLK) an den Anschluss (T1) zum Anlegen des ersten Eingangssignals, wobei das erste Eingangssignal innerhalb einer Signalperiode den ersten und den zweiten Zustandswechsel vollzieht, – nachfolgend Anlegen des zweiten Eingangssignals (bCLK) an den Anschluss (T2) zum Anlegen des zweiten Eingangssignals, – nachfolgend Erzeugen des ersten Zustandswechsels des ersten Eingangssignals (CLK) in einer ersten Signalperiode des ersten Eingangssignals, – nachfolgend Einlesen eines Zustands des zweiten Eingangssignals in eine erste der Speichereinheiten (10a) der ersten Speicherschaltung (10), – nachfolgend Erzeugen des zweiten Zustandswechsels des ersten Eingangssignals (CLK) in der ersten Signalperiode, – nachfolgend Einlesen eines Zustands des zweiten Eingangssignals in eine erste der Speichereinheiten (20a) der zweiten Speicherschaltung (20), – nachfolgend Erzeugen des ersten Zustandswechsels des ersten Eingangssignals (CLK) in einer auf die erste Signalperiode folgenden zweiten Signalperiode des ersten Eingangssignals, – nachfolgend Einlesen des in der ersten der Speichereinheiten (10a) der ersten Speicherschaltung gespeicherten Zustands des zweiten Eingangssignals in eine weitere der Speichereinheiten (10b) der ersten Speicherschaltung (10), – nachfolgend Einlesen eines Zustands des zweiten Eingangssignals in die erste der Speichereinheiten (10a) der ersten Speicherschaltung (10), – nachfolgend Erzeugen des zweiten Zustandswechsels des ersten Eingangssignals (CLK) in der zweiten Signalperiode, – nachfolgend Einlesen des in der ersten der Speichereinheiten (20a) der zweiten Speicherschaltung gespeicherten Zustands des zweiten Eingangssignals in eine weitere der Speichereinheiten (20b) der zweiten Speicherschaltung (20), – nachfolgend Einlesen eines Zustands des zweiten Eingangssignals in die erste der Speichereinheiten (20a) der zweiten Speicherschaltung (20), – Vergleichen des in der ersten der Speichereinheiten (10a) und des in der weiteren der Speichereinheiten (10b) der ersten Speicherschaltung gespeicherten Zustands, – Vergleichen des in der ersten der Speichereinheiten (20a) und des in der weiteren der Speichereinheiten (20b) der zweiten Speicherschaltung gespeicherten Zustands, – Vergleichen des in der weiteren der Speichereinheiten (10b) der ersten Speicherschaltung (10) und des in der weiteren der Speichereinheiten (20b) der zweiten Speicherschaltung (20) gespeicherten Zustands, – Erzeugen des Auswertesignals (AS) mit dem ersten Zustand, wenn der in der ersten der Speichereinheiten (10a) und der in der weiteren der Speichereinheiten (10b) der ersten Speicherschaltung gespeicherte Zustand übereinstimmen und wenn der in der ersten der Speichereinheiten (20a) und der in der weiteren der Speichereinheiten (20b) der zweiten Speicherschaltung (20) gespeicherte Zustand übereinstimmen und wenn der in der weiteren der Speichereinheiten (10b) der ersten Speicherschaltung (10) gespeicherte Zustand und der in der weiteren der Speichereinheiten (20b) der zweiten Speicherschaltung gespeicherte Zustand verschieden sind, und in allen anderen Fällen erzeugen des Auswertesignals (AS) mit dem zweiten Zustand.
Verfahren zur Analyse des Verlaufs des Eingangssignals der integrierten Schaltung nach Anspruch 12, umfassend die folgenden Schritte: – Initialisieren der Speichereinheiten (10a, 10b) der ersten Speicherschaltung mit einem des ersten und zweiten Zustands des ersten Eingangssignals (CLK), – Initialisieren der Speichereinheiten (20a, 20b) der zweiten Speicherschaltung mit einem des ersten und zweiten Zustands des ersten Eingangssignals (CLK).
Verfahren zur Analyse des Verlaufs des Eingangssignals der integrierten Schaltung nach einem der Ansprüche 12 oder 13, umfassend die folgenden Schritte: – Erzeugen von ersten Steuersignalen (CLK1, bCLK1) aus dem ersten Eingangssignal (CLK) zur Steuerung des Einlesens eines Zustands des zweiten Eingangssignals in die Speichereinheiten (10a, 10b, 20a, 20b) der ersten und zweiten Speicherschaltung (10, 20), – Erzeugen vom zweiten Steuersignalen (CLK2, bCLK2) aus dem ersten Eingangssignal (CLK) zur Steuerung des Auslesens eines Zustands des zweiten Eingangssignals aus den Speichereinheiten (10a, 10b, 20a, 20b) der ersten und zweiten Speicherschaltung (10, 20).
Integrierte Schaltung – mit einer Vergleichseinrichtung (50) mit einem ersten Eingangsanschluss (E50) zum Anlegen eines Eingangssignals (bCLK) und einem zweiten Eingangsanschluss (V50a) zum Anlegen eines Referenzsignals (Vcc) und einem Ausgangsanschluss (A50a, A50b) zur Erzeugung eines Auswertesignals (AS1, AS2), – mit einer Auswerteschaltung (60) mit einem Ausgangsanschluss (A60) zur Erzeugung eines Steuersignals (S), – mit einem steuerbaren Stromgenerator (70) mit einem Ausgangsanschluss (A70) zur Erzeugung einer Ausgangsspannung (Vout), – bei der die Vergleichseinrichtung (50) derart ausgebildet ist, dass sie aus dem Referenzsignal (Vcc) einen Pegel eines ersten Vergleichssignals (V1) und einen Pegel eines zweiten Vergleichssignals (V2) erzeugt, – bei der die Vergleichseinrichtung (50) derart ausgebildet ist, dass sie in Abhängigkeit von einem Vergleich eines Pegels des Eingangssignals (bCLK) mit dem Pegel des ersten Vergleichssignals (V1) und dem Pegel des zweiten Vergleichssignals (V2) das Auswertesignal (AS1, AS2) erzeugt, – bei der die Auswerteschaltung (60) von dem Auswertesignal (AS1, AS2) angesteuert wird, – bei der die Auswerteschaltung (60) derart ausgebildet ist, dass sie in Abhängigkeit von einem Zustand des Auswertesignals (AS1, AS2) ausgangsseitig (A70) das Steuersignal (S) erzeugt, – bei der der steuerbare Stromgenerator (70) von dem Steuersignal (S) angesteuert wird, – bei der der steuerbare Stromgenerator (70) derart ausgebildet ist, dass er in Abhängigkeit von dem Steuersignal (S) an seinem Ausgangsanschluss (A70) einen Pegel der Ausgangsspannung (Vout) erzeugt.
Integrierte Schaltung nach Anspruch 15, – bei der die Vergleichseinrichtung (50) eine erste Vergleicherschaltung (54) zur Erzeugung eines ersten Auswertesignals (AS1) und eine zweite Vergleicherschaltung (55) zur Erzeugung eines zweiten Auswertesignals (AS2) umfasst, – bei der der ersten Vergleicherschaltung (54) das erste Vergleichssignal (V1) und das Eingangssignal (bCLK) eingangsseitig zugeführt werden, – bei der der zweiten Vergleicherschaltung (55) das zweite Vergleichssignal (V2) und das Eingangssignal (bCLK) eingangsseitig zugeführt werden, – bei der die erste Vergleicherschaltung (54) ausgangsseitig mit einem ersten Ausgangsanschluss (A50a) der Vergleichseinrichtung (50) verbunden ist, – bei der die zweite Vergleicherschaltung (55) ausgangsseitig mit einem zweiten Ausgangsanschluss (A50b) der Vergleichseinrichtung (50) verbunden ist, – bei der die erste Vergleicherschaltung (54) derart ausgebildet ist, dass sie ausgangsseitig (A50a) das erste Auswertesignal (AS1) mit einem ersten Zustand erzeugt, wenn der Pegel des ersten Vergleichssignals (V1) größer ist als der Pegel des Eingangssignals (bCLK), und dass sie das erste Auswertesignal (AS1) ausgangsseitig (A50a) mit einem zweiten Zustand erzeugt, wenn der Pegel des ersten Vergleichssignals (V1) kleiner ist als der Pegel des Eingangssignals (bCLK), – bei der die zweite Vergleicherschaltung (55) derart ausgebildet ist, dass sie ausgangsseitig (A50b) das zweite Auswertesignal (AS2) mit einem ersten Zustand erzeugt, wenn der Pegel des Eingangssignals (bCLK) größer ist als der Pegel des zweiten Vergleichssignals (V2) und dass sie ausgangsseitig (A50b) das zweite Auswertesignal (AS2) mit einem zweiten Zustand erzeugt, wenn der Pegel des Eingangssignals (bCLK) kleiner ist als der Pegel des zweiten Vergleichssignals (V2).
Integrierte Schaltung nach einem der Ansprüche 15 oder 16, bei der die erste und zweite Vergleicherschaltung jeweils als ein Differenzverstärker (54, 55) ausgebildet sind.
Integrierte Schaltung nach einem der Ansprüche 15 bis 17, – bei der die Auswerteschaltung (60) ein UND-Gatter (61) umfasst, – bei der dem UND-Gatter (61) eingangsseitig das erste und zweite Auswertesignal (AS1, AS2) zugeführt werden, – bei der das UND-Gatter (61) ausgangsseitig mit dem Ausgangsanschluss (A60) der Auswerteschaltung (60) verbunden ist.
Integrierte Schaltung nach einem der Ansprüche 15 bis 18, – bei der der steuerbare Stromgenerator (70) eine erste steuerbare Stromquelle (71) mit einem Steueranschluss (S71) und eine zweite steuerbare Stromquelle (72) mit einem Steueranschluss (S72) umfasst, – bei der die erste steuerbare Stromquelle (71) zwischen einen Anschluss (V70a) zum Anlegen einer Versorgungsspannung (Vcc) und den Ausgangsanschluss (A70) des steuerbaren Stromquelle (70) geschaltet ist, – bei der die zweite steuerbare Stromquelle (72) zwischen den Ausgangsanschluss (A70) der steuerbaren Stromquelle (70) und einen Anschluss (V70b) zum Anlegen einer Bezugsspannung (GND) geschaltet ist, – bei der der Steueranschluss (S71) der ersten steuerbaren Stromquelle (71) von dem von der Auswerteschaltung (60) erzeugten Steuersignal (S) angesteuert wird, – bei der der Steueranschluss (S72) der zweiten steuerbaren Stromquelle (72) von dem von der Auswerteschaltung (60) erzeugten Steuersignal (S) invertiert angesteuert wird.
Integrierte Schaltung nach Anspruch 19, – bei der die erste steuerbare Stromquelle (71) einen ersten Feldeffekttransistor (73) eines ersten Leitfähigkeitstyps und die zweite steuerbare Stromquelle (72) einen zweiten Feldeffekttransistor (75) eines zweiten Leitfähigkeitstyps umfasst, – bei der der erste Feldeffekttransistor (73) und der zweite Feldeffekttransistor (75) von dem Steuersignal (S) angesteuert werden, – bei der der Anschluss (V70a) zum Anlegen der Versorgungsspannung (Vcc) über den ersten Feldeffekttransistor (73) mit dem Ausgangsanschluss (A70) des steuerbaren Stromgenerators (70) verbindbar ist, – bei der der Anschluss (V70b) zum Anlegen der Bezugsspannung (GND) über den zweiten Feldeffekttransistor (75) mit dem Ausgangsanschluss (A70) des steuerbaren Stromgenerators (70) verbindbar ist.
Integrierte Schaltung nach Anspruch 20, bei der der erste Feldeffekttransistor (73) und der zweite Feldeffekttransistor (75) derart ausgebildet sind, dass der im leitfähigen Zustand des ersten Feldeffekttransistors (73) durch den ersten Feldeffekttransistor fließende Strom (I1) kleiner ist als der im leitfähigen Zustand des zweiten Feldeffekttransistors (75) durch den zweiten Feldeffekttransistor fließenden Stroms (I2).
Integrierte Schaltung nach einem der Ansprüche 15 bis 21, – mit einer Speicherschaltung (80) mit einem Ausgangsanschluss (A80) zur Ausgabe eines Speicherzustands der Speicherschaltung, – bei der der Speicherschaltung (80) eingangsseitig (E80) die am Ausgangsanschluss (A70) des steuerbaren Stromgenerators (70) erzeugte Ausgangsspannung (Vout) zugeführt wird, – bei der die Speicherschaltung (80) derart ausgebildet ist, dass sie in Abhängigkeit von dem Pegel der Ausgangsspannung (Vout) an ihrem Ausgangsanschluss (A80) ein Ausgangssignal (LA) mit einem ersten oder zweiten Zustand erzeugt.
Integrierte Schaltung nach einem der Ansprüche 16 bis 22, – bei der die erste und zweite Vergleicherschaltung (54, 55) und der steuerbare Stromgenerator (70) jeweils einen Anschluss zum Anlegen eines Aktivierungssignals (ACT) aufweisen, – bei der die erste und zweite Vergleicherschaltung (54, 55) und der steuerbare Stromgenerator (70) derart ausgebildet sind, dass sie sich durch Anlegen eines Zustands des Aktivierungssignals (ACT) in einem stromlosen Zustand schalten lassen.
Integrierte Schaltung nach einem der Ansprüche 15 bis 23, – bei der dem Anschluss (E50) zum Anlegen des Eingangssignals ein Taktsignal (bCLK) eines integrierten Halbleiterspeichers (1000) zugeführt wird, – bei der der Ausgangsanschluss (A70) des steuerbaren Stromgenerators (70) oder der Ausgangsanschluss (A80) der Spei cherschaltung (80) mit einem externen Anschluss (DQ) des integrierten Halbleiterspeichers verbunden ist.
Verfahren zur Analyse eines Verlaufs eines Eingangssignals einer integrierten Schaltung, umfassend die folgenden Schritte: – Vorsehen der integrierten Schaltung mit einem Anschluss (T2) zum Anlegen eines Eingangssignals (bCLK) und einem Speicherkondensator (CL) zur Speicherung eines Ladezustands, – Erzeugen eines Pegels eines ersten Vergleichssignals (V1) und eines Pegels eines zweiten Vergleichssignals (V2), – nachfolgend Anlegen des Eingangssignals (bCLK) an den Anschluss (T2) zum Anlegen des Eingangssignals, – Vergleichen eines Pegels des Eingangssignals (bCLK) mit dem Pegel des ersten Vergleichssignals (V1) und mit dem Pegel des zweiten Vergleichssignals (V2) während einer Zeitdauer, – nachfolgend Erzeugen eines ersten Ladestroms (I1) zum Aufladen des Speicherkondensators (CL) während einem Zeitabschnitt (T1) der Zeitdauer (TD), während der der Pegel des Eingangssignals (bCLK) zwischen dem Pegel des ersten Vergleichssignals (V1) und dem Pegel des zweiten Vergleichssignals (V2) liegt und Erzeugen eines zweiten Ladestroms (I2) zum Entladen des Speicherkondensators (CL) während einem Zeitabschnitt (T2) der Zeitdauer (TD), während der der Pegel des Eingangssignals (bCLK) oberhalb des Pegels des ersten Vergleichssignals (V1) oder unterhalb des Pegels des zweiten Vergleichssignals (V2) liegt, – nach Ende der Zeitdauer (TD) Auslesen einer Ausgangsspannung (Vout), auf die sich der Speicherkondensator (CL) in Folge des ersten oder zweiten Ladestroms (I1, I2) aufgeladen hat.