DE102004029032A1

DE102004029032A1 - Speichersystem

Info

Publication number: DE102004029032A1
Application number: DE102004029032A
Authority: DE
Inventors: Bok-Gue Suwon Park; Ki-Chul Suwon Chun; Jong-Hyun Suwon Choi; Hyun-Soon Jang; Woo-Seop Yongin Jeong
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2003-06-11
Filing date: 2004-06-09
Publication date: 2005-02-17
Also published as: US20040252689A1; TW200518109A; TWI252494B

Abstract

Ein Speichersystem umfasst einen synchronen Speicher, welcher auf ein Taktsignal reagiert, und eine Speichersteuerschaltung, welche ein Chipauswahlsignal, ein Taktsignal und Datenpakete erzeugt, welche Befehle und Adressen umfassen. Die Speichersteuerschaltung umfasst eine Paketsteuerschaltung, welche synchron mit dem Taktsignal betreibbar ist und die Datenpakete in Adressen- und Steuersignale wandelt, die an ein Kommunikationsprotokoll für den synchronen Speicher angepasst sind, wenn das Chipauswahlsignal aktiv ist.

Description

Die Erfindung betrifft ein Speichersystem, welches an die Benutzung innerhalb von Datenverarbeitungssystemen angepasst ist und insbesondere angepasst ist, um Datenpakete effektiv zu kommunizieren.
Über die letzten Dekaden versuchten Technologieforschungen, die sich auf den Entwurf und die Fertigung von Halbleiterbausteinen beziehen, mit den oft konkurrierenden Anforderungen im Bezug auf Bausteinverkleinerung und den wachsenden Anwendungsbereichen, wie mobile Telekommunikation, persönliche digitale Assistenten, Mobiltelefone der dritten Generation, digitale Kameras usw., Schritt zu halten. Der Druck zur ständigen Verbesserung der Halbleiterfertigungstechniken ist zunehmend stärker geworden, da komplexe, höchst miniaturisierte Bausteine die Entwicklungszykluszeit überschritten und die Entwicklungskosten zugenommen haben. Die Benutzung von Chipsätzen, welche zwei oder mehr integrierte Schaltungschips aufweisen, ist ein Versuch, um den mit der Entwicklung der nächsten Generation von Halbleiterbausteinen verbundenen Druck abzubauen. Chipsätze haben sich insbesondere zur Lösung der Miniaturisierungsanforderungen und der Anfor derungen nach flexibler Implementierung in Verbindung mit vielen mobilen Telekommunikationsanwendungen als nützlich erwiesen.
Der Begriff Mehrfachchippackung (MCP) bezieht sich auf eine Kombination von verschiedenen Chips, die typischerweise einen oder mehrere Speicherchips umfassen, wie Flash-Speicher, statische RAMs, dynamische Speicher, Pseudo-RAMs usw. Speicherchips sind normalerweise Einzelchippackungen und wurden herkömmlicherweise als unabhängige Bausteine mit einem hohen Zuverlässigkeitsgrad hergestellt. Die herkömmliche MCP genießt offensichtliche Vorteile einschließlich eines reduzierten Komponentenvolumens. Die Benutzung von MCPs in bestimmten mobilen Anwendungen resultiert wirklich in einer über 50%igen Reduzierung des Komponentenvolumens verglichen mit konkurrierenden Entwürfen, die Einzelchips benutzen. Zudem tendieren MCPs dazu, die Komplexität von Zwischenverbunden zu vereinfachen, Gestehungskosten zu reduzieren und die Produktivität zu steigern.
Zusätzlich wurde eine System-in-Packung(SIP)-Technologie an die strukturelle Vereinfachung von mobilen Produkten angepasst, in denen Speicherbausteine und andere Bausteine in einer Packung eingebettet sind. In einer typischen SIP sind integrierte Schaltungschips, welche Speicherchips und andere Chips umfassen, gestapelt und in einer topologischen Dimension miteinander verbunden. Solche Stapel von integrierten Schaltungschips in einer einzigen Packung bieten mehrere Vorteile einschließlich kürzerer Entwicklungszeiten, reduzierter Produktkosten und erhöhter Datenübertragungsraten. Zudem tendiert die SIP-Technologie zum Verkleinern des gesamten Architekturvolumens eines Bausteins.
Leider beinhalten Bausteine, die gemäß der herkömmlichen MCP- und/oder SIP-Technologie implementiert sind, zwangsläufig einer große Zahl von Anschlussverbindungen, wie Adressenanschlüsse, Datenan schlüsse, Steueranschlüsse usw. Die Benutzung von so vielen Anschlüssen wird tatsächlich zu einem Hindernis in der Entwicklung einer kohärenten, effizienten Systemarchitektur. Dies gilt insbesondere für mobile Anwendungen, welche Speichersysteme umfassen, die in MCP- und/oder SIP-Entwürfen enthalten sind.
Der Erfindung liegt als technisches Problem die Bereitstellung eines Speichersystems zugrunde, welches leicht an eine Implementierung angepasst werden kann, die eine MCP oder SIP benutzt, und bei dem die Anzahl von Verbindungsanschlüssen, z.B. eine Kombination von Eingabe- und Ausgabeeinschlüssen, gegenüber dem, was in herkömmlichen Speichersystementwürfen zu erwarten ist, reduziert ist.
Die Erfindung löst dieses Problem durch die Bereitstellung eines Speichersystems mit den Merkmalen des Patentanspruchs 1, 8, 16, 19 oder 20. Das gemäß der Erfindung ausgelegte Speichersystem eignet sich besonders gut für mobile Anwendungen.
Vorteilhafte Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
Vorteilhafte Ausführungsformen der Erfindung sind in den Zeichnungen dargestellt, in denen gleiche Bezugszeichen in den verschiedenen Ansichten gleiche Teile betreffen, und werden nachfolgend beschrieben. Es zeigen:
1 ein Blockschaltbild einer funktionalen Struktur eines Speichersystems gemäß einem ersten Ausführungsbeispiel der Erfindung,
2 ein Blockschaltbild eines Steuerblocks und einer Paketsteuereinheit aus 1,
3 ein Zeitablaufdiagramm von Signalen, die vom Steuerblock aus 2 zur Verfügung gestellt werden,
4A bis 4E jeweils ein Schaltbild eines Seriell/Parallel-Registers aus 2,
5 eine Tabelle zur Darstellung der Zusammensetzung eines Datenpakets gemäß dem ersten Ausführungsbeispiel der Erfindung,
6 ein Blockschaltbild einer funktionalen Struktur eines synchronen Speichers aus 1,
7 ein Zeitablaufdiagramm zur Darstellung von Vorgängen in der Paketsteuereinheit und im synchronen Speicher gemäß dem ersten erfindungsgemäßen Ausführungsbeispiel,
8 ein Blockschaltbild einer funktionalen Struktur eines Speichersystems gemäß einem zweiten Ausführungsbeispiel der Erfindung,
9 ein Blockschaltbild eines Steuerblocks und einer Paketsteuereinheit aus 8,
10 und 11 jeweils Tabellen zur Darstellung der Zusammensetzung von Datenpaketen gemäß dem zweiten Ausführungsbeispiel der Erfindung,
12 ein Zeitablaufdiagramm zur Darstellung eines automatischen Auffrischungsvorgangs gemäß dem zweiten Ausführungsbeispiel der Erfindung und
13 ein Blockschaltbild einer funktionalen Struktur eines Speichersystems gemäß einem dritten Ausführungsbeispiel der Erfindung.
1 zeigt ein Blockschaltbild einer funktionalen Struktur eines Speichersystems gemäß einem ersten Ausführungsbeispiel der Erfindung. Wie aus 1 ersichtlich ist, umfasst ein Speichersystem 100 eine Speichersteuerschaltung 110, einen synchronen Speicher 130 und eine Paketsteuerschaltung 120, welche eine Schnittstelle zwischen der Speichersteuerschaltung 110 und dem synchronen Speicher 130 bildet. Der synchrone Speicher 130 kann in vielen bestimmten Formen ausgeführt sein, einschließlich beispielsweise als synchroner DRAM mit doppelter Datenrate (DDR-SDRAM) oder gemäß ähnlichen synchronen Speichertypen. Im Speichersystem 100 sind die Paketsteuerschaltung 120 und der synchrone Speicher 130 vorzugsweise gemäß den herkömmlichen Vorgaben der MCP- und/oder SIP-Technologie aufgebaut. Alternativ können diese Komponenten in einer Einzelpackung gemäß allgemein bekannten System-auf-Chip-Technologien (SOC-Technologien) implementiert sein. Die Paketsteuerschaltung 120 und der synchrone Speicher 130 werden beide von Taktsignalen CK und CKB getrieben, welche von der Speichersteuerschaltung 110 zur Verfügung gestellt werden. Insbesondere führt der Speicher 130 Datenbündelvorgänge synchronisiert mit den Taktsignalen CK und CKB aus. Die Speichersteuerschaltung 110 erzeugt Adressen- und Befehlssignale in Form von Datenpaketen. Anschließend transformiert die Paketsteuerschaltung 120 diese Datenpakete oder Paketdaten in Adressen- und Steuer(oder Befehls)-Signale, die angepasst sind, eines oder mehrere Datenkommunikationsprotokolle mit dem synchronen Speicher 130 zu implementieren.
Detaillierter gesagt bezieht sich der Begriff „Datenpaket" allgemein auf jegliches Paket (oder jegliche Gruppierung) von Daten, die vorzugswei se Adressen- und/oder Steuerdaten umfassen, welche an den synchronen Speicher 130 angelegt werden. Datenpakete werden vorzugsweise von der Speichersteuerschaltung 110 parallel und/oder seriell übertragen. Wie aus dem Ausführungsbeispiel aus 1 ersichtlich ist, werden Datenpakete PKT0[m:0] bis PKTn[m:0] während eines oder mehrerer vorgegebener Zyklen, wie sie vom Taktsignal CK definiert werden (z.B. zwei Zyklen in einem zugehörigen Ausführungsbeispiel), zur Paketsteuerschaltung 120 übertragen. Besteht beispielsweise jedes Datenpaket aus vier Datenbits, dann kann es mit einer Rate von einem Bit pro halber CK-Periodendauer von der Speichersteuerschaltung 110 zur Paketsteuerschaltung 120 übertragen werden. Die Paketsteuerschaltung 120 wandelt das von der Speichersteuerschaltung 110 empfangene Datenpaket in Abhängigkeit von Steuersignalen CSB und CKE, welche von der Speichersteuerschaltung 110 zur Verfügung gestellt werden, in eine Datenform um, welche an das vom synchronen Speicher 130 benötigte Protokoll angepasst ist. Wird das Steuersignal CSB aktiv, d.h. ein Chipauswahlsignal, dann beginnt die Paketsteuerschaltung 120 mit dem Empfang des Datenpakets von der Speichersteuerschaltung 110. Daher wirkt das Steuersignal CSB als Paketfreigabesignal, das eine Datenpaketübertragung anzeigt.
Wie vorliegend bevorzugt, wandelt die Paketsteuerschaltung 120 serielle Daten von m-Bit, welche typischerweise Adressen- und Befehlssignale umfassen, in ein paralleles Datenpaket von m-Bit um. Im Gegensatz zum parallel übertragenen Datenpaket, welches Adressen- und Befehlssignale umfasst, werden Datensignale ohne Seriell/Parallel-Wandlung übertragen. Durch diesen differenzierten Übertragungsmodus zwischen Adressen-/Befehlssignalen und Datensignalen lässt die Paketsteuerschaltung 120 nur die Datensignale DQ[15:0] passieren, welche zwischen der Speichersteuerschaltung 110 und dem synchronen Speicher 130 übertragen werden. Das bedeutet, dass Datensignale während Lese-/Schreibvorgängen direkt ohne Paketumwandlung zwischen der Speichersteuerschaltung 110 und dem synchronen Speicher 130 ausgetauscht werden.
Unter der Annahme, dass die Paketsteuerschaltung 120 und der synchrone Speicher 130 in einer einzigen Packung implementiert sind, welche die MCP- oder SIP-Technologie benutzt, folgt dann, dass der synchrone Speicher 130 ausreichende Verbindungsanschlüsse aufweist, um die synchronen Speichervorgänge zu unterstützen. Daher muss eine funktionierende synchrone Speicheranschlusskonfiguration Anschlüsse umfassen, welche Adressensignale, Befehlssignale und Datensignale akzeptieren, und dies gilt unabhängig davon, ob die Paketsteuerschaltung 120 im betreffenden System vorhanden ist oder nicht. Dadurch wird leicht deutlich, dass die Benutzung der Paketsteuerschaltung 120, welche mit der MIP- oder SIP-Technologie implementiert wird, eine Reduzierung der Anschlussanzahl in einem zugehörigen synchronen Speicher ermöglicht, weil die Paketanschlüsse, die im dargestellten Ausführungsbeispiel mit PKT0[m:0] bis PKTn[m:0] bezeichnet sind, effektiv Anschlusszuordnungen für eine Mehrzahl von Befehls- und Adressensignalen zusammenlegen.
Nachfolgend wird der gemeinsame Aufbau von Paketsteuerschaltung 120 und synchronem Speicher 130 auf einem einzigen Substrat als RAM mit niedriger Anschlussanzahl und niedrigem Energiebedarf (oder L2RAM) bezeichnet, weil solche Konfigurationen in einem Aspekt durch eine reduzierte Anzahl von Anschlüssen und einen niedrigeren Gesamtenergieverbrauch charakterisiert sind. Allgemein sind L2RAM-Entwürfe sehr gut für mobile oder tragbare Elektronikanwendungen geeignet.
Wie aus 2 ersichtlich ist, ist dort die Paketsteuerschaltung 120 aus 1 weiter so gezeigt, dass sie fünf Datenpakete, d.h. n = 5, erzeugt, wobei jedes Datenpaket vorzugsweise aus vier Bit aufgebaut ist. Die aktuelle Anzahl an verwendeten Datenpaketen und die Anzahl an Bits pro Paket richtet sich nach der routinemäßigen Entwurfswahl. Die in 2 dargestellte Paketsteuerschaltung 120 umfasst vorzugsweise eine Steuerschaltung 121 und fünf Seriell/Parallel-Register 122 bis 126. Die Steuerschaltung 121 empfängt Taktsignale CK und CKB und Steuersignale CSB und DKE von der Speichersteuerschaltung 110 und erzeugt Pulssignale PCLK1 bis PCLK4 und PCLKD.
Wie aus 3 ersichtlich ist, werden die Pulssignale PCLK1 bis PCLK4 nacheinander synchronisiert mit ansteigenden Flanken des Taktsignals CK in Reaktion auf eine Aktivierung des Chipauswahlsignals CSB erzeugt. Das Pulssignal PCLKD wird während einer Aktivierungsperiode des Pulssignals PCLK4 erzeugt. Ist das Chipauswahlsignal CSB aktiv, dann werden die Datenpakete, welche an der Paketsteuerschaltung 120 anliegen, als gültig angesehen. Daher wirkt das Chipauswahlsignal CSB als Signal, welches den Beginn eines Übertragungszyklus für die Datenpakete anzeigt.
Wieder auf 2 Bezug nehmend, arbeiten die Register 122 bis 126 in Reaktion auf die Pulssignale, welche von der Steuerschaltung 121 zur Verfügung gestellt werden, und empfangen jeweils Datenpakete PKT0[3:0] bis PKT4[3:0]. Die Datenpakete PKT0[3:0] bis PKT4[3:0] umfassen vorzugsweise jeweils vier seriell übertragene Datenbits und werden von einem korrespondierenden Register in eine parallele Datenform gewandelt. Sind die Datenpakete in die parallele Datenform gewandelt, dann werden sie als Adressensignale an den synchronen Speicher 130 angelegt. Wie aus 2 ersichtlich ist, umfassen die Adressensignale beispielsweise die Signale AD[13:0] und BA[1:0]. Steuersignale wie ein Zeilenadressenabtastsignal RASB, ein Spaltenadressenabtastsignal CASB, ein Schreibfreigabesignal WEB und ein DQ-Maskierungssignal DM werden ebenfalls an den synchronen Speicher 130 angelegt. Der synchrone Speicher 130 führt einen Bündelbetrieb in Reaktion auf die Adressen- und Steuersignale aus, welche in paralleler Form von der Paketsteuerschaltung 120 zugeführt werden.
Die 4A bis 4E zeigen die Seriell/Parallel-Register 122 bis 126 aus 2. Diese Seriell/Parallel-Register wandeln serielle Datenpakete in parallele Datenpakete um.
Wie aus 4A ersichtlich ist, umfasst das als repräsentatives Ausführungsbeispiel eines Seriell/Parallel-Registers dargestellte Seriell/Parallel-Register 122 eine Mehrzahl von gepaarten Schaltern SW1 bis SW8, eine Mehrzahl von gepaarten Zwischenspeichern LAT1 bis LAT8 und eine Mehrzahl von MOS-Transistoren M1 bis M8. Jeder Zwischenspeicher wird vorzugsweise von der dargestellten Kombination von zwei Invertern gebildet und wird selektiv auf einem niedrigen oder hohen Pegel initialisiert, wenn ein Steuersignal VCCH an einen korrespondierenden MOS-Transistor mit einem niedrigen Pegel angelegt wird. Das Steuersignal VCCH ist ein Einschaltrücksetzsignal, das von einem allgemein bekannten, nicht dargestellten Einschaltdetektor zur Verfügung gestellt wird.
Angenommen, dass das erste Datenpaket PKT0[3:0] Steuersignale RASB, CASB, WEB und DM umfasst (alternativ kann das erste Datenpaket ein internes Chipauswahlsignal CS statt des Signals DM enthalten), dann wird ein erstes Bit PKT0[0] des ersten Datenpakets PKT0[3:0], das mit RASB korrespondiert, in den Zwischenspeicher LAT1 geladen, wenn das erste Pulssignal PCLK1 mit einem hohen Pegel an den Schalter SW1 angelegt wird. Ein zweites Bit PKT0[1] des ersten Datenpakets PKT0[3:0], das mit CASB korrespondiert, wird in den Zwischenspeicher LAT3 geladen, wenn das zweite Pulssignal PCLK2 mit einem hohen Pegel an den Schalter SW3 angelegt wird. Ein drittes Bit PKT0[2] des ersten Datenpakets PKT0[3:0], das mit WEB korrespondiert, wird in den Zwischenspeicher LAT5 geladen, wenn das dritte Puls signal PCLK3 mit einem hohen Pegel an den Schalter SW5 angelegt wird. Ein viertes Bit PKT0[3] des ersten Datenpakets PKT0[3:0], das mit DM korrespondiert, wird in den Zwischenspeicher LAT7 geladen, wenn das vierte Pulssignal PCLK4 mit einem hohen Pegel an den Schalter SW7 angelegt wird.
Nach diesen Datenübertragungsvorgängen und wie im Zeitablaufdiagramm aus 3 dargestellt ist, werden, wenn das Pulssignal PCLKD während einer Zeitperiode T4 auf hohen Pegel wechselt, während der das vierte Pulssignal PCLK4 ebenfalls auf hohem Pegel ist, die vorangehenden Datenbits des ersten Datenpakets PKT0[3:0], welche in den Zwischenspeichern LAT1, LAT3, LAT5 und LAT7 gespeichert sind, jeweils über die korrespondierenden Schalter SW2, SW4, SW6 und SW8 in die Zwischenspeicher LAT2, LAT4, LAT6 und LAT8 übertragen. Daher sind die vier Bits, welche das erste Datenpaket PKT0[3:0] bilden und mit den Steuersignalen RASB, CASB, WEB und DM korrespondieren, nun bereit, um von den Zwischenspeichern LAT2, LAT4, LAT6 und LAT8 in paralleler (oder gleichzeitig angelegter) Form übertragen zu werden.
Der Aufbau und die Funktionsweise von zusätzlichen, beispielsweise in den 4B bis 4E dargestellten Registern sind im Wesentlichen identisch wie beim in 4A dargestellten Register 122. Die Natur der einzelnen beteiligten Datenbits, die jeweils an die Register 123, 124, 125 und 126 durch das zweite, dritte, vierte und fünfte Datenpaket angelegt werden, verändert sich jedoch gemäß dem Gesamtsystemdesign, siehe z.B. die obige Beschreibung der Adressen- und Steuersignale.
Bezugnehmend auf 5 ist dort der zeitliche Zusammenhang zwischen den beispielhaften vier Übertragungsperioden T1, T2, T3 und T4 und den einzelnen beteiligten Signalen der beispielhaften Datenpakete PKT0[3:0] bis PKT4[3:0] weiter dargestellt. Dieser zeitliche Zusammen hang zeigt zudem Signalzuordnungen für einen Anschluss während jeder Übertragungsperiode. Die ersten Bits des entsprechenden Datenpakets RASB, BA0, BA1, A0 und A1 werden z.B. während der ersten Zeitperiode T1 in ihre korrespondierenden Register 122 bis 126 geladen, wenn das Pulssignal PCLK1 einen hohen (oder aktiven) Pegel annimmt. Die zweiten Bits des entsprechenden Datenpakets CASB, A2, A3, A4 und A5 werden während der zweiten Zeitperiode T2 in ihre korrespondierenden Register 122 bis 126 geladen, wenn das Pulssignal PCLK2 einen hohen Pegel annimmt. Dann werden die dritten Bits des entsprechenden Datenpakets WEB, A6, A7, A8 und A9 während der dritten Zeitperiode T3 in ihre korrespondierenden Register 122 bis 126 geladen, wenn das Pulssignal PCLK3 einen hohen Pegel annimmt. Schließlich werden die vierten Bits des entsprechenden Datenpakets DM, A10, A11, A12 und A13 während der vierten Zeitperiode T4 in ihre korrespondierenden Register 122 bis 126 geladen, wenn das Pulssignal PCLK4 einen hohen Pegel annimmt.
6 zeigt eine beispielhafte funktionale Architektur des synchronen Speichers 130 aus 1. Vorgänge innerhalb dieser Architektur werden vorzugsweise synchronisiert mit den Taktsignalen CK und CKB ausgeführt, welche von der Speichersteuerschaltung 110 empfangen werden. Die Taktsignale CK und CKB werden an ein Zeitsteuerungsregister 201, ein Adressenregister 202, einen Datenabtastgenerator 213, einen Datenausgabepuffer 214 und ein Dateneingaberegister 216 angelegt.
Obwohl die Speichersteuerschaltung 110 Adressen- und Befehls(oder Steuer)-Signale in Paketform ausgibt, wird der synchrone Speicher 130 (der vorzugsweise an die Funktionsweise eines herkömmlichen DDR-SDRAM angepasst ist) mit Adressen- und Befehls(oder Steuer)-Signalen betrieben, welche von der Paketsteuerschaltung 120 gemäß einem ausgewählten Kommunikationsprotokoll, das von einem Typ ist, der normalerweise mit synchronen Speichertypen benutzt wird, zur Verfü gung gestellt werden. Im synchronen Speicher 130 wird ein Bündelbetrieb durch Inkrementieren der Spaltenadressen für eine feste Zeilenadresse in Synchronisation mit den Taktsignalen durchgeführt. Eine Betriebsfrequenz für den Bündelmodus wird daher in Verbindung mit dem Taktsignal CK definiert.
7 zeigt einen beispielhaften Betrieb, der eine Datenübertragung zwischen der Paketsteuerschaltung 120 und dem synchronen Speicher 130 beinhaltet. Bei diesem Beispiel wird die Funktionsweise der Paketsteuerschaltung 120 im Zusammenhang mit einem Lesevorgang beschrieben. Typischerweise beginnt der Lesevorgang, wenn ein Aktivierungsbefehl zusammen mit einer Zeilenadresse an den Speicher angelegt wird, und nach einer vorgegebenen Zeitperiode wird dann ein Lesebefehl zusammen mit einer Spaltenadresse angelegt. Ein Schreibvorgang verläuft analog zum Lesevorgang.
Wie aus 7 ersichtlich ist, versorgt die Speichersteuerschaltung 110 am Anfang des Lesevorgangs die Paketsteuerschaltung 120 mit vier Bit der seriellen Datenpakete PKT0[3:0] bis PKT4[3:0], welche den Aktivierungsbefehl und die Zeilenadresse umfassen, gemeinsam mit den Taktsignalen CK und CKB und den Steuersignalen CKE und CSB. Die Steuerschaltung 121 der Paketsteuerschaltung 120 erzeugt nacheinander die Pulssignale PCLK1 bis PCLK4 in Reaktion auf die Steuer- und Taktsignale CSB, CKE, CK und CKB. Die Register 122 bis 126 der Paketsteuerschaltung 120 puffern nacheinander vier Datenbits der Datenpakete PKT0[3:0] bis PKT4[3:0] in Reaktion auf die Pulssignale PCLK1 bis PCLK4. Die in den Registern zwischengespeicherten Datenbits werden aus diesen gleichzeitig ausgegeben, wenn das Pulssignal PCLKD in einen aktiven Zustand wechselt. Die in paralleler Form von den Registern ausgegebenen Datenbits werden als Adressensignale RA(13:0] (Zeilenadresse) und BA[1:0] und als die Steuersignale RASB, CASB, WEB und DM an den synchronen Speicher 130 übertragen. Wie aus
7 ersichtlich ist, werden die Datenpakete PKT0[3:0] bis PKT4[3:0], welche die Datenbits des Aktivierungsbefehls und der Zeilenadresse umfassen, während der ersten und zweiten Periode des Taktsignals CK (in 7 als Perioden 1 und 2 bezeichnet) in die Register eingegeben und danach zum synchronen Speicher 130 übertragen. Der synchrone Speicher 130 empfängt das Aktivierungsbefehlssignal und die Zeilenadressensignale während der dritten Periode des Taktsignals CK (in 7 als Periode 3 bezeichnet).
Danach versorgt die Speichersteuerschaltung 110 die Paketsteuerschaltung 120 mit den zweiten vier Bit der seriellen Datenpakete PKT0[3:0] bis PKT4[3:0], welche den Lesebefehl und die Spaltenadresse umfassen, gemeinsam mit den Taktsignalen CK und CKB und den Steuersignalen CKE und CSB. Die Steuerschaltung 121 der Paketsteuerschaltung 120 erzeugt nacheinander die Pulssignale PCLK1 bis PCLK4 in Reaktion auf die Steuer- und Taktsignale CSB, CKE, CK und CKB. Die Register 122 bis 126 der Paketsteuerschaltung 120 puffern nacheinander vier Datenbits der Datenpakete PKT0[3:0] bis PKT4[3:0] in Reaktion auf die Pulssignale PCLK1 bis PCLK4. Die in den Registern zwischengespeicherten Datenbits werden aus diesen gleichzeitig ausgegeben, wenn das Pulssignal PCLKD in einen aktiven Zustand wechselt. Die in paralleler Form von den Registern ausgegebenen Datenbits werden als Adressensignale CA[8:0] (Spaltenadresse) und BA[1:0] und als die Steuersignale RASB, CASB, WEB und DM an den synchronen Speicher 130 übertragen. Wie aus 7 ersichtlich ist, werden die Datenpakete PKT0[3:0] bis PKT4[3:0], welche die Datenbits des Lesebefehls und der Spaltenadresse umfassen, während der dritten und vierten Periode des Taktsignals CK (in 7 als Perioden 3 und 4 bezeichnet) in die Register eingegeben und danach zum synchronen Speicher 130 übertragen. Der synchrone Speicher 130 empfängt das Lesebefehlssignal und das Spaltenadressensignal während der fünften Periode des Taktsignals CK (in 7 als Periode 5 bezeichnet).
8 zeigt ein Speichersystem gemäß einem weiteren Ausführungsbeispiel der Erfindung.
Wie aus 8 ersichtlich ist, umfasst ein Speichersystem 300 allgemein eine Speichersteuerschaltung 310, eine Paketsteuerschaltung 320 und einen synchronen Speicher 330.
Wie beim Speichersystem aus 1 bildet die Paketsteuerschaltung 320 eine Schnittstelle zwischen der Speichersteuerschaltung 310 und dem synchronen Speicher 330. Der synchrone Speicher 330 ist vorzugsweise als synchroner DRAM mit doppelter (oder dualer) Datenrate (DDR-SDRAM) oder als ähnlicher synchroner Speichertyp ausgeführt. Im Speichersystem 300 können die Paketsteuerschaltung 320 und der synchrone Speicher 330 gemäß der MCP- oder SIP-Technologie aufgebaut sein. Andernfalls können sie gemeinsam auf einem einzigen Substrat unter Verwendung allgemein bekannter System-auf-Chip(SOC)-Technologien implementiert sein. Die Paketsteuerschaltung 320 und der synchrone Speicher 330 werden beide vorzugsweise von den Taktsignalen CK und CKB getrieben, welche von der Speichersteuerschaltung 310 zur Verfügung gestellt werden. Insbesondere führt der Speicher 330 einen Bündelbetrieb synchronisiert mit den Taktsignalen CK und CKB aus. Die Speichersteuerschaltung 310 erzeugt Adressen- und Befehlssignale in Form von Datenpaketen und anschließend transformiert die Paketsteuerschaltung 320 die Datenpakete (oder Paketdaten) in Adressen- und Steuer(oder Befehls)-Signale, die zur Benutzung bezüglich eines oder mehrerer Datenkommunikationsprotokolle angepasst sind, die mit dem synchronen Speicher 330 verknüpft sind.
Im Ausführungsbeispiel aus 8 werden das Datenabtastsignal DS und das Datenmaskierungssignal DM direkt von der Speichersteuerschaltung 310 an den synchronen Speicher 330 übertragen, ohne Ver bindung zu der oder Durchleitung über die Paketsteuerschaltung 320. Datensignale DQ[15:0] werden ebenfalls direkt zwischen der Speichersteuerschaltung 310 und dem synchronen Speicher 330 ausgetauscht, ohne über die Paketsteuerschaltung 320 geführt zu werden.
Wie im Zusammenhang mit dem Ausführungsbeispiel aus 1 beschrieben wurde, umfassen Datenpakete PKT0[m:0] bis PKTn[m:0] die Adressen- und Steuersignale, welche in paralleler Form an den synchronen Speicher 330 anzulegen sind. Diese Signale werden in der Speichersteuerschaltung 310 in serieller Datenform erzeugt und danach von einer seriellen Form in eine parallele Datenform gewandelt. Die Datenpakete PKT0[m:0] bis PKTn[m:0] werden in einem vorgegebenen Übertragungszyklus, der vom Taktsignal CK definiert wird (z.B. zwei Zyklen in einem gegenwärtig bevorzugten Ausführungsbeispiel), zur Paketsteuerschaltung 320 übertragen. Beispielsweise besteht jedes Datenpaket vorzugsweise aus vier Datenbits, die mit einer Rate von einem Bit pro halber Periodendauer des Taktsignals CK von der Speichersteuerschaltung 310 zur Paketsteuerschaltung 320 übertragen werden. Die Paketsteuerschaltung 320 wandelt das Datenpaket in Abhängigkeit von Steuersignalen CSB und CKE, welche von der Speichersteuerschaltung 310 zur Verfügung gestellt werden, in eine Datenform um, welche von einem definierten Datenübertragungsprotokoll (oder Kommunikationsprotokoll) für den synchronen Speicher 330 akzeptiert wird. Wird das Steuersignal CSB aktiv, dann beginnt die Paketsteuerschaltung 320 mit dem Empfang des Datenpakets von der Speichersteuerschaltung 310. Das Steuersignal CSB, d.h. ein Chipauswahlsignal, wirkt als Paketfreigabesignal, das eine Datenpaketübertragung anzeigt.
Die Paketsteuerschaltung 320 aus 8 erzeugt Steuersignale RASB, CASB, WEB und TCS aus seriellen Kombinationen von Datenbits, welche in einem ersten Datenpaket PKT0[m:0] enthalten sind, während die vorherige Paketsteuerschaltung 120 aus 1 die Steuersignale RASB, CASB, WEB und CSB aus der seriellen Kombination von Datenbits aus dem ersten Datenpaket PKT0[m:0] erzeugt. Das bedeutet, dass das Chipfreigabesignal CCB, das in der seriellen Kombination von Datenbits des ersten Datenpakets PKT0[m:0] enthalten ist, nicht direkt an den synchronen Speicher 330 angelegt wird, wie in 1 dargestellt, sondern von der Paketsteuerschaltung 320 in ein internes Chipauswahlsignal TCS gewandelt wird. Daher empfängt der synchrone Speicher 330 das interne Chipauswahlsignal TCS von der Paketsteuerschaltung 320 und nicht das Chipauswahlsignal CSB direkt von der Speichersteuerschaltung 310.
Die Paketsteuerschaltung 320 wandelt ein serielles Datenpaket von m-Bit, in welchem Adressen- und Befehlssignale kombiniert sind, in ein paralleles Datenpaket von m-Bit um. Die Adressen- und Befehlssignale werden, wie oben beschrieben, in Paketform übertragen, während Datensignale DQ[15:0] direkt zum synchronen Speicher 330 übertragen werden, ohne Seriell/Parallel-Wandlung durch die Paketsteuerschaltung 320. Die Datensignale DQ[15:0], welche vom synchronen Speicher 330 gelesen werden, werden ebenfalls direkt zur Speichersteuerschaltung 310 übertragen, ohne die Paketsteuerschaltung 320 zu passieren. Das bedeutet, dass die Datensignale direkt zwischen der Speichersteuerschaltung 310 und dem synchronen Speicher 330 kommuniziert werden.
In diesem Ausführungsbeispiel ermöglicht die Paketsteuerschaltung 320 zudem eine MCP- oder SIP-Implementierung des Speichersystems, um einen oder mehrere Chips mit einer reduzierten Anschlussanzahl zu nutzen, da Paketanschlüsse für PKT0[3:0] bis PKTn[m:0] Anschlusszuordnungen für eine Mehrzahl von Befehls- und Adressensignalen zusammenlegen. Andernfalls stellt, wenn eine Kombination von Paketsteuerschaltung 320 und synchronem Speicher 330 gegeben ist, die unter Anwendung der MCP- oder SIP-Technologie in einer einzigen Packung aufgebaut ist, der synchrone Speicher 330 notwendigerweise alle Verbindungsanschlüsse zur Verfügung, die für synchrone Speichervorgänge benötigt werden, einschließlich Anschlüssen, die Adressensignalen, Befehlssignalen und Datensignalen zugewiesen sind.
Ein solcher Aufbau der Paketsteuerschaltung 320 und des synchronen Speichers 330 auf einem einzigen Substrat wird auch als L2RAM bezeichnet, der eine reduzierte Anschlussanzahl und einen niedrigeren Energiebedarf aufweist. Wie bereits ausführt, sind diese Attribute beispielsweise für mobile Anwendungen besonders wünschenswert.
Die Paketsteuerschaltung 320 aus 8 ist in 9 in einigen weiteren Details dargestellt. Diese Ausführungsform der Paketsteuerschaltung 320 umfasst eine Steuerschaltung 321, fünf Seriell/Parallel-Register 322 bis 326 und einen Signalgenerator 327. Die Steuerschaltung 321 und die Register 322 bis 326 sind gleichartig aufgebaut wie die analoge Steuerschaltung und die Register, welche im Zusammenhang mit den 2 und 4A bis 4E beschrieben wurden. Der Signalgenerator 327 empfängt parallele Datenbits RC0 bis RC3 vom ersten Register 322 und transformiert diese dann in die Steuersignale RASB, CASB, WEB und TCS. Wie bei den im Zusammenhang mit 3 beschriebenen Eigenschaften steuern die Taktsignale CK und CKB, die Steuersignale CSB und CKE und die Pulssignale PCLK1 bis PCLK4 und PCLKD den Betrieb der Paketsteuerschaltung 320. Das Pulssignal PCLKD wird auch während einer Aktivierung des Pulssignals PCLK4 erzeugt.
In der Paketsteuerschaltung 320 aus 9 empfängt das Register 322 Befehlsdaten von vier Bit von einem ersten Datenpaket PKT0[3:0], welche von der Speichersteuerschaltung 310 seriell übertragen werden, und wandelt die Befehlsdaten in parallele Datenbits RC0 bis RC3 um, welche ein Zeilendatenpaket bilden. Dann gibt der Signalgenerator 327 die Steuersignale RASB, CASB, WEB und TCS aus den parallelen Datenbits RC0 bis RC3 aus. Andernfalls wandelt das Register 322 der Pa ketsteuerschaltung 320, wenn die Speichersteuerschaltung 310 das Datenpaket PKT0[3:0] von vier Bit seriell als Lesebefehl an die Paketsteuerschaltung 320 anlegt, selbiges in parallele Datenbits CC0 bis CC3 um, die ein Spaltendatenpaket bilden. Dann wandelt der Signalgenerator 327 die parallelen Datenbits CC0 bis CC3 in Steuersignale RASB, CASB, WEB und TCS um, welche an den synchronen Speicher 330 angelegt werden.
Beispielhafte Signalzuordnungen der Zeilen- und Spaltendatenpakete, die von der Paketsteuerschaltung 320 gebildet werden, sind jeweils in den in 10A bzw. 10B dargestellten Tabellen zusammengefasst, bezogen auf Perioden T1 bis T4 in einem Übertragungszyklus, der von dem Taktsignal CK definiert wird.
Zuerst auf 10A Bezug nehmend, werden für den Fall, dass Zeilendatenpakete übertragen werden, die ersten Bits der Datenpakete PKT0[3:0] bis PKT4[3:0] RC0, BA0 (ein Bankadressenbit), BA1, RA0 (ein Zeilenadressenbit) und RA1 jeweils während der Zeitperiode T1 in die Register 322 bis 326 geladen, wenn das Pulssignal PCLK1 aktiv ist. Auf die gleiche Weise werden die zweiten Bits der Datenpakete PKT0[3:0] bis PKT4[3:0] RC1, RA2, RA3, RA4 und RA5 jeweils während der Zeitperiode T2 in die Register 322 bis 326 geladen, wenn das Pulssignal PCLK2 aktiv ist. Dann werden die dritten Bits der Datenpakete PKT0(3:0] bis PKT4[3:0] RC2, RA6, RA7, RA8 und RA9 jeweils während der Zeitperiode T3 in die Register 322 bis 326 geladen, wenn das Pulssignal PCLK3 aktiv ist. Schließlich werden die vierten Bits der Datenpakete PKT0[3:0] bis PKT4[3:0] RC3, RA10/AP (AP ist ein automatischer Vorladebefehl), RA11, RA12 und RA13 während der Zeitperiode T4 in die Register 122 bis 126 geladen, wenn das Pulssignal PCLK4 aktiv ist.
Bei den in 10B dargestellten Spaltendatenpaketen werden die ersten Bits der Datenpakete PKT0[3:0] bis PKT4[3:0] CC0, BA0, BA1, CA0 (ein Spaltenadressenbit) und CA1 während der Zeitperiode T1 in die Register 322 bis 326 geladen, wenn das Pulssignal PCLK1 aktiv ist. Auf die gleiche Weise werden die zweiten Bits der Datenpakete PKT0[3:0] bis PKT4[3:0] CC1, CA2, CA3, CA4 und CA5 während der Zeitperiode T2 in die Register 322 bis 326 geladen, wenn das Pulssignal PCLK2 aktiv ist. Dann werden die dritten Bits der Datenpakete PKT0[3:0] bis PKT4[3:0] CC2, CA6, CA7, CA8 und ein reserviertes Bit (vorzugsweise bei dieser Ausführungsform nicht genutzt) während der Zeitperiode T3 in die Register 322 bis 326 geladen, wenn das Pulssignal PCLK3 aktiv ist. Schließlich werden die vierten Bits der Datenpakete PKT0[3:0] bis PKT4[3:0] CC3, AP und andere reservierte Datenbits während der Zeitperiode T4 in die Register 322 bis 326 geladen, wenn das Pulssignal PCLK4 aktiv ist.
Es wird deutlich, dass sich die im Zusammenhang mit 9 beschriebene Ausführungsform der Paketsteuerschaltung 320 von der vorherigen Paketsteuerschaltung 120 unterscheidet, die im Zusammenhang mit 2 beschrieben wurde. Die Nutzung des Signalgenerators 327 in der zuletzt beschriebenen Ausführungsform erlaubt eine Wandlung von parallelen Datenbits RC0 bis RC3 (oder CC0 bis CC3) in die Steuersignale RASE, CASB, WEB und TCS.
Praktische Codierungsmuster für die repräsentativen Datenpakete mit vier Bit, welche parallele Zeilen- und Spaltendatenbits RC0 bis RC3 und CC0 bis CC3 umfassen, sind in den Tabellen der 11A und 11B dargestellt. Solche Codiermuster können benutzt werden, um einfach Befehle zu definieren, die innerhalb des Kontextes eines synchronen Speichersystems funktionsfähig sind, das gemäß der vorliegenden Erfindung ausgelegt ist.
Wie im Beispiel aus 11A dargestellt, setzen parallele Zeilendaten „0100" in der Reihenfolge RC3, RC2, RC1 und RC0 einen Vorladebe fehl, und „1000" repräsentiert einen automatischen Auffrischungsbefehl. Parallele Zeilendaten „0110" bezeichnen einen Befehl zum Starten eines MRS-Modus. In 11B korrespondieren parallele Spaltendaten „0001" in der Reihenfolge CC3, CC2, CC1 und CC0 mit einem Lesebefehl und die parallelen Spaltendaten „1001" sind einem Schreibbefehl zugeordnet. Die parallelen Spaltendaten CC3 bis CC0 mit dem Wert „0111" initiieren einen tiefen Abschaltmodus (DPD-Modus). Solche Bitkombinationen zum Herstellen von verschiedenen Betriebsbefehlen werden aus dem Datenpaket PKT0[3:0] entwickelt, das von der Speichersteuerschaltung 310 zugeführt wird.
Am Anfang eines Lesevorgangs versorgt die Speichersteuerschaltung 310 die Paketsteuerschaltung 320 mit seriellen Datenpaketen PKT0[3:0] bis PKT4[3:0] von vier Bit, welche den Aktivierungsbefehl und die Zeilenadresse umfassen, gemeinsam mit Taktsignalen CK und CKB und Steuersignalen CKE und CSB. Die Steuerschaltung 321 der Paketsteuerschaltung 320 erzeugt nacheinander die Pulssignale PCLK1 bis PCLK4 in Reaktion auf die Steuer- und Taktsignale CSB, CKE, CK und CKB. Die Register 322 bis 326, die mit der Paketsteuerschaltung 320 verknüpft sind, puffern nacheinander vier Datenbits der Datenpakete PKT0[3:0] bis PKT4[3:0] in Reaktion auf die Pulssignale PCLK1 bis PCLK4. Die in den Registern zwischengespeicherten Datenbits werden aus diesen gleichzeitig ausgegeben, wenn das Pulssignal PCLKD in einen aktiven Zustand wechselt. Zudem legt der Signalgenerator 327 legt die Steuersignale RASB, CASB, WEB und TCS in Reaktion auf die parallelen Zeilendaten RC0 bis RC3, die vom Register 322 zugeführt werden, an den synchronen Speicher 330 an. Die in paralleler Form von den Registern 323 bis 326 ausgegebenen Datenbits werden als Adressensignale RA[13:0] und BA[1:0] an den synchronen Speicher 330 übertragen.
Die Betriebszeitabläufe zur Signalübertragung sind in diesem Ausführungsbeispiel ähnlich wie beim vorherigen Ausführungsbeispiel. Wie ebenfalls aus 7 ersichtlich ist, werden die Datenpakete PKT0[3:0] bis PKT4[3:0], welche vorzugsweise die Datenbits umfassen, welche den Aktivierungsbefehl und die Zeilenadresse definieren, während der ersten und zweiten Periode des Taktsignals CK (in 7 als Perioden 1 und 2 bezeichnet), in die Register 322 bis 326 eingegeben und danach zum synchronen Speicher 330 übertragen. Der synchrone Speicher 330 empfängt das Aktivierungsbefehlssignal und die Zeilenadressensignale während der dritten Periode des Taktsignals CK (in 7 als Periode 3 bezeichnet).
Nachdem das Aktivierungsbefehlssignal und die Zeilenadressensignale an den synchronen Speicher 330 angelegt wurden, versorgt die Speichersteuerschaltung 310 als nächstes die Paketsteuerschaltung 320 mit einem Satz von seriellen Datenpaketen PKT0[3:0] bis PKT4[3:0] mit vier Bit, welche den Lesebefehl und die Spaltenadressensignale umfassen, gemeinsam mit den Taktsignalen CK und CKB und den Steuersignalen CKE und CSB. Die Steuerschaltung 321, die mit der Paketsteuerschaltung 320 verknüpft ist, erzeugt nacheinander die Pulssignale PCLK1 bis PCLK4 in Reaktion auf die Steuer- und Taktsignale CSB, CKE, CK und CKB. Die Register 322 bis 326, die mit der Paketsteuerschaltung 320 verknüpft sind, puffern nacheinander vier Datenbits der Datenpakete PKT0[3:0] bis PKT4[3:0] in Reaktion auf die Pulssignale PCLK1 bis PCLK4. Die in den Registern zwischengespeicherten Datenbits werden aus diesen gleichzeitig ausgegeben, wenn das Pulssignal PCLKD in einen aktiven Zustand wechselt, und der Signalgenerator 327 legt die Steuersignale RASB, CASB, WEB und TCS in Reaktion auf die parallelen Spaltendaten CC0 bis CC3, die vom Register 322 zugeführt werden, an synchronen Speicher 330 an. Die in paralleler Form von den Registern 323 bis 326 ausgegebenen Datenbits werden als Adressensignale CA[8:0] und BA[1:0] an den synchronen Speicher 330 übertragen.
Die Betriebszeitabläufe zur Signalübertragung sind in diesem Ausführungsbeispiel gleichartig wie beim vorherigen Ausführungsbeispiel. Wie auch in 7 dargestellt, werden die zweiten Datenpakete PKT0[3:0] bis PKT4[3:0], welche die Datenbits des Lesebefehls und der Spaltenadresse umfassen, während der dritten und vierten Periode des Taktsignals CK (in 7 als Perioden 3 und 4 bezeichnet) in die Register eingegeben und danach zum synchronen Speicher 330 übertragen. Der synchrone Speicher 330 empfängt das Lesebefehlssignal und das Spaltenadressensignal während der fünften Periode des Taktsignals CK (in 7 mit Periode 5 bezeichnet).
Während eines automatischen Auffrischungsbetriebs überträgt die Speichersteuerschaltung 110 oder 310 bei diesen Ausführungsbeispielen, wie aus 12 ersichtlich ist, durch das Datenpaket PKT0[3:0], das keine Adressensignale umfasst, einen automatischen Auffrischungsbefehl zu der Paketsteuerschaltung 120 oder 320, was bedeutet, dass keine Umschaltvorgänge für Adressenübergänge an Anschlüssen der Datenpakete PKT1[3:0] bis PKT4[3:0] auftreten. Die Paketsteuerschaltung erzeugt die Steuersignale in Reaktion auf den automatischen Auffrischungsbefehl und der synchronen Speicher 130 oder 330 führt einen automatischen Auffrischungsvorgang gesteuert von den Steuersignalen durch.
Wie oben bereits erwähnt, wirkt das Chipauswahlsignal von der Speichersteuerschaltung als ein Paketfreigabesignal, um die Paketübertragung in Richtung der Paketsteuerschaltung zu initiieren, wenn die Speichersteuerschaltung den L2RAM steuert, der aus der Paketsteuerschaltung und dem synchronen Speicher aufgebaut ist. Werden eine Mehrzahl von L2RAMs in Form eines Moduls in einem Speichersystem verwendet, wie es in 13 dargestellt ist, dann fungiert das Chipauswahlsignal als Auswahlsignal für die L2RAMs und als Paketfreigabesignal.
Wie aus 13 ersichtlich ist, wird das Chipauswahlsignal in eine Mehrzahl von Signalen, wie CSB0 bis CSBn, aufgeteilt, die jeweils mit einem bestimmten L2RAM0 bis L2RAMn als Paketfreigabe- und Auswahlsignal korrespondieren.
Wie oben ausgeführt, ist die Übertragung von Datenpaketen, welche die Befehls- und Adressensignale umfassen, dadurch vorteilhaft, dass eine Reduzierung der Anschlussanzahl in einem Speichersystem ermöglicht wird, das unter Benutzung der MCP- oder SIP-Technologie konstruiert ist.

Claims

Speichersystem mit – einer Paketsteuerschaltung, welche auf ein Paketfreigabesignal und ein Taktsignal reagiert, über eine Mehrzahl von Eingabeanschlüssen Datenpakete von einer Speichersteuerschaltung empfängt, die Datenpakete in Adressen- und Steuersignale wandelt und die Adressen- und Steuersignale über eine Mehrzahl von Ausgabeanschlüssen ausgibt, und – einem synchronen Speicher, welcher die Adressen- und Steuersignale in Reaktion auf das Taktsignal empfängt, – wobei die Anzahl an Ausgabeanschlüssen kleiner als die Anzahl an Eingabeanschlüssen ist.
Speichersystem nach Anspruch 1, wobei die Eingabeanschlüsse lokal zum Empfangen eines Datenpaketes benutzt werden, das relevant für einen Befehl ist.
Speichersystem nach Anspruch 2, wobei wenigstens ein Datenpaket eine serielle Anordnung von Datenbits aufweist, welche den Befehl definieren.
Speichersystem nach einem der Ansprüche 1 bis 3, wobei das Paketfreigabesignal ein Chipfreigabesignal ist.
Speichersystem nach einem der Ansprüche 1 bis 4, wobei die Datenpakete ein erstes Datenpaket umfassen, welches Daten umfasst, die relevant für Steuersignale sind, und ein zweites bis fünftes Datenpaket umfassen, welche Daten umfassen, die relevant für Adressensignale sind.
Speichersystem nach einem der Ansprüche 1 bis 5, wobei Datensignale zwischen der Speichersteuerschaltung und dem synchronen Speicher kommuniziert werden, ohne über die Paketsteuerschaltung zu laufen.
Speichersystem nach einem der Ansprüche 1 bis 6, wobei der synchrone Speicher ausgeführt ist, um in Reaktion auf das Taktsignal Bündelvorgänge auszuführen, und eine gemeinsame Frequenz die Rate definiert, mit der die Datenpakete in Adressen- und Steuersignale gewandelt werden und der synchrone Speicher Bündelvorgänge ausführt.
Speichersystem mit – einer Paketsteuerschaltung, welche einen ersten Anschluss zum Empfangen eines Chipauswahlsignals, einen zweiten Anschluss zum Empfangen eines Taktsignals, eine Mehrzahl von Eingabeanschlüssen zum Empfangen von Datenpaketen von einer Speichersteuerschaltung und eine Mehrzahl von Ausgabeanschlüssen umfasst, – wobei die Paketsteuerschaltung in Reaktion auf ein Paketfreigabesignal und das Taktsignal die Datenpakete über die Mehrzahl von Eingabeanschlüssen empfängt, die Datenpakete in Adressen- und Steuersignale wandelt und die Adressen- und Steuersignale über die Mehrzahl von Ausgabeanschlüssen ausgibt, und – einem synchronen Speicher, welcher die Adressen- und Steuersignale in Reaktion auf das Taktsignal empfängt.
Speichersystem nach Anspruch 8, wobei wenigstens ein Anschluss der Mehrzahl von Eingabeanschlüssen wenigstens ein Datenpaket empfängt, das einen Speichersystembefehl definiert, während we nigstens ein anderer Anschluss der Mehrzahl von Eingabeanschlüssen wenigstens ein Datenpaket empfängt.
Speichersystem nach Anspruch 9, wobei das Datenpaket eine serielle Kombination von Steuersignalen aufweist.
Speichersystem nach Anspruch 9, wobei das Datenpaket eine serielle Kombination von binären Bits aufweist.
Speichersystem nach einem der Ansprüche 8 bis 11, wobei die Mehrzahl von Eingabeanschlüssen ausgeführt ist, um Datenpakete zu empfangen, die Adressensignale und Datenbits umfassen, welche einen oder mehrere Speichersystembefehle definieren.
Speichersystem nach einem der Ansprüche 8 bis 12, wobei die Paketsteuerschaltung des Weiteren umfasst: – eine Mehrzahl von Anschlüssen zum Übertragen von Datensignalen, – wenigstens einen Anschluss zum Empfangen eines Taktfreigabesignals, – wenigstens einen Anschluss zum Empfangen eines Datenabtastsignals und – wenigstens einen Anschluss zum Empfangen eines Datenmaskiersignals, – wobei wenigstens eines von dem Datenabtastsignal, dem Datenmaskiersignal, den Datensignalen und dem Taktfreigabesignal direkt von der Speichersteuerschaltung zum synchronen Speicher übertragen wird, ohne die Paketsteuerschaltung zu passieren.
Speichersystem nach einem der Ansprüche 1 bis 13, wobei der synchrone Speicher und die Paketsteuerschaltung in einer einzigen Packung eingebaut sind.
Speichersystem nach einem der Ansprüche 1 bis 14, wobei die Steuersignale wenigstens eines von einem Zeilenadressenabtastsignal, einem Spaltenabtastsignal, einem Schreibfreigabesignal und einem internen Chipauswahlsignal umfassen.
Speichersystem mit – einem synchronen Speicher, welcher auf ein Taktsignal reagiert, – einer Speichersteuerschaltung, welche serielle Datenpakete und das Taktsignal erzeugt, und – einer Paketsteuerschaltung, welche die seriellen Datenpakete empfängt und wandelt und die seriellen Datenpakete in parallele Datenpakete multiplext, welche Adressen- und Steuersignale umfassen, die zur Steuerung des synchronen Speichers eingerichtet sind, – wobei der synchrone Speicher und die Paketsteuerschaltung in einer einzelnen Packung eingebaut sind.
Speichersystem nach Anspruch 16, wobei die Paketsteuerschaltung ausgeführt ist, um Datensignale ohne Datenformwandlung zwischen dem synchronen Speicher und der Speichersteuerschaltung zu übertragen.
Speichersystem nach einem der Ansprüche 14 bis 17, wobei die Packung eine Mehrchippackung (MCP) oder eine System-in-Packung (SIP) ist.
Speichersystem mit – einer Speichersteuerschaltung, welche ein Taktsignal, ein Chipauswahlsignal und eine Mehrzahl von Datenpaketen erzeugt, – einer Paketsteuerschaltung mit – einer Steuerschaltung, welche in Reaktion auf das Chipfreigabesignal eine Mehrzahl von Impulssignalen erzeugt, – einer Mehrzahl von Registern, welche in Reaktion auf die Impulssignale jeweils Datenbits von einem zugehörigen Datenpaket speichern und anschließend parallele Datensignale ausgeben, und – einem Signalgenerator, welcher in Reaktion auf die parallelen Datensignale, welche von wenigstens einem der Mehrzahl von Registern zur Verfügung gestellt werden, Steuersignale ausgibt, und – einem synchronen Speicher, welcher in Reaktion auf die Steuersignale, die Datensignale und das Taktsignal Daten speichert.
Speichersystem nach Anspruch 19, wobei der synchrone Speicher direkt mit der Speichersteuerschaltung Daten austauscht, ohne die Daten über die Paketsteuerschaltung zu leiten.
Speichersystem nach einem der Ansprüche 1 bis 20, wobei der synchrone Speicher ausgeführt ist, um in Reaktion auf das Taktsignal einen Bündelbetrieb auszuführen.
Speichersystem nach einem der Ansprüche 1 bis 21, wobei der synchrone Speicher umfasst: – ein Feld von Speicherzellen, die in einer Matrix aus Zeilen und Spalten angeordnet sind, – eine Zeilenauswahlschaltung, welche die Zeilen in Abhängigkeit von Zeilenadressensignalen bestimmt, welche von der Pa ketsteuerschaltung in Reaktion auf das Taktsignal zur Verfügung gestellt werden, – eine Spaltenauswahlschaltung, welche die Spalten in Abhängigkeit von Spaltenadressensignalen bestimmt, welche von der Paketsteuerschaltung in Reaktion auf das Taktsignal zur Verfügung gestellt werden, und – eine Schreib- und Leseschaltung zum Schreiben von Datensignalen in die Speicherzellen und zum Lesen von Datensignalen aus den Speicherzellen in Reaktion auf das Taktsignal.
Speichersystem nach einem der Ansprüche 1 bis 22, wobei der synchrone Speicher als synchroner DRAM mit doppelter Datenrate ausgeführt ist.
Speichersystem nach einem der Ansprüche 19 bis 23, wobei wenigstens eines der Datenpakete einen synchronen Speicherbefehl definiert.
Speichersystem nach Anspruch 2 oder 24, wobei wenigstens eines der Datenpakete eine serielle Kombination von Steuersignalen umfasst.
Speichersystem nach Anspruch 24, wobei wenigstens eines der Datenpakete eine serielle Kombination von Datenbits umfasst, welche den synchronen Speicherbefehl definieren.
Speichersystem nach einem der Ansprüche 19 bis 26, wobei die Speichersteuerschaltung ein Datenpaket ausgibt, das einem Autoauffrischungsbefehl ohne Adresseninformation zugeordnet ist.
Speichersystem nach einem der Ansprüche 19 bis 27, wobei der synchrone Speicher, die Register, der Signalgenerator und die Steuerschaltung in einer einzelnen Packung eingebaut sind, welche eine Mehrchippackung (MCP) oder eine System-in-Packung (SIP) ist.
Speichersystem mit – einer Speichersteuerschaltung, welche ein Taktsignal, eine Mehrzahl von Chipauswahlsignalen und eine Mehrzahl von Datenpaketen erzeugt, und – einer Mehrzahl von Schaltungen, wobei jede Schaltung eine Paketsteuerschaltung und einen synchronen Speicher umfasst, die jeweils von den Chipauswahlsignalen ausgewählt werden und mit einer Frequenz betreibbar sind, welche im Verhältnis zum Taktsignal definiert ist, – wobei die Paketsteuerschaltung die Datenpakete empfängt und wobei wenigstens eines der Datenpakete Daten umfasst, welche Befehle und Adressen definieren, welche an den synchronen Speicher angelegt werden, und – wobei die Speichersteuerschaltung direkt Daten mit jedem der synchronen Speicher in der Mehrzahl von Schaltungen austauscht.
Speichersystem nach Anspruch 29, wobei jede der Schaltungen eine Mehrchippackung (MCP) oder eine System-in-Packung (SIP) ist.
Speichersystem nach Anspruch 29 oder 30, wobei jede Paketsteuerschaltung des Weiteren eine Mehrzahl von Registern umfasst, welche ein korrespondierendes Datenpaket empfangen, wobei jedes Register Daten seriell empfängt und parallel ausgibt.
Speichersystem nach einem der Ansprüche 29 bis 31, wobei wenigstens eines der Datenpakete Befehlsinformationen umfasst und wenigstens ein anderes der Datenpakete Adresseninformationen umfasst.
Speichersystem nach Anspruch 32, wobei das wenigstens eine Befehlsinformationen umfassende Datenpaket des Weiteren eine serielle Kombination von Steuersignalen zum Steuern synchroner Speichervorgänge umfasst.
Speichersystem nach Anspruch 32, wobei das wenigstens eine Befehlsinformationen umfassende Datenpaket des Weiteren eine serielle Kombination von Datenbits umfasst, welche Befehlsinformationen definieren.