DE102004027356B4

DE102004027356B4 - Method for producing an integrated circuit

Info

Publication number: DE102004027356B4
Application number: DE102004027356A
Authority: DE
Inventors: Matthias Goldbach
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2004-06-04
Filing date: 2004-06-04
Publication date: 2007-08-16
Anticipated expiration: 2024-06-05
Also published as: DE102004027356A1

Abstract

Verfahren zum Herstellen eines integrierten Schaltkreises auf einem Substrat,
wobei auf dem Substrat (10) ein Schichtstapel (20) erzeugt wird, der eine dielektrische Schicht (21) und eine auf der dielektrischen Schicht (21) angeordnete, zunächst undotierte Gateschicht (22) umfasst,
wobei innerhalb der Gateschicht (22) ein erster und ein zweiter Dotierbereich (23, 23') lateral benachbart mit jeweils unterschiedlichen Dotierungen erzeugt werden,
wobei der erste der beiden Dotierbereiche (23, 23') der Gateschicht (22) erzeugt wird, indem mithilfe einer photolithographischen Maske (40) dotiert wird,
wobei die Maske (40) nach dem Dotierschritt mittels eines isotropen Ätzschrittes lateral zurückgeätzt wird, sodass ein für eine Grabenstruktur vorgesehener Bereich (24) zwischen dem Rand des ersten Dotierbereichs und dem Rand der zurückgeätzten Maske auf einem noch undotierten Teil der Gateschicht (22) freigelegt wird,
wobei der für die Grabenstruktur vorgesehene Bereich (24) der Gateschicht (22) anschließend bis zu der vorgegebenen Tiefe abgetragen wird, um die Grabenstruktur...Method for producing an integrated circuit on a substrate,
wherein on the substrate (10) a layer stack (20) is produced which comprises a dielectric layer (21) and an initially undoped gate layer (22) arranged on the dielectric layer (21),
wherein inside the gate layer (22) a first and a second doping region (23, 23 ') are produced laterally adjacent to respectively different dopants,
wherein the first of the two doping regions (23, 23 ') of the gate layer (22) is produced by doping with the aid of a photolithographic mask (40),
wherein the mask (40) is laterally etched back after the doping step by means of an isotropic etching step so that a region (24) provided for a trench structure between the edge of the first doping region and the edge of the etched-back mask is exposed on a still undoped part of the gate layer (22) becomes,
wherein the region (24) of the gate layer (22) provided for the trench structure is subsequently removed to the predetermined depth in order to form the trench structure.

Description

Die Erfindung betrifft ein Verfahren zur Herstellung integrierter Halbleiterschaltkreise, insbesondere benachbarte Feldeffekttransistoren mit Dual-Work-Function Gate-Elektroden.The The invention relates to a method for producing semiconductor integrated circuits, in particular adjacent field-effect transistors with dual-work function Gate electrodes.

Bereits seit Jahrzehnten strebt die Halbleiterindustrie nach verbesserten Herstellungsverfahren, die eine höhere Integrationsdichte und damit einhergehend eine höhere Performance sowie geringere Herstellungskosten erlauben.Already For decades, the semiconductor industry has sought to improve Manufacturing process, which has a higher integration density and with it a higher one Allow performance and lower production costs.

Im Rahmen der fortschreitenden Integration bei der Halbleiterherstellung werden derzeit Strukturgrößen erreicht, die im sogenannten „deep sub-micron"-Bereich (< 0,1 μm) liegen. Während moderne Herstellungsmethoden theoretisch weitaus höhere Strukturdichten erlauben, stößt die Praxis der Halbleiterherstellung vielfach auf Grenzen, die einer weiteren Miniaturisierung entgegenstehen. So erweisen sich z.B. schrumpfende DRAM-Auswahltransistoren als äußerst anfällig gegenüber Äußeren Störungen, so dass nicht selten Performanceschwierigkeiten auftreten können, die die Funktionalität der gesamten DRAM-Speicherzelle beeinträchtigen. Solche Funktionseinbußen können auf verschiedene Effekte zurückgeführt werden, wie z.B. Hot-Carrier-Effekte und Short-Channel-Effekte.in the Framework of progressive integration in semiconductor manufacturing structure sizes are currently being achieved in the so-called "deep sub-micron "area (<0.1 microns) are. While modern manufacturing methods theoretically much higher structural densities allow, push the practice Of semiconductor manufacturing often on limits that another To oppose miniaturization. Thus, for example, shrinking DRAM select transistors are extremely susceptible to external disturbances, so that not infrequently performance problems can occur, the the functionality of the entire DRAM memory cell. Such loss of functionality can occur various effects are attributed such as. Hot carrier effects and short channel effects.

Der mit der steigenden Integrationsdichte zunehmend komplexere Aufbau moderner Halbleiterschaltkreise macht immer umfassendere Herstellungsverfahren mit einer Vielzahl von Temperaturschritten notwendig. Solche Prozessschritte bringen jedoch zusätzliche thermische Belastungen der prozessierten Halbleiterscheiben mit sich, die das Temperaturbudget des jeweiligen Halbleiterprozesses, also diejenige Wärmemenge, die dem Halbleiterschaltkreis während seines Herstellungsprozesses zugeführt wird, erhöhen.Of the With the increasing integration density increasingly complex construction Modern semiconductor circuits are making ever more comprehensive manufacturing methods necessary with a multitude of temperature steps. Such process steps but bring extra thermal loads on the processed semiconductor wafers itself, the temperature budget of the respective semiconductor process, ie the amount of heat during the semiconductor circuit of its manufacturing process is increased.

Als besonders problematisch in diesem Zusammenhang zeigen sich zunehmend unerwünschte Diffusionsprozesse zwischen benachbarten aktiven Gebieten, z.B. den NMOS- und PMOS-Gate-Elektroden paarweise gebildeter Transistoren. Um das Schaltverhalten von Transistoren zu verbessern ist es üblich, die untersten Schichten eines Gate-Schichtenstapels mittels einer Ionenimplantation zu dotieren. Zwar ist eine Dotierung der Gateelektroden im Unterschied zu den Source- und Drain-Elektroden nicht unbedingt notwendig. Durch das gezielte Einbringen von Fremdatomen in die Gate-Elektrode lässt sich die Austrittsarbeit und somit die Eigenschaften des darunter befindlichen Kanalbereichs beeinflussen und damit für seinen jeweiligen Zweck optimieren.When especially problematic in this context are increasingly showing unwanted diffusion processes between adjacent active areas, e.g. the NMOS and PMOS gate electrodes in pairs formed transistors. To the switching behavior of transistors it is customary to improve the lowermost layers of a gate layer stack by means of a Ion implantation to dope. Although there is a doping of the gate electrodes unlike the source and drain electrodes not necessary. By targeted introduction of foreign atoms in the gate electrode let yourself the work function and thus the properties of the underlying Influence channel area and thus optimize it for its respective purpose.

Durch die hohe Packungsdichte im Speicherbereich werden die Gate-Elektroden benachbarter Transistoren in einem engen Abstand zueinander ausgebildet. Dieses begünstigt die auch als Crossdiffusion bezeichnete laterale Dotierstoffdiffusion zwischen den Gateelektroden. Diese Diffusionsprozesse führen zu unerwünschten Änderungen der Eigenschaften der betroffenen Gate-Elektroden und somit der darunter befindlichen Kanalbereiche. Sie können nicht selten eine völlige Unbrauchbarkeit des entsprechenden integrierten Schaltkreises bedingen. Insbesondere die aktuell anstehende Einführung der Dual-Workfunction-Technologie in DRAM-Bereich, bei dem p- und n-dotierte Gateelektroden in Abständen von weniger als 400 nm angeordnet werden, stellt daher eine neue Herausforderung an die Halbleiterindustrie dar.By the high packing density in the memory area become the gate electrodes adjacent transistors formed at a close distance from each other. This favors the lateral dopant diffusion, also known as cross-diffusion between the gate electrodes. These diffusion processes lead to unwanted changes the properties of the affected gate electrodes and thus the underlying channel areas. They can not be completely useless condition of the corresponding integrated circuit. Especially the currently pending introduction the dual workfunction technology in DRAM region, where p- and n-doped gate electrodes are spaced at less than 400 nm, therefore poses a new challenge to the semiconductor industry.

Es ist bekannt, die laterale Dotierstoffdiffusion bei der Herstellung eines Schaltkreises durch eine Reduktion der thermischen Belastung zu minimieren. Diese Maßnahme führt jedoch zu keinen zufrieden stellenden Ergebnissen, zumal hierbei das Prozessfenster für nachfolgende Prozesse, wie z.B. Aktivierung von in Gateelektroden implantierten Dotierstoffe oder das zum Einebenen der Oberfläche not wendige Verflüssigen eines Flow-Glases (Planarisierungs-Reflow), zu stark eingeengt wird.It is known, the lateral dopant diffusion in the production a circuit by reducing the thermal load to minimize. This measure leads however to no satisfactory results, especially since the process window for subsequent Processes such as Activation of implanted in gate electrodes Doping or the need for flattening the surface not agile liquefying a Flow-glass (planarization reflow), is concentrated too much.

Aus der US 5 633 523 A ist ein Verfahren zur Herstellung eines integrierten Schaltkreises, insbesondere einer CMOS-Schaltung mit einem Dual-work-function-Gate bekannt. Bei diesem bekannten Verfahren wird ein Trennbereich zwischen den beiden unterschiedlichen Dotierbereichen in der Gate-Elektrodenschicht mithilfe einer eigenständigen Maske ausgeführt. Ein ähnliches Verfahren ist in der US 2002/0093040 A1 dargestellt, bei dem die beiden Dotierbereiche der Gate-Elektrodenschicht durch einen Graben komplett voneinander getrennt sind, wobei der Graben mithilfe einer eigenständigen Maske definiert wird. Ein weiteres Verfahren zum Bestimmen eines Trennbereiches zwischen zwei Dotiergebieten ist in der US 6 309 975 B1 beschrieben, bei dem der Trennbereich durch eine Maske abgedeckt und anschließend die Dotierung ausgeführt wird.From the US 5 633 523 A is a method for manufacturing an integrated circuit, in particular a CMOS circuit with a dual-work-function-gate known. In this known method, a separation region between the two different doping regions in the gate electrode layer is implemented by means of a separate mask. A similar method is shown in US 2002/0093040 A1, in which the two doping regions of the gate electrode layer are completely separated by a trench, wherein the trench is defined by means of a separate mask. Another method of determining a separation region between two doping regions is disclosed in US Pat US Pat. No. 6,309,975 B1 described in which the separation area is covered by a mask and then the doping is performed.

Die 1A bis 1E stellen schematisch verschiedene Prozessstadien eines Herstellungsverfahrens mit einer ähnlichen Justiergenauigkeit wie im Stand der Technik dar. Dabei zeigt 1A zunächst die Ausgangssituation für das nachfolgende Verfahren, wobei in vorangegangenen Prozessschritten bereits ein Schichtstapel 20 auf einem Halbleitersubstrat 10 erzeugt worden ist, der eine dielektrische Schicht 21 und eine auf dieser angeordnete Gateschicht 22, vorzugsweise eine Halbleiterschicht 22 umfasst. Die Halbleiterschicht 22 ist dabei vorzugsweise aus amorphem Silizium oder Polysilizium gebildet, während die dielektrische Schicht 21 vorzugsweise als eine Oxidschicht ausgebildet ist. Für diese beiden Schichten 21, 22 können jedoch grundsätzlich auch beliebig andere geeignete Materialien zum Einsatz kommen. Das Substrat 10, welches vorzugsweise aus monokristallinem Silizium besteht, wurde bereits in vorhergehenden Schritten strukturiert. Dabei wurden Strukturen zweier Feldeffekttransistoren im Halbleitersubstrat erzeugt (hier nicht darge stellt). Diese Feldeffekttransistoren stellen vorzugsweise Invertertransistoren zweier unmittelbar benachbarten DRAM-Speicherzellen dar und müssen der Periode des Zellenfeldes folgen. Aufgrund der hohen Integrationsdichte eines modernen DRAM-Speichers liegen die DRAM-Speicherzellen sehr nahe beieinander. Um eine hieraus resultierende gegenseitige Beeinflussung der Invertertransistoren zu minimieren, werden sie in der Regel mithilfe von Isolationsstrukturen voneinander getrennt. Hierzu ist im vorliegenden Fall eine Isolationsgrabenstruktur 11 (STI, Shallow Trench Isolation) in dem Halbleitersubstrat 10 zwischen den beiden Feldeffekttransistoren angeordnet. Jedem der beiden Feldeffekttransistoren ist ein Dotiergebiet 23, 23' zugeordnet. In den nachfolgenden Verfahrensschritten werden durch Dotieren der beiden Dotiergebiete 23, 23' die Gateelektroden der jeweiligen Feldtransistoren gebildet.The 1A to 1E schematically illustrate different process stages of a manufacturing process with a similar adjustment accuracy as in the prior art. It shows 1A First, the starting situation for the subsequent process, wherein in previous process steps already a layer stack 20 on a semiconductor substrate 10 has been produced, which is a dielectric layer 21 and a gate layer arranged thereon 22 , preferably a semiconductor layer 22 includes. The semiconductor layer 22 is preferably formed of amorphous silicon or polysilicon, while the dielectric layer 21 is preferably formed as an oxide layer. For this two layers 21 . 22 However, in principle, any other suitable materials may also be used. The substrate 10 , which preferably consists of monocrystalline silicon, has already been structured in previous steps. In this case, structures of two field effect transistors in the semiconductor substrate were generated (not illustrated here sets). These field effect transistors preferably represent inverter transistors of two directly adjacent DRAM memory cells and must follow the period of the cell field. Due to the high integration density of a modern DRAM memory, the DRAM memory cells are very close to each other. In order to minimize any resulting interference of the inverter transistors, they are usually separated from one another by means of insulation structures. For this purpose, an isolation trench structure is in the present case 11 (STI, shallow trench isolation) in the semiconductor substrate 10 arranged between the two field effect transistors. Each of the two field effect transistors is a doping region 23 . 23 ' assigned. In the subsequent process steps, by doping the two doping regions 23 . 23 ' the gate electrodes of the respective field transistors are formed.

Hierzu wird in einem ersten Schritt das erste Dotiergebiet 23 mithilfe einer ersten Ionenimplantation 41 dotiert. Wie in 1B gezeigt ist, wird hierzu eine photolithographische Maske 40 auf die Halbleiterschicht 22 abgeschieden und anschließend strukturiert, wobei das erste Dotiergebiet 23 freigelegt wird. Anschließend wird durch Ionenbeschuss 41 ein Dotierstoff in das erste Dotiergebiet 23 eingebracht. In der Regel ist nach dem Implantationsschritt zusätzlich ein thermischer Schritt zur Aktivierung der in Gateelektroden implantierten Dotierstoffe notwendig. Dies kann allerdings auch später im Prozessablauf erfolgen.For this purpose, in a first step, the first doping region 23 using a first ion implantation 41 doped. As in 1B is shown, this is a photolithographic mask 40 on the semiconductor layer 22 deposited and then patterned, the first doping region 23 is exposed. Subsequently, by ion bombardment 41 a dopant in the first doping region 23 brought in. As a rule, a thermal step for activating the dopants implanted in gate electrodes is additionally necessary after the implantation step. However, this can also be done later in the process.

Nachdem die erste Maske 40 wieder entfernt wurde, erfolgt die Ausbildung der zweiten Gate-Elektrode. Hierzu wird nun in einem weiteren Verfahrensschritt das zweite Dotiergebiet 23' mithilfe einer zweiten Ionenimplantation 41 dotiert. Wie in 1C gezeigt ist, wird hierzu analog zur 1B eine zweite photolithographische Maske 42 auf die Halbleiterschicht 22 abgeschieden. Im anschließenden Strukturierungsschritt wird das zweite Dotiergebiet 23' freigelegt, wobei ein Teil der undotierten Halbleiterschicht 22 zwischen den beiden Dotiergebieten 23, 23' ebenfalls von der Maske abgedeckt wird. Dann wird durch Ionenbeschuss 43 ein Dotierstoff in das zweite Dotiergebiet 23' eingebracht. Im vorliegenden Fall werden beide Dotiergebiete 23, 23' mit unterschiedlichen Dotierstoffen dotiert. Je nach Anwendungsfall kann für beide Dotierungen derselbe Dotierstoff in einer unterschiedlichen Dosis verwendet werden.After the first mask 40 was removed again, the formation of the second gate electrode takes place. For this purpose, the second doping region is now in a further process step 23 ' using a second ion implantation 41 doped. As in 1C is shown, this is analogous to 1B a second photolithographic mask 42 on the semiconductor layer 22 deposited. In the subsequent structuring step, the second doping region 23 ' exposed, wherein a part of the undoped semiconductor layer 22 between the two doping regions 23 . 23 ' also covered by the mask. Then it is bombarded by ion bombardment 43 a dopant in the second doping region 23 ' brought in. In the present case, both doping regions 23 . 23 ' doped with different dopants. Depending on the application, the same dopant can be used in a different dose for both dopants.

Es ist eine Überlappung der beiden Maskenschritte vorgesehen, so dass ein undotierter Bereich 24 der Halbleiterschicht 22 zwischen den beiden Dotiergebieten 23, 23' verbleibt. Um eine hohe Packungsdichte der Speicherzellen zu erreichen, ist die Breite x dieses Bereiches 24 dabei möglichst schmal gewählt.There is an overlap of the two mask steps provided, leaving an undoped area 24 the semiconductor layer 22 between the two doping regions 23 . 23 ' remains. In order to achieve a high packing density of the memory cells, the width x is this range 24 chosen as narrow as possible.

Die Aktivierung der in den beiden Gateelektroden implantierten Dotierstoffe erfolgt in der Regel mittels thermischer Schritte, die jeweils nach dem jeweiligen Implantationsschritt erfolgen. Zur Reduktion der thermischen Belastung des Wafers erfolgt die Aktivierung der Dotierstoffe in den beiden Gateelektroden vorzugsweise mittels eines gemeinsamen Temperaturschrittes im Anschluss an die zweite Implantation oder später im Prozessablauf.The Activation of dopants implanted in the two gate electrodes usually takes place by means of thermal steps, respectively take place the respective implantation step. To reduce the thermal stress of the wafer is the activation of the dopants in the two gate electrodes preferably by means of a common Temperature step following the second implantation or later in the process flow.

Um eine laterale Dotierstoffdiffusion zwischen den eng benachbarten Dotiergebieten 23, 23' der Gate-Ebene zu minimieren, wird im Folgenden eine Grabenstruktur 24' zwischen den beiden Dotiergebieten 23, 23' erzeugt. Hierzu wird die Halbleiterschicht 22 im undotierten Bereich 24 nach dem Entfernen der photolithographischen Lackschicht 42 mittels eines geeigneten Ätzverfahrens bis zu einer vorgegebenen Tiefe t abgetragen. Um einen aufwendigen lithographischen Schritt einzusparen, erfolgt die Ätzung des undotierten Bereichs 24 der Halbleiterschicht 22 dabei selektiv zu der dotierten Halbleiterschicht 22 in den beiden Dotierbereichen 23, 23'. Um zufriedenstellende Ergebnisse zu erreichen wird vorzugsweise eine Ätzmethode gewählt, die eine hohe Selekti vität (Verhältnis der Ätzraten von undotiertem zu dotierten Silizium) von mindestens 1:4 oder 1:5 aufweist. Hierzu eignen sich bestimmte Alkalilösungen, wie z.B. NH₄OH. Da die Ätzung quasi selbstjustiert zu den Dotierbereichen 23, 23' also ohne einen zusätzlichen lithographischen Schritt erfolgt, ist für die Herstellung der Grabenstruktur 24' nur ein einziger zusätzlicher Ätzschritt notwendig. 1D zeigt die den Halbleiterwafer mit einer Grabenstruktur 24', die sich über die gesamte Dicke der Halbleiterschicht 22 erstreckt und die beiden Dotiergebiete 23, 23' vollständig voneinander trennt.For a lateral dopant diffusion between the closely adjacent doping regions 23 . 23 ' To minimize the gate level, the following is a trench structure 24 ' between the two doping regions 23 . 23 ' generated. For this purpose, the semiconductor layer 22 in the undoped area 24 after removal of the photolithographic lacquer layer 42 removed by a suitable etching process to a predetermined depth t. In order to save a complex lithographic step, the etching of the undoped region takes place 24 the semiconductor layer 22 thereby selectively to the doped semiconductor layer 22 in the two doping regions 23 . 23 ' , In order to achieve satisfactory results, an etching method is preferably selected which has a high selectivity (ratio of etch rates of undoped to doped silicon) of at least 1: 4 or 1: 5. For this purpose, certain alkali solutions, such as NH ₄ OH are suitable. Since the etching virtually self-aligned to the doping 23 . 23 ' that is, without an additional lithographic step, is for the production of the trench structure 24 ' only a single additional etching step necessary. 1D shows the semiconductor wafer with a trench structure 24 ' extending over the entire thickness of the semiconductor layer 22 extends and the two doping regions 23 . 23 ' completely separated from each other.

Grundsätzlich muss die Halbleiterschicht 22 im Bereich der Grabenstruktur 24' nicht zwingend ganz durchtrennt werden, um die Crossdiffusion zwischen den Dotiergebieten 23, 23' wirksam zu reduzieren. Vielmehr kann die Halbleiterschicht 22 in diesem Bereich 24 bis auf eine geringe Restdicke von unter 50% abgetragen. Die hierbei notwendige Restdicke der Halbleiterschicht 22 hängt dabei von verschiedenen Faktoren ab, wie z.B. die Breite x der Grabenstruktur 24', das Halbleiterschichtmaterial, die Dotierstoffkonzentrationen der beiden Dotierbereiche 23, 23' oder die Höhe der thermischen Belastungen, welchen der entsprechende Wafer 10 in nachfolgenden Prozessschritten ausgesetzt ist. Sie kann daher von Fall zu Fall stark variieren. Z.B. kann es im einem Fall, wo die Dual-Workfunction-Gateelektroden 23, 23' zweier benachbarten Invertertransistoren in einem Abstand von ca. 400 nm voneinander angeordnet sind, ausreichen, eine ca. 50 nm dicke Halbeiterschicht 22 in dem Bereich der Grabenstruktur 24' auf eine Restdicke von etwa 20 nm abzutragen.Basically, the semiconductor layer must 22 in the area of the trench structure 24 ' not necessarily be completely severed to the cross diffusion between the doping regions 23 . 23 ' effectively reduce. Rather, the semiconductor layer 22 in this area 24 removed to a small residual thickness of less than 50%. The necessary residual thickness of the semiconductor layer 22 depends on various factors, such as the width x of the trench structure 24 ' , the semiconductor layer material, the dopant concentrations of the two doping regions 23 . 23 ' or the amount of thermal stresses that the corresponding wafer 10 is exposed in subsequent process steps. It can therefore vary greatly from case to case. For example, it may be in a case where the dual workfunction gate electrodes 23 . 23 ' two adjacent inverter transistors are arranged at a distance of about 400 nm from each other, sufficient, an approximately 50 nm thick semiconductor layer 22 in the area of the trench structure 24 ' to remove to a residual thickness of about 20 nm.

Das Verbleiben einer dünnen Halbleiterschicht 22 im Bereich der Grabenstruktur 24' kann unter Umständen auch notwendig sein. Sofern z.B. Kobaldsilizid als Material für die nachfolgende Metallisierungsschicht 30 Verwendung findet, wird eine Siliziumschicht als Unterlage für das Abscheiden von reinem Kobald benötigt. Erst durch einen nachfolgenden Temperaturschritt bildet sich die Kobaldsilizidschicht aus. Hierfür wird die Halbleiterschicht 22 im Bereich der Grabenstruktur 24' vorzugsweise gerade bis auf eine derartige Restdicke abgetragen, die beim Bilden des Kobaldsilizids fast vollständig verbraucht wird.The remaining of a thin semiconductor layer 22 in the area of the trench structure 24 ' may also be necessary under certain circumstances. If, for example, cobalt silicide as the material for the subsequent metallization 30 A silicon layer is needed as a substrate for the deposition of pure cobalt. Only by a subsequent temperature step, the Kobaldsilizidschicht forms. For this purpose, the semiconductor layer 22 in the area of the trench structure 24 ' preferably just removed to such a residual thickness, which is almost completely consumed in forming the Kobaldsilizids.

Da die beiden Gateelektroden 23, 23' der benachbarten Invertertransistoren durch die Grabenstruktur 24' voneinander getrennt wurden, wird im Folgenden eine gemeinsame Kontaktierung erzeugt. Hierzu wird in einem weiteren Verfahrensschritt eine metallische Schicht 30 auf der Halbleiterschicht 22 abgeschieden, die die beiden Dotiergebiete 23, 23' kontaktiert. Wie 1E zeigt, wurde die metallische Schicht 30 ebenfalls in der Grabenstruktur 24' abgeschieden. In Abhängigkeit von den Abmessungen der Grabenstruktur 24' entstehen dabei Stufen der metallischen Schicht 30, wobei die metallische Schicht 30 an den Kanten der Grabenstruktur 24' eine erhöht Dicke aufweist. Diese Dickenvariation der metallischen Schicht 30 ist in der Regel für nachfolgende Prozesse nicht kritisch. Sofern diese Stufenbildung der metallischen Schicht 30 dennoch unerwünscht ist, kann eine möglichst geringe Breite x der Grabenstruktur 24' gewählt werden. Eine Reduktion der Stufenbildung kann auch mit geeigneten Abscheideverfahren erreicht werden, die eine gute Verfüllung der Grabenstruktur 24' erlauben.Because the two gate electrodes 23 . 23 ' of the adjacent inverter transistors through the trench structure 24 ' separated from each other, a common contact is generated below. For this purpose, in a further process step, a metallic layer 30 on the semiconductor layer 22 deposited the two doping areas 23 . 23 ' contacted. As 1E shows, the metallic layer became 30 also in the trench structure 24 ' deposited. Depending on the dimensions of the trench structure 24 ' thereby arise steps of the metallic layer 30 , wherein the metallic layer 30 at the edges of the trench structure 24 ' has an increased thickness. This thickness variation of the metallic layer 30 is usually not critical for subsequent processes. Provided this step formation of the metallic layer 30 is still undesirable, the smallest possible width x of the trench structure 24 ' to get voted. A reduction of the step formation can also be achieved with suitable deposition methods, which provide a good filling of the trench structure 24 ' allow.

Als Material für die Metallisierungsschicht 30 eignet sich insbesondere Wolfram. Üblicherweise wird dieses Metall mithilfe eines Sputterprozesses auf die Halbleiterschicht (22) abgeschieden. Um die Kantenuniformität im Bereich der Grabenstruktur 24' jedoch zu verbessern, wird als Abscheideverfahren für das Wolfram vorzugsweise ein CVD-Prozesses gewählt. Neben reinem Wolfram als metallische Schicht 30 kommen auch andere leitende Materialien in Frage. Z.B. kann Wolframnitrid und/oder Wolframsilizid als Unterlage abgeschieden werden.As material for the metallization layer 30 Tungsten is particularly suitable. Usually, this metal is applied to the semiconductor layer by means of a sputtering process ( 22 ) deposited. To the edge uniformity in the area of the trench structure 24 ' however, as a deposition method for the tungsten, it is preferable to select a CVD process. In addition to pure tungsten as a metallic layer 30 Other senior materials may also be considered. For example, tungsten nitride and / or tungsten silicide can be deposited as a substrate.

Im dargestellten Verfahren wird die Dotierung der beiden als Gateelektroden dienenden Dotiergebiete 23, 23' mittels Ionen implantation durchgeführt. Grundsätzlich kann hierbei jedoch jede andere Methode zum Einsatz kommen, mithilfe derer eine geeignete Dotierung der beiden Dotiergebiete 23, 23' möglich ist.In the illustrated method, the doping of the two serving as gate electrodes doping regions 23 . 23 ' performed by ion implantation. In principle, however, any other method can be used, by means of which a suitable doping of the two doping regions 23 . 23 ' is possible.

Der Erfindung liegt daher die Aufgabe zugrunde ein Verfahren zum Herstellen einer integrierten Schaltung bereitzustellen, mit dem eine hohe Justiergenauigkeit der Gateelektrode bei gleichzeitigem Verhindern einer laterale Dotierstoffdiffusion zwischen unterschiedlich dotierten Dotierbereichen der Gateelektrode erreicht wird.Of the Invention is therefore the object of a method for manufacturing to provide an integrated circuit, with a high adjustment accuracy the gate electrode while preventing lateral dopant diffusion between reaches differently doped doping regions of the gate electrode becomes.

Diese Aufgabe wird durch ein Verfahren zum Herstellen einer integrierten Schaltung gemäß Anspruch 1 gelöst. Weitere vorteilhafte Ausführungsformen der Erfindung sind in den abhängigen Ansprüchen angegeben.These Task is accomplished by a method of producing an integrated Circuit according to claim 1 solved. Further advantageous embodiments of the invention are in the dependent claims specified.

Bei dem erfindungsgemäßen Verfahren zum Herstellen eines integrierten Schaltkreises wird ein Schichtstapel auf einem Substrat erzeugt, der eine dielektrische Schicht und eine auf der dielektrischen Schicht angeordnete Gateschicht umfasst.at the method according to the invention for producing an integrated circuit is a layer stack produced on a substrate comprising a dielectric layer and a includes gate layer disposed on the dielectric layer.

Anschließend werden innerhalb der Gateschicht zwei lateral benachbarte Dotierbereiche mit jeweils unterschiedlichen Dotierungen erzeugt. Um laterale Diffusionsprozesse zwischen den beiden Dotierbereichen zu minimieren, wird die Gateschicht zwischen den beiden Dotierbereichen bis zu einer vorgegebenen Tiefe abgetragen. Dabei wird eine Grabenstruktur innerhalb der Gateschicht erzeugt, die die beiden Dotierbereiche voneinander trennt. Ferner wird eine metallische Schicht auf der Gateschicht abgeschieden, die die beiden Dotierbereiche elektrisch leitend kontaktiert. Dieses Verfahren hat den Vorteil, dass durch die Grabenstruktur die laterale Dotierstoffdiffusion trotz benachbarter Dotiergebiete wirksam unterbunden wird. Hierdurch lassen sich zueinander eng benachbarte Dotiergebiete erzeugen, wodurch die Chipfläche des integrierten Schaltkreises deutlich reduziert werden kann.Then be within the gate layer, two laterally adjacent doping regions each generated with different dopants. To lateral diffusion processes between the two doping regions, the gate layer is sandwiched between the two doping areas removed to a predetermined depth. In this case, a trench structure is generated within the gate layer, the separates the two doping regions from each other. Furthermore, a metallic Layer deposited on the gate layer, the two doping electrically contacted in a conductive manner. This method has the advantage that by the trench structure the lateral dopant diffusion despite adjacent Doping effectively prevented. This allows each other generate closely adjacent doping regions, whereby the chip area of the integrated circuit can be significantly reduced.

Eine höhere Integrationsdichte erlaubt eine höhere Performance sowie geringere Herstellungskosten. Durch Abscheiden der metallischen Schicht werden beide Dotiergebiete selbst bei einem vollständigen Durchtrennen der Gateschicht elektrisch leitend kontaktiert.A higher Integration density allows higher performance and lower Production costs. By depositing the metallic layer both doping regions even with a complete transection of the gate layer electrically conductive contacted.

Erfindungsgemäß wird zumindest einer der beiden Dotierbereiche der Gateschicht mithilfe einer photolithographischen Maske dotiert. Nach dem Dotierschritt wird die Maske mittels eines isotropen Ätzschrittes lateral zurückgeätzt und dabei zumindest ein Teil des undotierten Bereichs der Gateschicht zwischen den beiden Dotierbereichen freigelegt. Anschließend wird der freigelegte Bereich der Gateschicht bis zu einer vorgegebenen Tiefe abgetragen. Mithilfe dieses erfindungsgemäßen Verfahrens können besonders enge Grabenstrukturen zwischen den beiden Dotiergebieten erzeugt werden. Neben höherer Performance können hierdurch insbesondere die Herstellungskosten des Halbleiterchips gesenkt werden.According to the invention, at least one of the two doping regions of the gate layer is doped with the aid of a photolithographic mask. After the doping step, the mask is laterally etched back by means of an isotropic etching step, exposing at least part of the undoped region of the gate layer between the two doping regions. Subsequently, the exposed area of the gate layer is removed to a predetermined depth. By means of this method according to the invention, particularly narrow trench structures can be produced between the two doping regions. In addition to higher performance, in particular the production costs of the semiconductor chip can be reduced thereby.

In einer vorteilhaften Ausführungsform der Erfindung werden die beiden Dotierbereiche der Gateschicht so dotiert, dass ein undotierter Bereich der Gateschicht zwischen den beiden Dotierbereichen verbleibt. Die Gateschicht wird in diesem Bereich bis zu einer vorgegebenen Tiefe abgetragen.In an advantageous embodiment According to the invention, the two doping regions of the gate layer are so doped that an undoped region of the gate layer between the remains both doping regions. The gate layer is in this Area removed to a predetermined depth.

Eine vorteilhafte Ausführungsform der Erfindung sieht vor, dass eine Hartmaske zwischen der photolithographischen Maske und der Gateschicht angeordnet wird. Diese Hartmaske wird mit der photolithographischen Maske zurückgeätzt und dient beim anschließenden Abtragen der Halbleiterschicht im freigelegten Bereich als Ätzmaske. Mithilfe der Hartmaske lässt sich die Gateschicht Vorteilhafterweise auch mit üblichen Ätzverfahren abtragen.A advantageous embodiment The invention provides that a hard mask between the photolithographic Mask and the gate layer is arranged. This hard mask will etched back with the photolithographic mask and used in the subsequent ablation the semiconductor layer in the exposed area as an etching mask. Using the hard mask leaves Advantageously, the gate layer also with conventional etching erode.

In einer weiteren vorteilhaften Ausführungsform der Erfindung erfolgt die Dotierung eines der beiden Dotierbereiche nach dem Erzeugen der Grabenstruktur. Diese Variante hat den Vorteil, dass auch diejenigen laterale Diffusionsprozesse, die bereits beim Dotieren der Dotierbereiche stattfinden, wirksam unterbunden werden können.In a further advantageous embodiment of the invention takes place the doping of one of the two doping regions after the generation the trench structure. This variant has the advantage that even those lateral diffusion processes that are already involved in doping the doping regions take place can be effectively prevented.

In einer weiteren vorteilhaften Ausführungsform der Erfindung wird die Gateschicht im Bereich der Grabenstruktur bis auf weniger als 50% der ursprünglichen Schichtdicke abgetragen. Je nach Anwendungsfall kann bereits eine Reduktion der Schichtdicke auf 50% ausreichen, um störende Diffusionsprozesse wirksam zu unterbinden. Hierdurch kann die Prozesszeit verkürzt, sowie das Prozessfenster für die nachfolgenden Prozessschritte vergrößert werden.In a further advantageous embodiment of the invention the gate layer in the trench structure down to less than 50% of the original Layer thickness removed. Depending on the application already can Reduction of the layer thickness to 50% sufficient to disturbing diffusion processes effectively prevent. This can shorten the process time, as well the process window for the subsequent process steps are increased.

Eine weitere vorteilhafte Ausführungsform der Erfindung sieht vor, dass die Halbleiterschicht im Bereich der Grabenstruktur vollständig bis zur dielektrischen Schicht abgetragen wird. Hierdurch werden auch bei sehr eng benachbarten Dotiergebieten jegliche lateralen Diffusionsprozesse unterbunden.A further advantageous embodiment of the The invention provides that the semiconductor layer in the region of the trench structure Completely is removed to the dielectric layer. This will also in the case of very closely adjacent doping regions, any lateral diffusion processes prevented.

Eine weitere vorteilhafte Ausführungsform der Erfindung sieht vor, dass die Ätzung der Grabenstruktur mithilfe von NH₄OH erfolgt. Diese Verbindung eignet sich besonders gut zum selektiven Ätzen der undotierten Halbleiterschicht.A further advantageous embodiment of the invention provides that the etching of the trench structure takes place with the aid of NH ₄ OH. This compound is particularly well suited for selective etching of the undoped semiconductor layer.

In einer weiteren Ausführungsform der Erfindung werden die beiden Dotierbereiche der Gateschicht mit unterschiedlichen Dotierstoffkonzentrationen erzeugt. Mithilfe der erfindungsgemäßen Methode lassen sich auch Gebiete unterschiedlicher Konzentration desselben Dotierstoffes wirksam voneinander trennen.In a further embodiment According to the invention, the two doping regions of the gate layer are included produced different dopant concentrations. With the help of inventive method also areas of different concentration of the same can be Effectively separate dopant from each other.

In einer weiteren Ausführungsform der Erfindung werden die beiden Dotierbereiche der Gateschicht mit verschiedenen Dotierstoffen dotiert. Dies stellt den Hauptanwendungsfall dar, bei dem die gegenseitige Kontaminierung eines Dotiergebietes mit Dotierstoff des jeweiligen Nachbargebietes wirksam unterdrückt wird.In a further embodiment According to the invention, the two doping regions of the gate layer are included doped various dopants. This is the main application case in which the mutual contamination of a doping area is effectively suppressed with dopant of the respective neighboring area.

Eine weitere vorteilhafte Ausführungsform der Erfindung sieht vor, dass die integrierte Schaltung eine Dual-Work-Function Gatestruktur ist. Vorteilhafterweise erlaubt das erfindungsgemäße Ausgestalten dieser Halbleiterstruktur eine sehr geringe Strukturgröße.A further advantageous embodiment of the Invention provides that the integrated circuit has a dual-work function Gate structure is. Advantageously, the embodiment according to the invention allows This semiconductor structure has a very small feature size.

Im Folgenden wird die Erfindung anhand von Zeichnungen näher erläutert. Es zeigen:in the The invention will be explained in more detail with reference to drawings. It demonstrate:

1A bis 1E schematisch ein Verfahren zur Herstellung eines integrierten Schaltkreises; 1A to 1E schematically a method of manufacturing an integrated circuit;

2A bis 2F schematisch eine Variante des erfindungsgemäßen Verfahrens zur Herstellung eines integrierten Schaltkreises; und 2A to 2F schematically a variant of the method according to the invention for the preparation of an integrated circuit; and

3A bis 3F schematisch eine weitere Variante des erfindungsgemäßen Verfahrens zur Herstellung eines integrierten Schaltkreises. 3A to 3F schematically another variant of the inventive method for producing an integrated circuit.

Nachfolgend wird die Erfindung beispielhaft anhand zweier benachbarten Feldeffekttransistoren dargestellt, deren Gateelektroden in einer Gate-Ebene mit jeweils unterschiedlichen Dotierungen ausgebildet sind (Dual-work-function-Gate).following the invention is illustrated by way of example with reference to two adjacent field-effect transistors, their gate electrodes in a gate plane with each different Dopings are formed (dual-work-function-gate).

In den 2A bis 2F sind schematisch verschiedene Prozessstadien einer Verfahrensvariante gemäß der Erfindung dargestellt.In the 2A to 2F schematically different stages of a process variant according to the invention are shown.

Dabei zeigt 2A analog zur 1A die Ausgangssituation für das nachfolgende Verfahren, wobei ein eine dielektri sche Schicht 21 und eine Halbleiterschicht 22 umfassender Schichtstapel 20 in vorangegangenen Prozessschritten auf einem Halbleitersubstrat 10 erzeugt wurde.It shows 2A analogous to 1A the starting situation for the subsequent process, wherein a dielectric layer 21 and a semiconductor layer 22 comprehensive layer stack 20 in previous process steps on a semiconductor substrate 10 was generated.

In einem ersten Verfahrensschritt wird nun die erste Gate-Elektrode des ersten Feldeffekttransistors definiert. Hierzu wird in einem ersten Schritt des erfindungsgemäßen Verfahrens das erste Dotiergebiet 23 mithilfe einer ersten Ionenimplantation 41 dotiert. Wie in 2B gezeigt ist, wird hierzu eine erste photolithographische Maske 40 auf die Halbleiterschicht 22 abgeschieden und anschließend strukturiert, wobei das erste Dotiergebiet 23 freigelegt wird. Anschließend wird durch Ionenbeschuss 41 ein Dotierstoff in das erste Dotiergebiet 23 eingebracht. In der Regel ist nach dem Implantationsschritt zusätzlich ein thermischer Schritt zur Aktivierung der in Gateelektroden implantierten Dotierstoffe notwendig, der auch in einem späteren Prozessablauf erfolgen kann.In a first method step, the first gate electrode of the first field effect transistor is now defined. For this purpose, in a first step of the method according to the invention, the first doping region 23 using a first ion implantation 41 doped. As in 2 B is shown, this is a first photolithographic mask 40 on the semiconductor layer 22 deposited and then patterned, the first doping region 23 is exposed. Subsequently, by ion bombardment 41 one Dopant in the first doping region 23 brought in. As a rule, after the implantation step, a thermal step for activating the dopants implanted in gate electrodes is additionally necessary, which can also take place in a later process sequence.

Nachdem das erste Dotiergebiet 23 dotiert wurde, wird in den folgenden Verfahrensschritten eine schmale Grabenstruktur zwischen den beiden Dotiergebieten 23, 23' erzeugt. Hierzu wird zunächst ein Bereich 24 der durch die ersten photolithographische Maske 40 verdeckten Halbleiterschicht 22 freigelegt. Dies geschieht mithilfe eines Trimmschrittes (optical resist pullback), wobei die photolithographische Maske 40 mithilfe eines isotropen Ätzverfahrens lateral geätzt wird. Hierzu eignet sich z.B. isotropen Ätzung mit Sauerstoffplasma. Dabei wird die erste Lackschicht 40 sowohl in ihrer Dicke als auch lateral zurückgeätzt und legt dabei einen unter ihr befindlichen Teil der undotierten Halbleiterschicht 22 frei. 2C zeigt den Halbleiterwafer nach dem Trimmschritt. Dabei weist der freigelegte Bereich 24 der Halbleiterschicht 22 üblicherweise eine sehr geringe Breite auf.After the first doping area 23 was doped, in the following process steps, a narrow trench structure between the two doping regions 23 . 23 ' generated. This is initially an area 24 through the first photolithographic mask 40 hidden semiconductor layer 22 exposed. This is done by means of a trimming step (optical resist pullback), wherein the photolithographic mask 40 is laterally etched using an isotropic etching process. For example, isotropic etching with oxygen plasma is suitable for this purpose. This is the first coat of paint 40 etched back both in their thickness and laterally, thereby laying a below underneath part of the undoped semiconductor layer 22 free. 2C shows the semiconductor wafer after the trimming step. In this case, the exposed area 24 the semiconductor layer 22 usually a very small width.

Im folgenden Verfahrensschritt findet eine vorzugsweise anisotrope Ätzung der Halbleiterschicht 22 statt. Die Ätzung erfolgt dabei vorzugsweise mithilfe einer geeigneten Methode, tierten Halbleiterschicht 22 im ersten Dotiergebiet 23 sowie zur ersten photolithographischen Maske 40 abträgt. Hierzu eignen sich bestimmte Alkalilösungen, wie z.B. NH₄OH. Aufgrund des schmalen Fensters 24, durch welches die Halbleiterschicht 22 geätzt wird, wird eine besonders schmale Grabenstruktur 24' in der Halbleiterschicht 22 erzeugt. Die Breite x dieser Grabenstruktur 24' entspricht in etwa ihrer Tiefe t und korrespondiert im vorliegenden Fall mit der Dicke der Halbleiterschicht 22. Da die Ätzung quasi selbstjustiert zu dem ersten Dotierbereich 23 und der ersten photolithographischen Maske 40, also ohne einen zusätzlichen lithographischen Schritt erfolgt, sind für die Herstellung der Grabenstruktur 24' nur zwei zusätzliche Ätzschritte notwendig.In the following method step, a preferably anisotropic etching of the semiconductor layer takes place 22 instead of. The etching is preferably carried out using a suitable method, oriented semiconductor layer 22 in the first doping area 23 as well as the first photolithographic mask 40 erodes. For this purpose, certain alkali solutions, such as NH ₄ OH are suitable. Due to the narrow window 24 through which the semiconductor layer 22 is etched, a particularly narrow trench structure 24 ' in the semiconductor layer 22 generated. The width x of this trench structure 24 ' corresponds approximately to its depth t and corresponds in the present case with the thickness of the semiconductor layer 22 , Since the etching is virtually self-aligned to the first doping region 23 and the first photolithographic mask 40 , that is, without an additional lithographic step, are for the production of the trench structure 24 ' only two additional etching steps necessary.

2D zeigt die in der Halbleiterschicht 22 erzeugte Grabenstruktur 24', nachdem die erste photolithographische Maske 40 in einem weiteren Verfahrensschritt entfernt wurde (photo resist strip). 2D shows the in the semiconductor layer 22 created trench structure 24 ' after the first photolithographic mask 40 was removed in a further process step (photo resist strip).

Die hierbei erzeugte Grabenstruktur 24' weist im Vergleich mit der mithilfe des Verfahrens der 1 erzeugten Grabenstruktur eine deutlich geringere Breite x auf. Daher eignet sich die in den 2A bis 2E dargestellte Methode grundsätzlich besonders gut für den Einsatz bei der Herstellung von DRAM-Speicherzellen, die eine sehr hohen Packungsdichte aufweisen.The trench structure created in this case 24 ' shows in comparison with the by using the method of 1 trench structure produced a significantly smaller width x. Therefore, the suitable in the 2A to 2E illustrated method in principle particularly good for use in the production of DRAM memory cells, which have a very high packing density.

In den folgenden Verfahrensschritten wird eine zweite Gate-Elektrode ausgebildet. Hierzu wird nun in einem weiteren Verfahrensschritt das zweite Dotiergebiet 23' mithilfe einer zweiten Ionenimplantation 41 dotiert. Wie in 2E gezeigt ist, wird hierzu analog zur 2B eine zweite photolithographische Maske 42 auf die Halbleiterschicht 22 abgeschieden. Im anschließenden Strukturierungsschritt wird das zweite Dotiergebiet 23' freigelegt, wobei die Grabenstruktur 24' von der zweiten Maske 42 abgedeckt wird. Im vorliegenden Beispiel geht die zweite Maske 42 über die Grabenstruktur 24' hinaus und deckt sogar einen Teil der undotierten Halbleiterschicht 22 mit ab. Dies ist jedoch unproblematisch. Anschließend wird ein Dotierstoff durch Ionenbeschuss 43 in das zweite Dotiergebiet 23' eingebracht. Analog zur ersten Variante werden beide Dotiergebiete 23, 23' mit unterschiedlichen Dotierstoffen dotiert. Je nach Anwendungsfall kann jedoch für beide Dotierungen derselbe Dotierstoff in einer unterschiedlichen Dosis verwendet werden.In the following method steps, a second gate electrode is formed. For this purpose, the second doping region is now in a further process step 23 ' using a second ion implantation 41 doped. As in 2E is shown, this is analogous to 2 B a second photolithographic mask 42 on the semiconductor layer 22 deposited. In the subsequent structuring step, the second doping region 23 ' exposed, the trench structure 24 ' from the second mask 42 is covered. In the present example, the second mask goes 42 over the trench structure 24 ' and even covers part of the undoped semiconductor layer 22 with off. However, this is not a problem. Subsequently, a dopant by ion bombardment 43 in the second doping area 23 ' brought in. Analogous to the first variant, both doping regions 23 . 23 ' doped with different dopants. Depending on the application, however, the same dopant may be used in a different dose for both dopants.

Die Aktivierung der in den beiden Gateelektroden implantierten Dotierstoffe erfolgt in der Regel mittels thermischer Schritte, die jeweils nach dem jeweiligen Implantationsschritt erfolgen. Zur Reduktion der thermischen Belastung des Wafers erfolgt die Aktivierung der Dotierstoffe in den beiden Gateelektroden vorzugsweise mittels eines gemeinsamen Temperaturschrittes im Anschluss an die zweite Implantation. Während dieses Temperaturschrittes verteilt sich der Dotierstoff aus dem zweiten Dotiergebiet 23' auch in den von der zweiten photolithographischen Maske 42 abgedeckten Bereich der Halbleiterschicht 22. Eine Crossdiffusion zwischen den Dotiergebieten 23, 23' wird hingegen durch die Grabenstruktur wirksam unterbunden.The activation of the implanted in the two gate electrodes dopants is usually carried out by means of thermal steps, which take place after the respective implantation step. To reduce the thermal load of the wafer, the activation of the dopants in the two gate electrodes preferably takes place by means of a common temperature step following the second implantation. During this temperature step, the dopant is distributed from the second doping region 23 ' also in the second photolithographic mask 42 covered area of the semiconductor layer 22 , A cross diffusion between the doping regions 23 . 23 ' however, is effectively prevented by the trench structure.

Im letzten Schritt des erfindungsgemäßen Verfahrens wird eine metallische Schicht 30 auf der Halbleiterschicht 22 abgeschieden. Dabei wird das metallische Material auch in die Grabenstruktur 24' abgeschieden. Wie in 2F gezeigt ist, wird die Grabenstruktur 24' dabei komplett aufgefüllt. Aufgrund der geringen Breite x der Grabenstruktur 24' bildet die metallische Schicht 30 im Unterschied zur ersten Verfahrensvariante nun keine Stufen im Kantenbereich der Grabenstruktur 24' mehr aus.In the last step of the method according to the invention is a metallic layer 30 on the semiconductor layer 22 deposited. The metallic material is also in the trench structure 24 ' deposited. As in 2F is shown, the trench structure 24 ' completely filled. Due to the small width x of the trench structure 24 ' forms the metallic layer 30 Unlike the first variant of the method, there are now no steps in the edge region of the trench structure 24 ' more out.

Die 3A bis 3F zeigen eine erfindungsgemäße Abwandlung der in den 2A bis 2E dargestellten Verfahrensvariante. Im Wesentlichen wird die Grabenstruktur 24' hierbei mit hilfe einer zusätzlichen Hartmaske 40' erzeugt. Dabei zeigt 3A eine zu den 1A und 2A analoge Ausgangssituation, wobei ein eine dielektrische Schicht 21 und eine Halbleiterschicht 22 umfassender Schichtstapel 20 in vorangegangenen Prozessschritten auf einem Halbleitersubstrat 10 erzeugt wurde.The 3A to 3F show a modification of the invention in the 2A to 2E illustrated method variant. In essence, the trench structure 24 ' with the help of an additional hardmask 40 ' generated. It shows 3A one to the 1A and 2A analogous starting situation, wherein a dielectric layer 21 and a semiconductor layer 22 comprehensive layer stack 20 in previous process steps on a semiconductor substrate 10 was generated.

In einem ersten Verfahrensschritt wird die erste Gate-Elektrode des ersten Feldeffekttransistors analog zur zweiten Verfahrensvariante definiert. Hierzu wird in einem ersten Schritt des erfindungsgemäßen Verfahrens das erste Dotiergebiet 23 mithilfe einer ersten Ionenimplantation 41 dotiert. Wie in 3B gezeigt ist, wird hierzu ein Schichtstapel bestehend aus einer Hartmaske 40' und einer photolithographischen Maske 40 auf die Halbleiterschicht 22 abgeschieden und anschließend gemeinsam strukturiert, wobei das erste Dotiergebiet 23 freigelegt wird. Anschließend wird durch Ionenbeschuss 41 ein Dotierstoff in das erste Dotiergebiet 23 eingebracht. Als Hartmaske 40' eignet sich jedes beliebige Dielektrikum, wie z.B. Oxid, Nitrid oder SiON, das hoch selektiv zur undotierten Halbleiterschicht 22 geätzt werden kann.In a first method step, the first gate electrode of the first field effect transistor is defined analogously to the second method variant. For this purpose, in a first step of the method according to the invention, the first doping region 23 using a first ion implantation 41 doped. As in 3B is shown, this is a layer stack consisting of a hard mask 40 ' and a photolithographic mask 40 on the semiconductor layer 22 deposited and then patterned together, wherein the first doping region 23 is exposed. Subsequently, by ion bombardment 41 a dopant in the first doping region 23 brought in. As a hard mask 40 ' Any dielectric, such as oxide, nitride or SiON, which is highly selective to the undoped semiconductor layer, is suitable 22 can be etched.

Nachdem das erste Dotiergebiet 23 dotiert wurde, wird in den folgenden Verfahrensschritten eine schmale Grabenstruktur 24' zwischen den beiden Dotiergebieten 23, 23' erzeugt. Hierzu wird ein Bereich 24 der durch die die Hartmaske 40' und die photolithographische Maske 40 verdeckten Halbleiterschicht 22 freigelegt. Dies geschieht analog zur zweiten Verfahrensvariante mithilfe eines Trimmschrittes, wobei die Hartmaske 40' und die erste photolithographische Maske 40 mithilfe eines isotropen Ätzverfahrens lateral geätzt wird. Dabei wird ein unter der Hartmaske 40' und der ersten Maske 40 befindlicher Teil der undotierten Halbleiterschicht 22 freigelegt. Wie in 3C gezeigt ist, weist der freigelegte Bereich 24 der Halbleiterschicht 22 eine sehr geringe Breite auf.After the first doping area 23 is doped, in the following process steps, a narrow trench structure 24 ' between the two doping regions 23 . 23 ' generated. This is an area 24 the one through the hardmask 40 ' and the photolithographic mask 40 hidden semiconductor layer 22 exposed. This is done analogously to the second method variant by means of a trim step, wherein the hard mask 40 ' and the first photolithographic mask 40 is laterally etched using an isotropic etching process. It will be under the hard mask 40 ' and the first mask 40 located part of the undoped semiconductor layer 22 exposed. As in 3C is shown, the exposed area 24 the semiconductor layer 22 a very small width.

Alternativ zu einem gemeinsamen Trimmschritt der photolithografischen Maske 40 und der Hartmaske 40' kann die photolithografischen Maske 40 zunächst z.B. mithilfe von Sauerstoffplasma isotrop zurückgeätzt werden und dann der dabei freigelegte Bereich der Hartmaske 40' mithilfe eines geeigneten Verfahrens in einem weiteren Ätzschritt abgetragen werden.Alternatively to a common trim step of the photolithographic mask 40 and the hard mask 40 ' can the photolithographic mask 40 First, for example, isotropically etched back using oxygen plasma and then the thereby exposed area of the hard mask 40 ' be removed by a suitable method in a further etching step.

Im folgenden Verfahrensschritt findet eine vorzugsweise anisotrope Ätzung der Halbleiterschicht 22 statt. Die Ätzung erfolgt dabei vorzugsweise mithilfe einer geeigneten Methode, die die undotierte Halbleiterschicht 22 hoch selektiv zur dotierten Halbleiterschicht 22 im ersten Dotiergebiet 23 sowie zur Hartmaske 40' abträgt. Zum Einsatz kommen wiederum bestimmte Alkalilösungen, so z.B. auch NH₄OH. Die Hartmaske 40' weist gegenüber der Alkalilösung eine viel größere Resistenz auf als die erste photolithographische Maske 40 auf, so dass der Trimmschritt unproblematischer erfolgen kann.In the following method step, a preferably anisotropic etching of the semiconductor layer takes place 22 instead of. The etching is preferably carried out by means of a suitable method, the undoped semiconductor layer 22 highly selective to the doped semiconductor layer 22 in the first doping area 23 as well as to the hardmask 40 ' erodes. In turn, certain alkali solutions are used, such as NH ₄ OH. The hard mask 40 ' has much greater resistance to the alkali solution than the first photolithographic mask 40 on, so that the trimming step can be done without problems.

Analog zur zweiten Verfahrensvariante wird aufgrund des schmalen Fensters 24, durch welches die Halbleiterschicht 22 geätzt wird, eine schmale Grabenstruktur 24' in der Halbleiterschicht 22 erzeugt. Da die Ätzung quasi selbstjustiert zu dem ersten Dotierbereich 23 und der Hartmaske 40', also ohne einen zusätzlichen lithographischen Schritt erfolgt, sind für die Herstellung der Grabenstruktur 24' nur wenige zusätzliche Ätzschritte notwendig.Analogous to the second method variant is due to the narrow window 24 through which the semiconductor layer 22 is etched, a narrow trench structure 24 ' in the semiconductor layer 22 generated. Since the etching is virtually self-aligned to the first doping region 23 and the hard mask 40 ' , that is, without an additional lithographic step, are for the production of the trench structure 24 ' only a few additional etching steps necessary.

Im Unterschied zu den in den 1A bis 1E und 2A bis 2F gezeigten Verfahrensvarianten erfolgt die Ätzung der Halbleiterschicht 22 im vorliegendem Beispiel nicht bis zur dielektrischen Schicht 21, so dass die Halbleiterschicht 22 im Bereich der Grabenstruktur 24' nicht vollständig durchtrennt wird. Abhängig von dem jeweiligen Anwendungsfall kann sogar eine Reduktion der Schichtdicke auf etwa 50% die Crossdiffusion wirksam unterdrücken. Durch den reduzierten Querschnitt der Halbleiterschicht 22 im Bereich der Grabenstruktur 24' können entsprechend weniger Dotierstoffatome von einem Dotiergebiet zum anderen diffundieren. Vorteilhaft bei dieser Variante ist insbesondere, dass die Ätzung weniger Zeit benötigt als bei einer vollständigen Ätzung bis zur dielektrischen Schicht 21. Unter Umständen kann die Halbleiterschicht 22 im Bereich der Grabenstruktur 24' auch notwendig sein, z.B. wenn Kobaldsilizid als Material für die nachfolgende Metallisierungsschicht 30 verwendet wird. Hier wird eine Siliziumschicht als Unterlage für das Abscheiden von reinem Kobald benötigt, wobei sich das Kobaldsilizid erst durch eine Reaktion des Kobalds mit dem darunter liegenden Silizium bildet. 3D zeigt die in der Halbleiterschicht 22 erzeugte Grabenstruktur 24' nach dem Ätzschritt.Unlike the ones in the 1A to 1E and 2A to 2F shown method variants, the etching of the semiconductor layer 22 in the present example not to the dielectric layer 21 so that the semiconductor layer 22 in the area of the trench structure 24 ' not completely severed. Depending on the particular application, even a reduction of the layer thickness to about 50% can effectively suppress cross-diffusion. Due to the reduced cross section of the semiconductor layer 22 in the area of the trench structure 24 ' may diffuse correspondingly less dopant atoms from one doping region to the other. In this variant, it is particularly advantageous that the etching requires less time than a complete etching up to the dielectric layer 21 , Under certain circumstances, the semiconductor layer 22 in the area of the trench structure 24 ' also be necessary, for example, if cobalt silicide as a material for the subsequent metallization 30 is used. Here, a silicon layer is needed as a substrate for the deposition of pure cobalt, wherein the cobalt silicide is formed only by a reaction of the cobalt with the underlying silicon. 3D shows the in the semiconductor layer 22 created trench structure 24 ' after the etching step.

Wie in 3E gezeigt ist, wird die Hartmaske 40' in einem weiteren Verfahrensschritt entfernt.As in 3E shown is the hard mask 40 ' removed in a further process step.

Im letzten Schritt des erfindungsgemäßen Verfahrens wird analog zu den beiden vorhergehenden Verfahrensvarianten eine metallische Schicht 30 auf der Halbleiterschicht 22 abgeschieden. Dabei wird das metallische Material auch auf das in der Grabenstruktur 24' verbliebene Halbleitermaterial abgeschieden. Wie 3F zeigt, wird die Grabenstruktur 24' dabei komplett aufgefüllt. Aufgrund der relativ geringen Breite x und der gegenüber der zweiten Verfahrensvariante geringeren Tiefe t der Grabenstruktur 24' bildet die metallische Schicht 30 keine Stufen oberhalb der Grabenstruktur 24' mehr aus.In the last step of the process according to the invention, a metallic layer is produced analogously to the two preceding process variants 30 on the semiconductor layer 22 deposited. At the same time, the metallic material also becomes that in the trench structure 24 ' remaining semiconductor material deposited. As 3F shows, the trench structure becomes 24 ' completely filled. Due to the relatively small width x and the lower depth t of the trench structure compared to the second method variant 24 ' forms the metallic layer 30 no steps above the trench structure 24 ' more out.

Im Unterschied zu der in den 2A bis 2F dargestellten Verfahrensvariante ist in den 3A bis 3F die Dotierung des zweiten Gate-Elektrode nicht gezeigt. Eine solche Dotierung kann im Vorfeld der hier dargestellten Verfahrensschritte stattfinden, wobei z.B. die gesamte Halbleiterschicht 22 in den beiden Dotierbereichen 23, 23' dieselbe Dotierung erhält. Die in 3B gezeigte Implantation stellt in diesem Fall eine zweite Dotierung des ersten Dotiergebietes 23 dar. Sofern in den beiden Dotierschritten derselbe Typ von Dotier stoff verwendet wird, erhält das erste Dotiergebiet eine gegenüber dem zweiten Dotiergebiet 23' stärkere Dotierstoffkonzentration.Unlike in the 2A to 2F shown method variant is in the 3A to 3F the doping of the second gate electrode not shown. Such doping may take place in advance of the method steps shown here, wherein, for example, the entire semiconductor layer 22 in the two doping regions 23 . 23 ' receives the same doping. In the 3B shown implantation in this case provides a second doping of the first doping region 23 If in the at the doping steps, the same type of dopant is used, the first doping region is replaced with respect to the second doping region 23 ' stronger dopant concentration.

Eine nachfolgende Gatestrukturierung muss der Verdickung des Metalls an der Position 24' Rechnung tragen. Sie ist jedoch als unkritisch einzustufen, da die STI-Stufenhöhen in einer ähnlichen Höhe vorhanden sind, so dass Schichtdickenschwankungen in dieser Größenordnung in der Ätzung enthalten sind.A subsequent gate patterning must be the thickening of the metal at the position 24 ' Take into account. However, it is to be classified as uncritical, since the STI step heights are present in a similar height, so that layer thickness variations of this magnitude are included in the etching.

1010: HalbleitersubstratSemiconductor substrate
1111: Grabenisolationgrave insulation
2020: Schichtstapellayer stack
2121: dielektrische Schichtdielectric layer
2222: HalbleiterschichtSemiconductor layer
23, 23'23 23 ': erstes und zweites Dotiergebietfirst and second doping region
2424: undotierter Bereich der Halbleiterschichtundoped Area of the semiconductor layer
24'24 ': GrabensrukturGrabensruktur
3030: metallische Schichtmetallic layer
4040: erste Lackmaskefirst resist mask
40'40 ': Hartmaskehard mask
4141: erste Dotierungfirst endowment
4242: zweite Lackmaskesecond resist mask
4343: zweite Dotierungsecond endowment

Claims

Method for producing an integrated circuit on a substrate, wherein on the substrate ( 10 ) a layer stack ( 20 ), which is a dielectric layer ( 21 ) and one on the dielectric layer ( 21 ), initially undoped gate layer ( 22 ), wherein within the gate layer ( 22 ) a first and a second doping region ( 23 . 23 ' ) are generated laterally adjacent each with different dopants, wherein the first of the two doping regions ( 23 . 23 ' ) the gate layer ( 22 ) is generated by using a photolithographic mask ( 40 ), the mask ( 40 ) is laterally etched back after the doping step by means of an isotropic etching step, so that a region provided for a trench structure (FIG. 24 ) between the edge of the first doping region and the edge of the etched back mask on a still undoped part of the gate layer ( 22 ), wherein the area provided for the trench structure ( 24 ) the gate layer ( 22 ) is then ablated to the predetermined depth to the trench structure ( 24 ' ) forming the two doping regions ( 23 . 23 ' ) and after which a metallic layer ( 30 ) on the gate layer ( 22 ) is deposited so that the metallic layer ( 30 ) the two doping regions ( 23 . 23 ' ) electrically conductively connects to each other.

Method according to Claim 1, characterized in that the two doping regions ( 23 . 23 ' ) the gate layer ( 22 ) are doped so that an undoped region ( 24 ) in the gate layer ( 22 ) between the two doping regions ( 23 . 23 ' ), wherein the trench structure ( 24 ' ) in the undoped region ( 24 ) is formed.

Method according to claim 1 or 2, characterized in that between the photolithographic mask ( 40 ) and the gate layer ( 22 ) a hard mask ( 40 ' ) arranged with the photolithographic mask ( 40 ) is etched back and the subsequent erosion of the gate layer ( 22 ) serves as an etching mask in the exposed area.

Method according to one of claims 1 to 3, characterized in that the doping of the second doping region ( 23 . 23 ' ) after creating the trench structure ( 24 ' ) he follows.

Method according to one of the preceding claims, characterized in that the gate layer ( 22 ) in the region of the trench structure ( 24 ' ) is removed to less than 50% of the original layer thickness.

Method according to one of claims 1 to 4, characterized in that the gate layer ( 22 ) in the region of the trench structure ( 24 ' ) to the dielectric layer ( 21 ) is removed.

Method according to one of the preceding claims, characterized in that the etching of the trench structure ( 24 ' ) using NH ₄ OH.

Method according to one of the preceding claims, characterized in that the two doping regions ( 23 . 23 ' ) the gate layer ( 22 ) with different Dotierstoffkon concentrations and / or different dopants are generated.

Method according to one of the preceding claims, characterized in that the two doping regions ( 23 . 23 ' ) the gate layer ( 22 ) after creating the trench structure ( 24 ' ) are thermally activated.

Method according to one of the preceding claims, characterized characterized in that the integrated circuit as a dual-work-function semiconductor structure is trained.

Method according to one of the preceding claims, characterized in that the lateral distance between the two doping regions ( 23 . 23 ' ) is less than 400 nm.