Die
Erfindung betrifft einen Halbleiterspeicherbaustein mit ersten und
zweiten Datenleitungen bzw. Datenabtastverstärkern.The
The invention relates to a semiconductor memory device with first and
second data lines or Datenabtastverstärkern.
1 zeigt
eine herkömmliche
Architektur für
einen dynamischen Speicher mit direktem Zugriff (DRAM). Wie aus
der 1 ersichtlich ist, umfass der DRAM 1 eine Mehrzahl
von Speicherbänken BANK-1
bis BANK-4. Jede Speicherbank BANK-1 bis BANK-4 umfasst eine Mehrzahl
von Speicherzellen MC. Zeilendecoder und Spaltendecoder decodieren eine
Adresse und schalten Wortleitungen WL und Spaltenauswahlleitungen
CSL frei, um beispielsweise Daten aus einer der Speicherzellen MC
auszulesen. Eine Datenausgabe von der Speicherzelle MC wird auf
einer Bitleitung BL ausgegeben. Ein Bitleitungsabtastverstärker BLSA
tastet den von der Speicherzelle MC ausgegebenen Datenwert ab und
verstärkt
ihn und gibt den abgetasteten Datenwert auf einer Datenleitung DL
und einer komplementären
Datenleitung DLB aus. Multiplexer MUX1, MUX2, MUX3 und MUX4, die
jeweils einer der Speicherbänke BANK-1
bis BANK-4 zugeordnet sind, geben den Datenwert auf der Datenleitung
DL und der komplementären
Datenleitung DLB basierend auf einer empfangenen Bankadresse BA1
bis BA4 selektiv aus. 1 shows a conventional dynamic random access memory (DRAM) architecture. Like from the 1 As can be seen, the DRAM 1 comprises a plurality of memory banks BANK-1 to BANK-4. Each memory bank BANK-1 to BANK-4 comprises a plurality of memory cells MC. Row decoders and column decoders decode an address and enable word lines WL and column selection lines CSL, for example, to read out data from one of the memory cells MC. A data output from the memory cell MC is output on a bit line BL. A bit line sense amplifier BLSA samples and amplifies the data output from the memory cell MC and outputs the sampled data on a data line DL and a complementary data line DLB. Multiplexers MUX1, MUX2, MUX3 and MUX4, which are respectively assigned to one of the memory banks BANK-1 to BANK-4, selectively output the data on the data line DL and the complementary data line DLB based on a received bank address BA1 to BA4.
Da
die Bitleitungsabtastverstärker
BLSA sehr klein sind und die Last auf der Datenleitung sehr groß ist, wird
ein Datenleitungsabtastverstärker
DSA benutzt, um das Signal auf der jeweiligen Datenleitung zusätzlich zu
verstärken,
die durch einen der Multiplexer MUX1 bis MUX4 mit dem Datenleitungsabtastverstärker DSA
verbunden ist. Im Wesentlichen sind zwei Arten von Datenleitungsabtastverstärkern DSA
bekannt, ein Spannungsabtastverstärker VSA und ein Stromabtastverstärker CSA.
Der Spannungsabtastverstärker
VSA verstärkt
ein Signal, um einen großen
Spannungsausschlag zu erzielen, und es wird eine merkliche Zeitdauer
benötigt, um
das Signal zwischen zwei Zuständen
zu wechseln. Im Gegensatz dazu wird für einen Zustandswechsel beim
Stromabtastverstärker
CSA weniger Zeit benötigt,
dafür ist
der Spannungsausschlag nicht sehr groß. Daher hat der Stromabtastverstärker CSA eine
schnellere Reaktionsgeschwindigkeit als der Spannungsabtastverstärker VSA,
der einen größeren Spannungsausschlag
erzeugt. Um die Vorteile beider Verstärkerarten zur Verfügung zu
stellen, umfasst der herkömmliche
Daten leitungsabtastverstärker
DSA aus 1 einen Stromabtastverstärker CSA
und einen Spannungsabtastverstärker
VSA.Since the bit line sense amplifiers BLSA are very small and the load on the data line is very large, a data line sense amplifier DSA is used to additionally amplify the signal on the respective data line connected through one of the multiplexers MUX1 to MUX4 to the data line sense amplifier DSA. In essence, two types of data line sense amplifiers DSA are known, a voltage sense amplifier VSA and a current sense amplifier CSA. The voltage sense amplifier VSA amplifies a signal to achieve a large voltage swing, and a significant amount of time is required to switch the signal between two states. In contrast, less time is needed for a state change in the current sense amplifier CSA, but the voltage swing is not very large. Therefore, the current sense amplifier CSA has a faster response speed than the voltage sense amplifier VSA, which generates a larger voltage swing. To provide the advantages of both types of amplifiers, the conventional data line sense amplifier comprises DSA 1 a current sense amplifier CSA and a voltage sense amplifier VSA.
Wie
aus 1 weiter ersichtlich ist, werden, wenn die Anzahl
von Datenanschlüssen
DQ1 bis DQn gleich acht ist, acht Datenleitungsabtastverstärker DSA
zur Verfügung
gestellt, was bedeutet, dass auch acht Stromabtastverstärker CSA
zur Verfügung gestellt
werden. Während
die Reaktionsgeschwindigkeit der Stromabtastverstärker CSA
größer als
die Reaktionsgeschwindigkeit der Span nungsabtastverstärker VSA
ist, verbrauchen die Stromabtastverstärker CSA im Betrieb mehr Energie.
Dies kann zu signifikanten Problemen bei Speicherbausteinen mit
einer größeren Datenkapazität führen, da
jede Datenanschlussfläche
oder je der Datenanschluss DQ einen zugehörigen Stromabtastverstärker CSA
benötigt.How out 1 Further, when the number of data terminals DQ1 to DQn is eight, eight data line sense amplifiers DSA are provided, which means that eight current sense amplifiers CSA are also provided. While the response speed of the current sense amplifiers CSA is greater than the response speed of the voltage sense amplifiers VSA, the current sense amplifiers CSA consume more power during operation. This can lead to significant problems for memory devices having a larger data capacity because each data pad or data port DQ requires an associated current sense amplifier CSA.
Die
Offenlegungsschrift US
2001/0024395 A1 offenbart eine schaltungstechnische Realisierung eines
derartigen Datenleitungsabtastverstärkeraufbaus mit Strom- und
Spannungsabtastverstärker, wobei
der dortige Aufbau außerdem
einen ausgangsseitigen Zwischenspeicher beinhaltet. Weitere spezielle
Datenleitungsabtastverstärkerschaltungen
vom Spannungs- und Stromabtastverstärkertyp sowohl für einadrige
Signalübertragung
als auch für
Differenzsignalübertragung
sind in der Patentschrift US 5.321.659 offenbart.The publication US 2001/0024395 A1 discloses a circuit implementation of such a data line sense amplifier construction with current and voltage sense amplifiers, where the structure also includes an output side buffer. Other specific voltage and current sense amplifier type data line sense amplifier circuits for both single-ended signal transmission and differential signal transmission are disclosed in the specification US 5,321,659 disclosed.
Es
ist Aufgabe der Erfindung, einen Halbleiterspeicherbaustein anzugeben,
der die oben genannten Schwierigkeiten herkömmlicher Halbleiterspeicherbausteine
ganz oder teilweise vermeidet.It
The object of the invention is to provide a semiconductor memory module,
the above-mentioned difficulties of conventional semiconductor memory devices
completely or partially avoids.
Die
Erfindung löst
diese Aufgabe durch einen Halbleiterspeicherbaustein mit den Merkmalen
des Patentanspruchs 1.The
Invention solves
this task by a semiconductor memory device with the features
of claim 1
Vorteilhafte
Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.advantageous
Further developments of the invention are specified in the dependent claims.
Vorteilhafte,
nachfolgend beschriebene Ausführungsformen
der Erfindung sowie das zu deren besserem Verständnis oben erläuterte,
herkömmliche
Ausführungsbeispiel
sind in den Zeichnungen dargestellt, in denen zeigen:Advantageous,
Embodiments described below
of the invention and the above for their better understanding explained,
conventional
embodiment
are shown in the drawings, in which:
1 ein
Blockschaltbild einer herkömmlichen
Architektur für
einen dynamischen Speicherbaustein mit direktem Zugriff (DRAM), 1 a block diagram of a conventional architecture for a dynamic random access memory device (DRAM),
2 ein
Blockschaltbild einer Architektur für ein erstes Ausführungsbeispiel
eines erfindungsgemäßen dynamischen
Speicherbausteins mit direktem Zugriff (DRAM), 2 1 is a block diagram of an architecture for a first embodiment of a dynamic random access memory device (DRAM) according to the invention;
3 ein
Schaltbild eines Datenleitungsabtastverstärkers aus 2,
der einen Stromabtastverstärker
und einen Spannungsabtastverstärker
umfasst, 3 a circuit diagram of a Datenleitungsabtastverstärkers from 2 comprising a current sense amplifier and a voltage sense amplifier,
4 ein
Strom-Spannungs-Diagramm eines MOS-Transistors im Stromabtastverstärker aus 3, 4 a current-voltage diagram of a MOS transistor in Stromabtastverstärker off 3 .
5 ein
Zeitablaufdiagramm von Signalen des Datenleitungsabtastverstärkers aus 3 während eines
Lesevorgangs, 5 a timing diagram of signals of the data line sense amplifier 3 during a read,
6 ein
Schaltbild eines von einem Spannungsabtastverstärker gebildeten Datenleitungsabtastverstärkers aus 2, 6 a circuit diagram of a voltage sense amplifier formed Datenleitungsabtastverstärkers from 2 .
7 ein
Zeitablaufdiagramm von Signalen des Datenleitungsabtastverstärkers aus 6 während eines
Lesevorgangs, 7 a timing diagram of signals of the Datenleitungsabtastverstärkers from 6 during a read,
8 ein
Blockschaltbild einer Architektur für ein zweites Ausführungsbeispiel
eines erfindungsgemäßen dynamischen
Speicherbausteins mit direktem Zugriff (DRAM), 8th 1 is a block diagram of an architecture for a second embodiment of a dynamic random access memory device (DRAM) according to the invention;
9 ein
Blockschaltbild einer Architektur für ein drittes Ausführungsbeispiel
eines erfindungsgemäßen dynamischen
Speicherbausteins mit direktem Zugriff (DRAM) und 9 a block diagram of an architecture for a third embodiment of a dynamic random access memory device (DRAM) according to the invention and
10 ein
Blockschaltbild einer Architektur für ein viertes Ausführungsbeispiel
eines erfindungsgemäßen dynamischen
Speicherbausteins mit direktem Zugriff (DRAM). 10 a block diagram of an architecture for a fourth embodiment of a dynamic random access memory (DRAM) according to the invention.
2 zeigt
eine Architektur für
ein erstes Ausführungsbeispiel
eines erfindungsgemäßen dynamischen
Speicherbausteins mit direktem Zugriff (DRAM). Wie aus 2 ersichtlich
ist, umfasst der DRAM 100 eine Mehrzahl von Speicherbänken BANK-1
bis BANK-4 in jedem Speicherblock. Jede Speicherbank BANK-1 bis
BANK-4 umfasst eine Mehrzahl von Speicherzellen MC. Ein jeweiliger
Zeilendecoder und ein jeweiliger Spaltendecoder decodieren eine
Adresse und geben Wortleitungen WL und Spaltenauswahlleitungen CSL
frei, um beispielsweise Daten aus der Speicherzelle MC zu lesen.
Die Daten werden von der Speicherzelle MC auf eine Bitleitung BL
ausgegeben. Ein Bitleitungsabtastverstärker BLSA tastet den von der
Speicherzelle MC ausgegebenen Datenwert ab und verstärkt ihn
und gibt den abgetasteten Datenwert auf einer Datenleitung DL und
einer komplementären
Datenleitung DLB aus. 2 shows an architecture for a first embodiment of a dynamic random access memory device (DRAM) according to the invention. How out 2 can be seen, includes the DRAM 100 a plurality of memory banks BANK-1 to BANK-4 in each memory block. Each memory bank BANK-1 to BANK-4 comprises a plurality of memory cells MC. A respective row decoder and a respective column decoder decode an address and release word lines WL and column selection lines CSL, for example, to read data from the memory cell MC. The data is output from the memory cell MC to a bit line BL. A bit line sense amplifier BLSA samples and amplifies the data output from the memory cell MC and outputs the sampled data on a data line DL and a complementary data line DLB.
Wie
aus 2 ersichtlich ist, führen die Datenleitungen DL
und DLB von jeder Speicherbank BANK-1 bis BANK-4 in einem Speicherblock
zu einer zugeordneten Datenleitungsabtastverstärker- und Multiplexerarchitektur 500,
die einen zugeordneten Datenanschluss oder eine zugeordnete Datenanschlussfläche DQ1,
... an einem Randbereich des DRAM-Bausteins bzw. DRAM-Chips 100 mit
einem Signal auf den Datenleitungen von einem der Speicherbänke BANK-1
bis BANK-4 versorgt. Wie aus 2 weiter
ersichtlich ist, sind die Datenleitungen für eine erste und dritte Speicherbank
BANK-1 und BANK3 aufgrund ihrer Nähe zu den Datenanschlüssen DQ
und der Datenleitungsabtastverstärker-
und Multiplexerarchitektur 500 wesentlich kürzer als
die Datenleitungen für
eine zweite und vierte Speicherbank BANK-2 und BANK-4. Daraus resultiert,
dass eine größere Last
auf den Datenleitungen für
die zweite und vierte Speicherbank BANK-2 und BANK-4 vorhanden ist.How out 2 As can be seen, the data lines DL and DLB from each memory bank BANK-1 to BANK-4 in a memory block lead to an associated data line sense amplifier and multiplexer architecture 500 having an associated data terminal or an associated data pad DQ1, ... at an edge area of the DRAM chip or DRAM chip 100 supplied with a signal on the data lines from one of the banks BANK-1 to BANK-4. How out 2 As can further be seen, the data lines for a first and third memory bank are BANK-1 and BANK3 due to their proximity to the data ports DQ and the data line sense amplifier and multiplexer architecture 500 much shorter than the data lines for a second and fourth bank BANK-2 and BANK-4. As a result, there is a greater load on the data lines for the second and fourth banks BANK-2 and BANK-4.
Die
jeweilige Datenleitungsabtastverstärker- und Multiplexerarchitektur 500 umfasst
erste bis vierte Multiplexer 11 bis 14, die mit
den Datenleitungen von den ersten bis vierten Speicherbänken BANK-1 bis
BANK-4 verbunden sind. Jeder Multiplexer 11 bis 14 gibt
das Signal auf der zugeordneten Datenleitung basierend auf der empfangenen
Bankadresse BA1 bis BA4 selektiv aus. Die Ausgänge des ersten und dritten
Multiplexers 11 und 13 sind mit einem ersten Datenleitungsabtastverstärker S11
und die Ausgänge
des zweiten und vierten Multiplexers 12 und 14 sind
mit einem zweiten Datenleitungsabtastverstärker S12 verbunden. Der erste
Datenleitungsabtastverstärker
S11 ist nur als Spannungsabtastverstärker VSA ausgeführt und
der zweite Datenleitungsabtastverstärker S12 umfasst einen Stromabtastverstärker CSA
und einen Spannungsabtastverstärker
VSA.The respective data line sense amplifier and multiplexer architecture 500 includes first to fourth multiplexers 11 to 14 which are connected to the data lines from the first to fourth memory banks BANK-1 to BANK-4. Each multiplexer 11 to 14 selectively outputs the signal on the associated data line based on the received bank address BA1 to BA4. The outputs of the first and third multiplexers 11 and 13 are connected to a first Datenleitungsabtastverstärker S11 and the outputs of the second and fourth multiplexer 12 and 14 are connected to a second data line sense amplifier S12. The first data line sense amplifier S11 is implemented only as a voltage sense amplifier VSA and the second data line sense amplifier S12 comprises a current sense amplifier CSA and a voltage sense amplifier VSA.
Der
erste Datenleitungsabtastverstärker
S11 verstärkt
die Signale auf den kürzeren
Datenleitungen der ersten und dritten Speicherbank BANK-1 und BANK-3,
die näher
am Datenanschluss DQ1, ... und der Datenleitungsabtastverstärker- und
Multiplexerarchitektur 500 angeordnet sind. Der zweite
Datenleitungsabtastverstärker
S12 verstärkt
die Signale auf den längeren
Datenleitungen der zweiten und vierten Speicherbank BANK-2 und BANK-4,
die weiter weg vom Datenanschluss DQ1, ... und der Datenleitungsabtastverstärker- und
Multiplexerarchitektur 500 angeordnet sind. Zur Verstärkung der
Signale auf den Datenleitungen mit einer kleineren Last wird nur
der Spannungsabtastverstärker
VSA benutzt, während zur
Verstärkung
der Signale auf den Datenleitungen mit einer größeren Last der Spannungsabtastverstärker VSA
und der Stromabtastverstärker
CSA benutzt werden.The first data line sense amplifier S11 amplifies the signals on the shorter data lines of the first and third memory banks BANK-1 and BANK-3 closer to the data terminal DQ1, ... and the data line sense amplifier and multiplexer architecture 500 are arranged. The second data line sense amplifier S12 amplifies the signals on the longer data lines of the second and fourth memory banks BANK-2 and BANK-4 further away from the data terminal DQ1, ... and the data line sense amplifier and multiplexer architecture 500 are arranged. For amplifying the signals on the data lines with a smaller load, only the voltage sense amplifier VSA is used, while for amplifying the signals on the data lines with a larger load, the voltage sense amplifier VSA and the current sense amplifier CSA are used.
Ein
fünfter
Multiplexer 15 gibt basierend auf einer verbundenen Bankadresse
BA13, die aus einer logischen ODER-Verknüpfung der Bankadresse BA1 mit
der Bankadresse BA3 resultiert, selektiv die vom ersten Datenleitungsabtastverstärker S11
verstärkten
Signale an den Datenanschluss DQ1, ... aus. Ein sechster Multiplexer 16 gibt
basierend auf einer verbundenen Bankadresse BA24, die aus einer
logischen ODER-Verknüpfung der
Bankadresse BA2 mit der Bankadresse BA4 resultiert, selektiv die
vom zweiten Datenleitungsabtastverstärker S12 verstärkten Signale
an den gleichen Datenanschluss DQ1, ... aus.A fifth multiplexer 15 based on a connected bank address BA13, which results from a logical OR of the bank address BA1 with the bank address BA3, selectively outputs the signals amplified by the first data line sense amplifier S11 to the data terminal DQ1, .... A sixth multiplexer 16 Sends the signals amplified by the second data line sense amplifier S12 to the same data terminal DQ1, ... based on a connected bank address BA24 resulting from a logical OR of the bank address BA2 with the bank address BA4.
3 zeigt
ein Schaltbild des zweiten Datenleitungsabtastverstärkers S12
aus 2, in Verbindung mit einer Speicherzelle MC und
einem Bitleitungsabtastverstärker 210.
Die Speicherzelle MC, die einen Zugriffstransistor AT und eine Kapazität CAP umfasst,
speichert ein Datenbit mit einem hohen oder einem niedrigen logischen
Spannungspegel. In nicht gezeigter Weise werden ein Aktivierungsbefehl und
eine Zeilenadresse angelegt, um eine Wortleitung WL freizugeben.
Die Wortleitung WL gibt die Speicherzelle MC frei. Anders ausgedrückt, der Zugriffstransistor
AT wird durch die Wortleitung WL freigegeben und dann werden die
Daten an einem Zellenknoten C zur Bitleitung BL übertragen (durch Ladungsteilung).
Der Bitleitungsabtastverstärker 210 verstärkt die
auf die Bitleitung übertragenen
Daten, wenn Abtastfreigabesignale PS1, PS2 den Betrieb des Bitleitungsabtastverstärkers 210 freigeben. Über Kreuz
verbundene erste und zweite NMOS-Transistoren MN1 und MN2 und über Kreuz
verbundene erste und zweite PMOS-Transistoren
MP1 und MP2 dienen zur Verstärkung
der Spannungsdifferenz zwischen der Bitleitung BL und einer komplementären Bitleitung
BLB, wenn die Abtastreigabesignale PS1 und PS2 den Betrieb des Bitleitungsabtastverstärkers 210 freigeben.
Die Abtastfreigabesignale PS1 und PS2 geben den Betrieb des Bitleitungsabtastverstärkers 210 dadurch
frei, dass sie einen dritten NMOS- bzw. PMOS-Transistor MN3 und
MP3 leitend schalten, die einen Stromfluss durch den Bitleitungsabtastverstärker 210 ermöglichen. 3 Fig. 12 is a circuit diagram of the second data line sense amplifier S12 2 , in union with a memory cell MC and a Bitleitungsabtastverstärker 210 , The memory cell MC, which includes an access transistor AT and a capacitance CAP, stores a data bit having a high or a low logic voltage level. In a manner not shown, an activation command and a row address are applied to enable a word line WL. The word line WL releases the memory cell MC. In other words, the access transistor AT is enabled by the word line WL, and then the data at a cell node C is transferred to the bit line BL (by charge sharing). The bit line sense amplifier 210 amplifies the data transmitted to the bit line when sample enable signals PS1, PS2, the operation of the Bitleitungsabtastverstärkers 210 release. Cross-coupled first and second NMOS transistors MN1 and MN2 and cross-coupled first and second PMOS transistors MP1 and MP2 serve to amplify the voltage difference between the bit line BL and a complementary bit line BLB when the scan enable signals PS1 and PS2 control the operation of the bitline sense amplifier 210 release. The scan enable signals PS1 and PS2 indicate the operation of the bitline sense amplifier 210 free to conduct a third NMOS or PMOS transistor MN3 and MP3, which conducts a current through the Bitleitungsabtastverstärker 210 enable.
Werden
ein Lesebefehl und eine Spaltenadresse angelegt, dann erzeugt der
Spaltendecoder ein Spaltenauswahlleitungssignal auf einer Spaltenauswahlleitung
CSL. Die Spaltenauswahlleitung CSL gibt die Datenübertragung
von der Bitleitung BL zu einer Datenleitung DL und von der komplementären Bitleitung
BLB zu einer komplementären
Datenleitung DLB frei, indem sie einen vierten und fünften NMOS-Transistor
MN4 und MN5 leitend schaltet.Become
created a read command and a column address, then generates the
Column decoder, a column select line signal on a column select line
CSL. The column selection line CSL gives the data transfer
from the bit line BL to a data line DL and from the complementary bit line
BLB to a complementary
Data line DLB free, by adding a fourth and fifth NMOS transistor
MN4 and MN5 are turned on.
Entsprechend
einem Bankauswahlsignal BAi, wobei i eine natürliche Zahl ist, werden die
ersten bis vierten Multiplexer 11 bis 14 an- oder
abgeschaltet. In 3 ist nur ein Multiplexer dargestellt, der
den zweiten oder den vierten Multiplexer 12 oder 14 repräsentiert.
Der zweite und vierte Multiplexer 12 und 14 umfassen
jeweils Schalter S_DL und S_DLB, welche die Datenleitung DL und
die komplementäre Datenleitung
DLB selektiv mit dem Datenleitungsabtastverstärker S12 verbinden.In accordance with a bank selection signal BAi, where i is a natural number, the first through fourth multiplexers become 11 to 14 switched on or off. In 3 only one multiplexer is shown, the second or the fourth multiplexer 12 or 14 represents. The second and fourth multiplexer 12 and 14 Each of switches S_DL and S_DLB selectively connects the data line DL and the complementary data line DLB to the data line sense amplifier S12.
Der
Datenleitungsabtastverstärker
S12 umfasst einen Stromabtastverstärker 240 und einen Spannungsabtastverstärker 260.
Der Stromabtastverstärker 240 und
der Spannungsabtastverstärker 260 wenden
verschiedene Abtastverfahren an. Der Stromabtastverstärker 240 tastet
Stromunterschiede der Daten auf dem Datenleitungspaar DL und DLB
ab und erzeugt in Abhängigkeit
von der Stromdifferenz eine Potentialdifferenz zwischen Knoten in
der Datenleitung DL und der komplementären Datenleitung DLB. Die Potentialdifferenz
zwischen den Knoten DL und DLB erzeugt logische Pegel, die der Spannungsabtastverstärker 260 in
vollständige
CMOS-Spannungspegelausschläge
von VDD bis VSS konvertiert. Eine große Potentialdifferenz zwischen
den Knoten DL und DLB kann die Abtasteffizienz im Spannungsabtastverstärker 260 erhöhen. Die
Ausgabesignale des Spannungsabtastverstärkers 260 werden zu Treibern
MP12 und MN14 übertragen,
um diese an einen Datenanschluss DQ auszugeben.The data line sense amplifier S12 includes a current sense amplifier 240 and a voltage sense amplifier 260 , The current sense amplifier 240 and the voltage sense amplifier 260 use different scanning methods. The current sense amplifier 240 samples current differences of the data on the data line pair DL and DLB and generates a potential difference between nodes in the data line DL and the complementary data line DLB depending on the current difference. The potential difference between the nodes DL and DLB generates logic levels that the voltage sense amplifier 260 converted into complete CMOS voltage level excursions from VDD to VSS. A large potential difference between the nodes DL and DLB may be the sampling efficiency in the voltage sense amplifier 260 increase. The output signals of the voltage sense amplifier 260 are transmitted to drivers MP12 and MN14 to output to a data terminal DQ.
Wie
aus 3 ersichtlich ist, umfasst der Stromabtastverstärker 240 zwei
Lasttransistoren, die als vierter und fünfter PMOS-Transistor MP4 und MP5
ausgeführt
sind, und einen achten NMOS-Transistor MN8, der basierend auf einem
ersten Lesefreigabesignal PREAD1 den Betrieb des Stromabtastverstärkers 240 selektiv
freigibt, wobei ein erster Inverter I1 das erste Lesefreigabesignal
PREAD1 invertiert, bevor es an den vierten und fünften PMOS-Transistor MP4 und
MP5 angelegt wird. Der Stromabtastverstärker 240 umfasst über Kreuz
verbundene sechste und siebte PMOS-Transistoren MP6 und MP7 sowie
einen sechsten und siebten NMOS-Transistor MN6 und MN7, die in Reihe
zwischen dem sechsten bzw. dem siebten PMOS-Transistor MP6 bzw.
MP7 einerseits und dem achten NMOS-Transistor MN8 andererseits eingeschleift sind.
Der Stromabtastverstärker 240 tastet
Signale auf den Datenleitungen DL und DLB ab und verstärkt sie.How out 3 can be seen includes the Stromabtastverstärker 240 two load transistors, implemented as fourth and fifth PMOS transistors MP4 and MP5, and an eighth NMOS transistor MN8, which, based on a first read enable signal PREAD1, operate the current sense amplifier 240 selectively, wherein a first inverter I1 inverts the first read enable signal PREAD1 before being applied to the fourth and fifth PMOS transistors MP4 and MP5. The current sense amplifier 240 comprises cross-connected sixth and seventh PMOS transistors MP6 and MP7, and a sixth and seventh NMOS transistors MN6 and MN7 connected in series between the sixth and seventh PMOS transistors MP6 and MP7, respectively, and the eighth NMOS transistor MN8 on the other hand are looped. The current sense amplifier 240 samples signals on the data lines DL and DLB and amplifies them.
Die
Stromflüsse
durch den sechsten und siebten PMOS-Transistor MP6 und MP7 in 3 werden
als Ids1 bzw. Ids2 bezeichnet. Abhängig von der Differenz zwischen
den Stromflüssen
Ids1 und Ids2 wird die Spannungsdifferenz zwischen Ausgabeknoten
DDL und DDLB im Stromabtastverstärker 240 erzeugt. 4 zeigt
eine entsprechende Strom-Spannungs-Charakteristik
eines MOS-Transistors. Der sechste und der siebte PMOS-Transistor MP6
und MP7 arbeiten abhängig
von den Strömen Ids1
bzw. Ids2 unterschiedlich. Der spezifische Pegel der Gate-Source-Spannung Vgs
beträgt
zwischen 0,3 V und 0,5 V, was zur Drain-Source-Spannung Vds zwischen 0,5 V und
0,3 V passt.The current flows through the sixth and seventh PMOS transistors MP6 and MP7 in 3 are called Ids1 or Ids2. Depending on the difference between the current flows Ids1 and Ids2, the voltage difference between output nodes DDL and DDLB in the current sense amplifier 240 generated. 4 shows a corresponding current-voltage characteristic of a MOS transistor. The sixth and seventh PMOS transistors MP6 and MP7 operate differently depending on the currents Ids1 and Ids2, respectively. The specific level of the gate-source voltage Vgs is between 0.3 V and 0.5 V, which matches the drain-source voltage Vds between 0.5 V and 0.3 V.
Ein
zweites Lesefreigabesignal PREAD2 gibt den Betrieb des Spannungsabtastverstärkers 260 frei,
indem es einen achten und neunten PMOS-Transistor MP8 und MP9 sperrend
schaltet und einen neunten NMOS-Transistor MN9 leitend schaltet.
Dies ermöglicht
es der Spannungsdifferenz zwischen den Ausgabeknoten DDL und DDLB
im Stromabtastverstärker 240,
einen zehnten und elften NMOS-Transistor MN10 und MN11 zu treiben.
Der zehnte und elfte NMOS-Transistor MN10 und MN11 treiben die Spannungsverstärkung, um
eine verstärkte
Spannung VA an einem elften PMOS-Transistor MP11 und an einem dreizehnten
NMOS-Transistors MN13 zu erhalten, deren Gateanschlüsse miteinander
verbunden sind und die in Reihe mit dem neunten und elften NMOS-Transistor MN9 und
MN11 zwischen den Spannungen VDD und VSS eingeschleift sind, und
um eine verstärkte
komplementäre
Spannung VAB an einem zehnten PMOS-Transistor MP10 und an einem
zwölften
NMOS-Transistors MN12 zu erhalten, deren Gateanschlüsse miteinander
verbunden sind und die mit dem neunten und zehnten NMOS-Transistor MN9 und
MN10 in Reihe zwischen den Spannungen VDD und VSS eingeschleift
sind.A second read enable signal PREAD2 signals the operation of the voltage sense amplifier 260 by turning off an eighth and ninth PMOS transistor MP8 and MP9 and turning on a ninth NMOS transistor MN9. This allows the voltage difference between the output nodes DDL and DDLB in the current sense amplifier 240 to drive a tenth and eleventh NMOS transistor MN10 and MN11. The tenth and eleventh NMOS transistors MN10 and MN11 drive the voltage gain to a boosted voltage VA at an eleventh PMOS transistor MP11 and a thirteenth NMOS transistor MN13 whose gate terminals are connected to each other and which are connected in series with the ninth and eleventh NMOS transistor MN9 and MN11 between the voltages VDD and VSS, and an amplified complementary voltage VAB at one tenth PMOS transistor MP10 and a twelfth NMOS transistor MN12 whose gate terminals are connected to each other and which are connected to the ninth and tenth NMOS transistors MN9 and MN10 in series between the voltages VDD and VSS.
Die
verstärkte
Spannung VA wird durch einen zweiten und dritten Inverter I2 und
I3 invertiert und als Treibersignal an den zwölften PMOS- Transistor MP12 angelegt. Die komplementäre verstärkte Spannung
VAB wird durch einen vierten Inverter I4 invertiert und als Treibersignal
an den vierzehnten NMOS-Transistor MN14 angelegt. Der zwölfte PMOS-Transistor
MP12 und der vierzehnte NMOS-Transistor MN14 treiben den Ausgabeanschluss
DQ.The
increased
Voltage VA is through a second and third inverter I2 and
I3 inverted and applied as a drive signal to the twelfth PMOS transistor MP12. The complementary amplified tension
VAB is inverted by a fourth inverter I4 and as a drive signal
applied to the fourteenth NMOS transistor MN14. The twelfth PMOS transistor
MP12 and the fourteenth NMOS transistor MN14 drive the output terminal
DQ.
5 zeigt
ein Zeitablaufdiagramm der Schaltung aus 3 während eines
Lesevorgangs unter der Annahme, dass die Speicherzelle MC einen hohen
logischen Pegel speichert. Wird ein Aktivierungsbefehl mit einer
Zeilenadresse angelegt, dann wird die Wortleitung WL freigegeben
und die Bitleitungsabtastfreigabesignale PS1 und PS2 werden dann
freigegeben, um einen Abtastvorgang der korrespondierenden Bitleitungen
BL und BLB zu starten. Hierbei wird ein Lesebefehl mit einer Spaltenadresse angelegt
und eine entsprechende Spaltenauswahlleitung CSL wird freigegeben.
Ein Spannungssprung von 0,5 V auf der komplementären Bitleitung BLB wird durch
den Strompfad vom Lasttransistor MP5 zur Massespannung VSS über den
dritten NMOS-Transistor MN3 gemäß dem Prinzip
der Stromabtastung erzeugt. Die anfänglichen Zustände der
Datenleitungen DL und DLB werden mit der Versorgungsspannung VDD
vorgeladen. Ist die Spaltenauswahlleitung CSL freigegeben, dann
sind die Daten auf der Datenleitung DL auf einem Pegel von 2 V und
die Daten auf der komplementären
Datenleitung DLB sind auf einem Pegel von ungefähr 1,99 V (~2 V) unter der
Annahme, dass der Pegel der Versorgungsspannung VDD gleich 2 V ist
und die Massespannung einen Pegel von 0 V hat. 5 shows a timing diagram of the circuit 3 during a read operation on the assumption that the memory cell MC stores a high logic level. When an activation command having a row address is applied, the word line WL is enabled and the bit line strobe enable signals PS1 and PS2 are then enabled to start a scanning operation of the corresponding bit lines BL and BLB. In this case, a read command is applied with a column address and a corresponding column select line CSL is released. A voltage jump of 0.5 V on the complementary bit line BLB is generated by the current path from the load transistor MP5 to the ground voltage VSS via the third NMOS transistor MN3 according to the current sampling principle. The initial states of the data lines DL and DLB are precharged with the supply voltage VDD. When the column select line CSL is enabled, the data on the data line DL is at a level of 2V and the data on the complementary data line DLB is at a level of about 1.99V (~ 2V) assuming that the level the supply voltage VDD is equal to 2V and the ground voltage has a level of 0V.
Die
Spannungsdifferenz zwischen den Datenleitungen ist sehr klein, die
Stromdifferenz ist jedoch groß,
wie aus 4 ersichtlich ist. Jeder der beiden
Lasttransistoren MP4 und MP5 versorgt die Datenleitungen mit Strom
aus der Versorgungsspannung VDD. Der erste Strompfad von der Datenleitung DL
zur Versorgungsspannung VDD über
die MOS-Transistoren
MN4, MP1 und MP3 ist klein und der Stromfluss Ids1 über den
sechsten PMOS-Transistor MP6 ist groß. Der zweite Strompfad von
der komplementären
Datenleitung DLB zur Massespannung VSS über die Transistoren MN5, MN2
und MN3 ist länger
als der erste Strompfad und der Stromfluss Ids2 über den siebten PMOS-Transistor
MP7 ist klein. Wie aus 4 ersichtlich ist, ist der Spannungsunterschied
zwischen einem Gateknoten und einem Sourceknoten des siebten PMOS-Transistors MP7 gleich
0,3 V. Daher sind die Ausgabeknoten DDL bzw. DDLB des Stromabtastverstärkers 240 auf einem
Pegel von 1,7 V bzw. 1,5 V. Die zugehörigen Ausgabespannungen VAB
und VA des Spannungsabtastverstärkers 260 sind
auf einem Pegel von 2 V bzw. 0 V in Reaktion auf die Spannungspegel
von 1,7 V bzw. 1,5 V der Ausgabeknoten des Stromabtastverstärkers 240.
Der Datenanschluss DQ gibt korrespondierend mit dem abgetasteten
logischen Pegel der Speicherzelle MC ein Signal mit einem hohen
logischen Pegel von 2 V aus.The voltage difference between the data lines is very small, but the current difference is large, as is 4 is apparent. Each of the two load transistors MP4 and MP5 supplies the data lines with power from the supply voltage VDD. The first current path from the data line DL to the supply voltage VDD via the MOS transistors MN4, MP1 and MP3 is small and the current flow Ids1 via the sixth PMOS transistor MP6 is large. The second current path from the complementary data line DLB to the ground voltage VSS across the transistors MN5, MN2 and MN3 is longer than the first current path and the current flow Ids2 across the seventh PMOS transistor MP7 is small. How out 4 is apparent, the voltage difference between a gate node and a source node of the seventh PMOS transistor MP7 is equal to 0.3 V. Therefore, the output nodes DDL and DDLB of the current sense amplifier 240 at a level of 1.7V and 1.5V respectively. The associated output voltages VAB and VA of the voltage sense amplifier 260 are at a level of 2V and 0V in response to the voltage levels of 1.7V and 1.5V, respectively, of the output node of the current sense amplifier 240 , The data terminal DQ outputs a signal having a high logic level of 2V in correspondence with the sampled logic level of the memory cell MC.
6 zeigt
ein Schaltbild des ersten Datenleitungsabtastverstärkers S11
aus 2 in Verbindung mit einer Speicherzelle MC und
einem Bitleitungsabtastverstärker 210.
Dieses Schaltbild entspricht dem Schaltbild für den zweiten Datenleitungsabtastverstärker S12
aus 3 mit der Ausnahme, dass kein Stromabtastverstärker 240 vorhanden
ist. Stattdessen sind die Datenleitung DL und die komplementäre Datenleitung
DLB direkt mit dem zehnten bzw. elften NMOS-Transistor MN10 und
MN11 verbunden. 7 zeigt ein Zeitablaufdiagramm
der Schaltung aus 6 während eines Lesevorgangs unter
der Annahme, dass die Speicherzelle MC einen hohen logischen Pegel
speichert und die Versorgungsspannung VDD einen Pegel von 2 V und
die Massespannung VSS einen Pegel von 0 V hat. Das Zeitablaufdiagramm
von 7 wird durch die obige Beschreibung zum Zeitablaufdiagramm
aus 5 für
die Schaltung aus 3 verständlich. Daher wird hier auf
eine wiederholte Beschreibung verzichtet. 6 Fig. 12 is a circuit diagram of the first data line sense amplifier S11 2 in conjunction with a memory cell MC and a bit line sense amplifier 210 , This circuit diagram corresponds to the circuit diagram for the second data line sense amplifier S12 3 with the exception that no current sense amplifier 240 is available. Instead, the data line DL and the complementary data line DLB are directly connected to the tenth and eleventh NMOS transistors MN10 and MN11, respectively. 7 shows a timing diagram of the circuit 6 during a read operation on the assumption that the memory cell MC stores a high logic level and the supply voltage VDD has a level of 2V and the ground voltage VSS has a level of 0V. The timing diagram of 7 is made by the above description to the timing chart 5 for the circuit 3 understandable. Therefore, a repeated description is omitted here.
8 zeigt
ein Blockschaltbild einer Architektur für ein zweites Ausführungsbeispiel
eines erfindungsgemäßen DRAMs.
Wie aus 8 ersichtlich ist, umfasst der
DRAM 200 eine Mehrzahl von Speicherbänken BANK-1 bis BANK-4. Jede Speicherbank
BANK-1 bis BANK-4 ist in einen oberen und einen unteren Teil aufgeteilt,
wobei jeder obere und untere Teil die gleiche Struktur wie die im Zusammenhang
mit 2 beschriebenen Speicherbänke haben. Entsprechend gibt
jeder obere und untere Teil der Speicherbänke BANK-1 bis BANK-4 einen
abgetasteten Datenwert auf einer Datenleitung DL1U, DL2U, DL1L,
DL2L, ... und einer komplementären
Datenleitung DL1UB, DL2UB, DL1LB, DL2LB, ... aus. 8th shows a block diagram of an architecture for a second embodiment of a DRAM according to the invention. How out 8th can be seen, includes the DRAM 200 a plurality of memory banks BANK-1 to BANK-4. Each memory bank BANK-1 to BANK-4 is divided into an upper and a lower part, wherein each upper and lower part have the same structure as those associated with 2 have described memory banks. Accordingly, each upper and lower part of the memory banks BANK-1 to BANK-4 outputs a sampled data on a data line DL1U, DL2U, DL1L, DL2L, ... and a complementary data line DL1UB, DL2UB, DL1LB, DL2LB, ....
Wie
aus 8 ersichtlich ist, führen die Datenleitungen von
jedem oberen und unteren Teil der Speicherbänke BANK-1 bis BANK-4 zu einer
Datenleitungsabtastverstärker-
und Multiplexerarchitektur 502, die Signale an die Datenleitungen
zu den Datenanschlüssen
oder Datenanschlussflächen
DQ1, ... ausgibt, die entlang eines Mittenbereichs des DRAM-Bausteins 200 angeordnet
sind. Wie weiter aus der 8 ersichtlich ist, sind die
Datenleitungen für
die unteren Teile der Speicherbänke
BANK-1 bis BANK-4 wegen ihrer Nähe
zu den Datenanschlüssen DQ1,
... und der Datenleitungsabtastverstärker- und Multiplexerarchitektur 502 wesentlich
kürzer
als die Datenleitungen für
die oberen Teile der Speicherbänke
BANK-1 bis BANK-4. Daraus resultiert, dass eine größere Belastung
auf den Datenleitungen für
die oberen Teile der Speicherbänke
BANK-1 bis BANK-4 vorhanden ist.How out 8th As can be seen, the data lines from each upper and lower part of the memory banks BANK-1 to BANK-4 lead to a data line sense amplifier and multiplexer architecture 502 which outputs signals to the data lines to the data terminals or data pads DQ1, ... along a center area of the DRAM device 200 are arranged. How further from the 8th As can be seen, the data lines for the lower parts of the memory banks are BANK-1 to BANK-4 because of their proximity to the data ports DQ1, ... and the data line sense amplifier and multiplexer architecture 502 much shorter than the data lines for the upper parts of the banks BANK-1 to BANK-4. As a result, there is a greater burden on the data lines for the upper parts of the memory banks BANK-1 to BANK-4.
Die
Datenleitungsabtastverstärker-
und Multiplexerarchitektur 502 umfasst erste bis vierte
untere Multiplexer 211 bis 214, die mit den Datenleitungen von
den unteren Teilen der ersten bis vierten Speicherbänke BANK-1
bis BANK-4 verbunden sind. Jeder der unteren Multiplexer 211 bis 214 gibt
selektiv basierend auf einer zugehörigen empfangenen Bankadresse
BA1 bis BA4 das Signal auf der zugeordneten Datenleitung aus. Die
Ausgänge
der ersten bis vierten unteren Multiplexer 211 bis 214 sind
mit einem ersten Datenleitungsabtastverstärker S11 verbunden, der die
verstärkten
Signale an den Datenanschluss DQ1, ... ausgibt.The data line sense amplifier and multiplexer architecture 502 includes first to fourth lower multiplexers 211 to 214 which are connected to the data lines from the lower parts of the first to fourth memory banks BANK-1 to BANK-4. Each of the lower multiplexers 211 to 214 Selectively, based on an associated received bank address BA1 to BA4, outputs the signal on the associated data line. The outputs of the first to fourth lower multiplexers 211 to 214 are connected to a first data line sense amplifier S11 which outputs the amplified signals to the data terminals DQ1, ....
Die
Datenleitungsabtastverstärker-
und Multiplexerarchitektur 502 umfasst zusätzlich erste
bis vierte obere Multiplexer 251 bis 254, die
mit den Datenleitungen von den oberen Teilen der ersten bis vierten
Speicherbänke
BANK-1 bis BANK-4 verbunden sind. Jeder der oberen Multiplexer 251 bis 254 gibt
selektiv basierend auf einer zugehörigen empfangenen Bankadresse
BA1 bis BA4 das Signal auf der zugeordneten Datenleitung aus. Die
Ausgänge der
ersten bis vierten oberen Multiplexer 251 bis 254 sind
mit einem zweiten Datenleitungsabtastverstärker S12 verbunden, der die
verstärkten
Signale an den Datenanschluss DQ5, ... ausgibt.The data line sense amplifier and multiplexer architecture 502 additionally includes first to fourth upper multiplexers 251 to 254 which are connected to the data lines from the upper parts of the first to fourth memory banks BANK-1 to BANK-4. Each of the top multiplexers 251 to 254 Selectively, based on an associated received bank address BA1 to BA4, outputs the signal on the associated data line. The outputs of the first to fourth upper multiplexers 251 to 254 are connected to a second data line sense amplifier S12, which outputs the amplified signals to the data terminal DQ5,.
Der
erste Datenleitungsabtastverstärker
S11 umfasst nur einen Spannungsabtastverstärker VSA und der zweite Daten
leitungsabtastverstärker
S12 umfasst einen Stromabtastverstärker CSA und einen Spannungsabtastverstärker VSA.
Der erste und der zweite Datenleitungsabtastverstärker S11
und S12 weisen die gleiche Struktur wie diejenigen des oben im Zusammenhang
mit 2 beschriebenen Ausführungsbeispiels auf.The first data line sense amplifier S11 comprises only one voltage sense amplifier VSA and the second data line sense amplifier S12 comprises a current sense amplifier CSA and a voltage sense amplifier VSA. The first and second data line sense amplifiers S11 and S12 have the same structure as those of the above 2 described embodiment.
Der
erste Datenleitungsabtastverstärker
S11 verstärkt
Signale auf den kürzeren
Datenleitungen der unteren Teile der ersten bis vierten Speicherbänke BANK-1
bis BANK-4, die näher
an den Datenanschlüssen
DQ1 und der Datenleitungsabtastverstärker- und Multiplexerstruktur 502 angeordnet
sind. Der zweite Datenleitungsabtastverstärker S12 verstärkt Signale
auf den längeren
Datenleitungen der oberen Teile der ersten bis vierten Speicherbänke BANK-1
bis BANK-4, die weiter weg von den Datenanschlüssen DQ5, ... und der Datenleitungsabtastverstärker- und
Multiplexerstruktur 502 angeordnet sind. Daher wird nur
der Spannungsab tastverstärker VSA
benutzt, um die Signale auf den Datenleitungen mit der geringeren
Last zu verstärken,
und der Stromabtastverstärker
CSA und der Spannungsabtastverstärker
VSA werden benutzt, um die Signale auf den Datenleitungen mit der
größeren Last
zu verstärken.The first data line sense amplifier S11 amplifies signals on the shorter data lines of the lower parts of the first to fourth memory banks BANK-1 to BANK-4 closer to the data terminals DQ1 and the data line sense amplifier and multiplexer structure 502 are arranged. The second data line sense amplifier S12 amplifies signals on the longer data lines of the upper parts of the first to fourth memory banks BANK-1 to BANK-4 further away from the data terminals DQ5, ... and the data line sense amplifier and multiplexer structure 502 are arranged. Therefore, only the voltage sense amplifier VSA is used to amplify the signals on the lower load data lines, and the current sense amplifier CSA and the voltage sense amplifier VSA are used to amplify the signals on the data lines with the larger load.
9 zeigt
ein Blockschaltbild einer Architektur für ein drittes Ausführungsbeispiel
eines erfindungsgemäßen DRAMs.
Wie aus 9 ersichtlich ist, umfasst der
DRAM 300 eine Mehrzahl von Speicherbänken BANK-1 bis BANK-4. Jede Speicherbank
BANK-1 bis BANK-4 ist in einen oberen und einen unteren Teil aufgeteilt,
wobei jeder der oberen und unteren Teile die gleiche Struktur wie
die im Zusammenhang mit 2 beschriebenen Speicherbänke haben.
Entsprechend gibt jeder obere und untere Teil der Speicherbänke BANK-1
bis BANK-4 einen abgetasteten Datenwert auf einer Datenleitung DL
und einer komplementären
Datenleitung DLB aus. 9 shows a block diagram of an architecture for a third embodiment of a DRAM according to the invention. How out 9 can be seen, includes the DRAM 300 a plurality of memory banks BANK-1 to BANK-4. Each memory bank BANK-1 to BANK-4 is divided into upper and lower parts, each of the upper and lower parts having the same structure as those associated with 2 have described memory banks. Accordingly, each upper and lower part of the memory banks BANK-1 to BANK-4 outputs a sampled data on a data line DL and a complementary data line DLB.
Wie
aus 9 ersichtlich ist, führen die Datenleitungen von
jedem oberen und unteren Teil der Speicherbänke BANK-1 bis BANK-4 zu einer
Datenleitungsabtastverstärker-
und Multiplexerarchitektur 504, die Signale an die Datenleitungen
zu den Datenanschlüssen
oder Datenanschlussflächen
DQ1, ... ausgibt, die entlang eines Mittenbereichs des DRAM-Bausteins 300 angeordnet
sind. Wie weiter aus der 9 ersichtlich ist, sind die
Datenleitungen für
die unteren Teile der Speicherbänke
BANK-1 bis BANK-4 wegen ihrer Nähe
zu den Datenanschlüssen DQ1,
... und der Datenleitungsabtastverstärker- und Multiplexerarchitektur 504 wesentlich
kürzer
als die Datenleitungen für
die oberen Teile der Speicherbänke
BANK-1 bis BANK-4. Daraus resultiert, dass eine größere Belastung
auf den Datenleitungen für
die oberen Teile der Speicherbänke
BANK-1 bis BANK-4 vorhanden ist.How out 9 As can be seen, the data lines from each upper and lower part of the memory banks BANK-1 to BANK-4 lead to a data line sense amplifier and multiplexer architecture 504 which outputs signals to the data lines to the data terminals or data pads DQ1, ... along a center area of the DRAM device 300 are arranged. How further from the 9 As can be seen, the data lines for the lower parts of the memory banks are BANK-1 to BANK-4 because of their proximity to the data ports DQ1, ... and the data line sense amplifier and multiplexer architecture 504 much shorter than the data lines for the upper parts of the banks BANK-1 to BANK-4. As a result, there is a greater burden on the data lines for the upper parts of the memory banks BANK-1 to BANK-4.
Die
Daten leitungsabtastverstärker-
und Multiplexerarchitektur 504 umfasst erste bis vierte
untere Multiplexer 311 bis 314, die mit den Daten leitungen von
den unteren Teilen der ersten bis vierten Speicherbänke BANK-1
bis BANK-4 verbunden sind. Jeder der unteren Multiplexer 311 bis 314 gibt
selektiv basierend auf einer zugehörigen empfangenen Bankadresse
BA1 bis BA4 das Signal auf der zugeordneten Datenleitung aus. Die
Ausgänge
des ersten und zweiten unteren Multiplexers 311 und 312 sind mit
einem ersten Datenleitungsabtastverstärker S11 verbunden, der die
verstärkten
Signale an einen ersten verbundenen Multiplexer 315 ausgibt.
Der erste verbundene Multiplexer 315 gibt die verstärkten Signale
basierend auf einer verbundenen Bankadresse BA12, die aus einer
logischen ODER-Verknüpfung der
Bankadresse BA1 mit der Bankadresse BA2 resultiert, selektiv an
einen Ausgabeanschluss DQ1, ... aus. Die Ausgänge des dritten und vierten
unteren Multiplexers 313 und 314 sind mit einem
anderen ersten Datenleitungsabtastleitungsverstärker S11 verbunden, der die
verstärkten
Signale an einen zweiten verbundenen Multiplexer 316 ausgibt.
Der zweite verbundene Multiplexer 316 gibt die verstärkten Signale
basierend auf einer verbundenen Bankadresse BA34, die aus einer
logischen ODER-Verknüpfung
der Bankadresse BA3 mit der Bankadresse BA4 resultiert, selektiv
an den gleichen Ausgabeanschluss DQ1, ... wie der erste verbundene
Multiplexer 316 aus.The data line sense amplifier and multiplexer architecture 504 includes first to fourth lower multiplexers 311 to 314 which are connected to the data lines from the lower parts of the first to fourth memory banks BANK-1 to BANK-4. Each of the lower multiplexers 311 to 314 Selectively, based on an associated received bank address BA1 to BA4, outputs the signal on the associated data line. The outputs of the first and second lower multiplexers 311 and 312 are connected to a first data line sense amplifier S11 which supplies the amplified signals to a first connected multiplexer 315 outputs. The first connected multiplexers 315 The amplified signals selectively output to an output terminal DQ1, ... based on a connected bank address BA12 resulting from a logical OR of the bank address BA1 with the bank address BA2. The outputs of the third and fourth lower multiplexer 313 and 314 are connected to another first data line sense line amplifier S11 which supplies the amplified signals to a second connected multiplexer 316 outputs. The second connected multiplexer 316 The amplified signals selectively input to the same output terminal DQ1, ... as the first connected multiplexer based on a connected bank address BA34 resulting from a logical OR of the bank address BA3 with the bank address BA4 316 out.
Die
Daten leitungsabtastverstärker-
und Multiplexerarchitektur 504 umfasst zusätzlich erste
bis vierte obere Multiplexer 351 bis 354, die
mit den Datenleitungen von den oberen Teilen der ersten bis vierten
Speicherbänke
BANK-1 bis BANK-4 verbunden sind. Jeder der oberen Multiplexer 351 bis 354 gibt
selektiv basierend auf einer zugehörigen empfangenen Bankadresse
BA1 bis BA4 das Signal auf der zugeordneten Datenleitung aus. Die
Ausgänge des
ersten und zweiten oberen Multiplexers 351 und 352 sind
mit einem zweiten Datenleitungsabtastverstärker S12 verbunden, der die
verstärkten
Signale an einen dritten verbundenen Multiplexer 355 ausgibt.
Der dritte verbundene Multiplexer 355 gibt die verstärkten Signale
basierend auf einer verbundenen Bankad resse BA12, die aus einer
logischen ODER-Verknüpfung
der Bankadresse BA1 mit der Bankadresse BA2 resultiert, selektiv
an einen Ausgabeanschluss DQ5, ... aus. Die Ausgänge des dritten und vierten
oberen Multiplexers 353 und 354 sind mit einem
anderen zweiten Datenleitungsabtastverstärker S12 verbunden, der die
verstärkten
Signale an einen vierten verbundenen Multiplexer 356 ausgibt. Der
vierte verbundene Multiplexer 356 gibt die verstärkten Signale
basierend auf einer verbundenen Bankadresse BA34, die aus einer
logischen ODER-Verknüpfung der
Bankadresse BA3 mit der Bankadresse BA4 resultiert, selektiv an
den gleichen Ausgabeanschluss DQ wie der dritte verbundene Multiplexer 356 aus.The data line sense amplifier and multiplexer architecture 504 additionally includes first to fourth upper multiplexers 351 to 354 which are connected to the data lines from the upper parts of the first to fourth memory banks BANK-1 to BANK-4. Each of the top multiplexers 351 to 354 Selectively, based on an associated received bank address BA1 to BA4, outputs the signal on the associated data line. The outputs of the first and second upper multiplexer 351 and 352 are connected to a second data line sense amplifier S12 which supplies the amplified signals to a third connected multiplexer 355 outputs. The third connected multiplexer 355 The amplified signals selectively output to an output terminal DQ5, ... based on a connected bank address BA12 resulting from a logical OR of the bank address BA1 with the bank address BA2. The outputs of the third and fourth upper multiplexer 353 and 354 are connected to another second data line sense amplifier S12 that supplies the amplified signals to a fourth connected multiplexer 356 outputs. The fourth connected multiplexer 356 The amplified signals selectively connect to the same output terminal DQ as the third connected multiplexer based on a connected bank address BA34 resulting from a logical OR of the bank address BA3 with the bank address BA4 356 out.
Der
erste Datenleitungsabtastverstärker
S11 umfasst nur einen Spannungsabtastverstärker VSA und der zweite Datenleitungsabtastverstärker S12 umfasst
einen Stromabtastverstärker
CSA und einen Spannungsabtastverstärker VSA. Der erste und zweite
Daten leitungsabtastverstärker
S11 und S12 weisen die gleiche Struktur wie diejenigen des oben im
Zusammenhang mit 2 beschriebenen Ausführungsbeispiels
auf.The first data line sense amplifier S11 includes only one voltage sense amplifier VSA, and the second data line sense amplifier S12 includes a current sense amplifier CSA and a voltage sense amplifier VSA. The first and second data line amplifiers S11 and S12 have the same structure as those of the above 2 described embodiment.
Der
erste Datenleitungsabtastverstärker
S11 verstärkt
Signale auf den kürzeren
Datenleitungen der unteren Teile der ersten bis vierten Speicherbänke BANK-1
bis BANK-4, die näher
an den Datenanschlüssen
DQ und der Datenleitungsabtastverstärker- und Multiplexerstruktur 504 angeordnet
sind. Der zweite Datenleitungsabtastverstärker S12 verstärkt Signale
auf den längeren
Datenleitungen der oberen Teile der ersten bis vierten Speicherbänke BANK-1
bis BANK-4, die weiter weg von den Datenanschlüssen DQ und der Datenleitungsabtastverstärker- und
Multiplexerstruktur 504 angeordnet sind. Daher wird nur
der Spannungsabtastverstärker
VSA benutzt, um die Signale auf den Datenleitungen mit der geringeren
Last zu verstärken,
und der Stromabtastverstärker
CSA und der Spannungsabtastverstärker
VSA werden benutzt, um die Signale auf den Datenleitungen mit der
größeren Last
zu verstärken.The first data line sense amplifier S11 amplifies signals on the shorter data lines of the lower portions of the first to fourth memory banks BANK-1 to BANK-4 closer to the data terminals DQ and the data line sense amplifier and multiplexer structure 504 are arranged. The second data line sense amplifier S12 amplifies signals on the longer data lines of the upper parts of the first to fourth memory banks BANK-1 to BANK-4 further away from the data terminals DQ and the data line sense amplifier and multiplexer structure 504 are arranged. Therefore, only the voltage sense amplifier VSA is used to amplify the signals on the lower load data lines, and the current sense amplifier CSA and the voltage sense amplifier VSA are used to amplify the signals on the data lines with the larger load.
10 zeigt
ein Blockschaltbild einer Architektur für ein viertes Ausführungsbeispiel
eines erfindungsgemäßen DRAMs.
Das Ausführungsbeispiel aus 10 ist
das gleiche wie das Ausführungsbeispiel
aus 2 mit der Ausnahme, dass die Datenanschlüsse DQ1,
... entlang eines Mittenbereichs des Halbleiterspeicherbausteins
angeordnet sind. 10 shows a block diagram of an architecture for a fourth embodiment of a DRAM according to the invention. The embodiment of 10 is the same as the embodiment 2 with the exception that the data connections DQ1, ... are arranged along a center region of the semiconductor memory module.
Bei
den oben beschriebenen Ausführungsbeispielen
ist typischerweise nur ein einziger Speicherblock mit Speicherbänken mit
einer Datenleitungsabtastverstärker-
und Multiplexerarchitektur dargestellt. Selbstverständlich kann
ein erfindungsgemäßer Halbleiterspeicherbaustein,
beispielsweise ein DRAM, in Abhängigkeit
von seiner Größe eine Mehrzahl
von Speicherblöcken,
Datenleitungsabtastverstärker-
und Multiplexerarchitekturen und Datenanschlüssen aufweisen.at
the embodiments described above
is typically only a single memory block with memory banks with
a data line sense amplifier
and multiplexer architecture. Of course you can
an inventive semiconductor memory device,
for example, a DRAM, depending on
of its size a majority
of memory blocks,
Datenleitungsabtastverstärker-
and multiplexer architectures and data ports.
Wie
aus der Beschreibung deutlich wird, umfasst der erfindungsgemäße Halbleiterspeicherbaustein
nicht für
jeden Datenanschluss einen Stromabtastverstärker CSA, sondern nur für einen
Teil von Datenanschlüssen
mit einer größeren Last,
wodurch der Energieverbrauch des Halbleiterspeicherbausteins reduziert
wird.As
is clear from the description, comprises the semiconductor memory device according to the invention
not for
each data port a current sense amplifier CSA, but only for one
Part of data ports
with a bigger load,
thereby reducing the power consumption of the semiconductor memory device
becomes.