Die
vorliegende Erfindung betrifft eine Treiberschaltung, insbesondere
mit Pegelumsetzfunktion, mit einem Eingang zum Empfang eines Eingangssignals,
mit einem Ausgang zur Ausgabe eines Ausgangssignals und mit einer
Halteschaltung, die mit dem Ausgang verbunden ist.The
The present invention relates to a driver circuit, in particular
with level conversion function, with an input for receiving an input signal,
with an output for outputting an output signal and having a
Holding circuit connected to the output.
Treiberschaltungen
werden in integrierten Schaltungen in einer Vielzahl von Anwendungen
eingesetzt. Beispielsweise wird eine Treiberschaltung in einer integrierten
Schaltung zur externen Kommunikation in einem Datenpfad der integrierten
Schaltung vorgesehen. Hierbei werden beispielsweise Daten der integrierten
Schaltung, die etwa in Form eines integrierten Speichers ausgeführt ist,
durch die Treiberschaltung nach außerhalb der integrierten Schaltung bzw.
des Speichers ausgegeben. Eine solche Treiberschaltung wird auch
als sogenannter OCD (Off-Chip Driver) bezeichnet.driver circuits
are used in integrated circuits in a variety of applications
used. For example, a driver circuit is integrated in one
Circuit for external communication in a data path of the integrated
Circuit provided. Here, for example, data of the integrated
Circuit, which is executed approximately in the form of an integrated memory,
through the driver circuit to the outside of the integrated circuit or
of the memory. Such a driver circuit will too
referred to as so-called OCD (Off-Chip Driver).
In
diesem Zusammenhang finden insbesondere Treiberschaltungen mit Pegelumsetzfunktion (sogenannte
Level-Shifter) Verwendung, die beispielsweise in dem OCD-Pfad eines
DRAM-Speichers vorgesehen sind. Ein solcher DRAM-Speicher arbeitet
mit einer relativ niedrigen Versorgungsspannung, so dass die auf
dem Speicherchip zu verarbeitenden Signale einen relativ niedrigen
High-Pegel aufweisen. Um beispielsweise ein auf dem Speicherchip
generiertes Datensignal nach außerhalb
des Speicherchips zu treiben, wird eine Treiberschaltung mit Pegelumsetzfunktion
eingesetzt, die das Datensignal mit dem relativ niedrigen High-Pegel
empfängt und
nach extern ein Ausgangssignal ausgibt, das demgegenüber einen
höheren
High-Pegel aufweist. Dadurch ist eine Kommunikation von Bausteinen
mit unterschiedlichem Spannungsniveau ermöglicht.In
In particular, driver circuits with level conversion function (so-called
Level shifter) use, for example, in the OCD path of a
DRAM memory are provided. Such a DRAM memory works
with a relatively low supply voltage, so that on
the memory chip to be processed signals a relatively low
High level. For example, one on the memory chip
generated data signal to outside
of the memory chip becomes a drive circuit with level conversion function
used the data signal with the relatively low high level
receives and
externally outputs an output signal, in contrast to a
higher
High level. This is a communication of blocks
with different voltage level allows.
Eine
solche Treiberschaltung, insbesondere in der Verwendung als OCD,
muss eine Reihe von Anforderungen erfüllen. So ist es beispielsweise
erforderlich, dass die Treiberschaltung eine möglichst konstante und vorab
definierte Verzögerungszeit
zwischen dem Empfang des Eingangssignals und der Ausgabe des Ausgangssignals
aufweist. Dies ist beispielsweise notwendig, um die hohen Anforderungen bei
der Datenausgabe eines synchronen Speichers zu erfüllen, denn
es ist hier insbesondere erforderlich, dass zwischen dem Taktsignal
des Speichers und den auszugebenden Daten eine exakte Zeitverzögerung (sogenanntes
tAC bei DDR DRAMs) eingehalten wird. Weiterhin stößt man im
allgemeinen an Grenzen dahingehend, dass ein vorgegebener sogenannter "Duty-Cycle" eingehalten wird,
der das Verhältnis
der Zeitspanne insbesondere eines hohen Signalpegels eines Signals
zu der Periodendauer des jeweiligen Signals kennzeichnet. Weiterhin
ist es Ziel, eine vergleichsweise kurze Zeitverzögerung im Schaltverhalten der
Treiberschaltung und einen niedrigen Stromverbrauch während des
Schaltvorgangs der Treiberschaltung zu erzielen. Ein weiteres Bestreben
liegt darin, den absoluten Wert einer Versorgungsspannung, bei der
die Treiberschaltung noch zuverlässig
arbeitet, im Hinblick auf Spannungsschwankungen zu maximieren.A
such driver circuit, in particular in the use as OCD,
must meet a number of requirements. That's the way it is, for example
required that the driver circuit be as constant and advance
defined delay time
between the reception of the input signal and the output of the output signal
having. This is necessary, for example, to meet the high demands
the data output of a synchronous memory, because
it is particularly necessary here that between the clock signal
the memory and the data to be output an exact time delay (so-called
tAC for DDR DRAMs). Continue to be in the
general on borders to the extent that a predetermined so-called "duty cycle" is met,
the relationship
the period of time, in particular a high signal level of a signal
to the period of the respective signal. Farther
It is the goal of a comparatively short time delay in the switching behavior of the
Driver circuit and low power consumption during the
Switching to achieve the driver circuit. Another aspiration
lies in the absolute value of a supply voltage at which
the driver circuit still reliable
works to maximize voltage fluctuations.
In 6 ist eine Treiberschaltung
mit Pegelumsetzfunktion nach dem Stand der Technik gezeigt. Die
Treiberschaltung 100 weist die in Reihe geschalteten Transistoren 101 und 102 auf,
die an einem Verbindungsknoten miteinander verbunden sind, wobei
das Ausgangssignal OUT_2 der Treiberschaltung 100 an diesem
Verbindungsknoten abgreifbar ist. In gleicher Weise sind die Transistoren 103 und 104 in
Reihe geschaltet, wobei das Ausgangssignal bOUT_2 an deren Verbindungsknoten abgreifbar
ist. Die Transistoren 101 und 103 sind als PFETs
ausgeführt,
die Transistoren 102 und 104 als NFETs. Das Eingangssignal
IN der Treiberschaltung 100 liegt am Steueranschluss des
Transistors 104 an und wird über einen Inverter 105 an
den Steueranschluss des Transistors 102 angelegt. Die Transistoren 101 und 103 liegen
an der positiven Versorgungsspannung vdd an, während die Transistoren 102 und 104 an
der Bezugsspannung gnd anliegen. Die Transistoren 101 und 103 bilden
eine Art Halteschaltung (sogenanntes Latch), die dafür sorgt,
dass die Ausgangssignale OUT_2 und bOUT_2 sich außerhalb
eines Schaltvorgangs in einem weitgehend stabilen Zustand befinden.
Da jedoch die Halteschaltung naturgemäß bestrebt ist, den jeweils
vorherrschenden Signalzustand beizubehalten, entsteht ein Problem dahingehend,
dass bei einem Schaltvorgang des Eingangssignals IN zwei der Transistoren 101 bis 104 zunächst gegeneinander
arbeiten, bevor der entsprechende Signalzustand des Ausgangssignals wechselt.
Eine solche Treiberschaltung ist im allgemeinen mit einem unsymmetrischen
Schaltverhalten behaftet, welches sich darin äußert, dass die Treiberschaltung
je nach Schaltrichtung unterschiedliche Verzögerungszeiten aufweist.In 6 For example, a prior art drive circuit with level shifting function is shown. The driver circuit 100 indicates the series connected transistors 101 and 102 which are connected to one another at a connection node, wherein the output signal OUT_2 of the driver circuit 100 can be tapped at this connection node. In the same way are the transistors 103 and 104 connected in series, wherein the output signal bOUT_2 can be tapped at the connection node. The transistors 101 and 103 are designed as PFETs, the transistors 102 and 104 as NFETs. The input signal IN of the driver circuit 100 is located at the control terminal of the transistor 104 and is powered by an inverter 105 to the control terminal of the transistor 102 created. The transistors 101 and 103 are at the positive supply voltage vdd while the transistors 102 and 104 abut the reference voltage gnd. The transistors 101 and 103 form a kind of latching circuit (so-called latch), which ensures that the output signals OUT_2 and bOUT_2 are in a largely stable state outside a switching operation. However, since the hold circuit naturally seeks to maintain the prevailing signal state, there arises a problem that, in a switching operation of the input signal IN, two of the transistors 101 to 104 initially work against each other before the corresponding signal state of the output signal changes. Such a driver circuit is generally associated with an asymmetrical switching behavior, which manifests itself in that the driver circuit has different delay times depending on the switching direction.
Das
Schaltverhalten der Treiberschaltung nach 6 kann diesbezüglich optimiert werden, indem
beispielsweise die Stromtreibefähigkeit
bzw. Stärke
der Transistoren 101 und 103 reduziert wird. Jedoch
erweist sich diese Maßnahme
als nachteilig dahingehend, dass eine Schwächung der Transistoren den "Duty-Cycle" des Ausgangssignals
verschlechtert. Wird die Treiberschaltung hingegen auf einen zufriedenstellenden "Duty-Cycle" hin optimiert, so
führt dies
dazu, dass der absolute Wert der Versorgungsspannung vdd, bei welcher
die Treiberschaltung noch zuverlässig
arbeitet, reduziert wird, ebenso wie die Geschwindigkeits-Performance
der Treiberschaltung. Steigt beispielsweise die Versorgungsspannung
vdd geringfügig
an, so führt
dies dazu, dass die Transistoren 101 und 103 stromergiebiger
werden, so dass der Effekt des Gegeneinander-Arbeitens mit den Transistoren 102 und 104 verstärkt wird.
Dadurch verschlechtert sich wiederum das Schaltverhalten der Treiberschaltung.
Damit ergibt sich jedoch das Erfordernis, dass die Versorgungsspannung
vdd keinesfalls eine kritische Grenze der Treiberschaltung überschreitet,
da ansonsten die PFETs zu stark werden und damit das Schaltverhalten
verschlechtern. Die Treiberschaltung nach 6 ist damit anfällig im Hinblick auf Parameterschwankungen
der Schaltungskomponenten der integrierten Schaltung, innerhalb
der die Treiberschaltung vorgesehen ist, wobei solche Parameterschwankungen
beispielsweise im Herstellungsprozess der integrierten Schaltung
verursacht sein können.The switching behavior of the driver circuit after 6 can be optimized in this regard, for example, by the Stromtreibefähigkeit or strength of the transistors 101 and 103 is reduced. However, this measure proves to be disadvantageous in that weakening of the transistors degrades the "duty cycle" of the output signal. On the other hand, if the driver circuit is optimized for a satisfactory duty cycle, the result is that the absolute value of the supply voltage vdd, at which the driver circuit is still operating reliably, is reduced, as is the speed performance of the driver circuit. For example, increases the versor voltage vdd slightly, this will cause the transistors 101 and 103 become more energetic, so that the effect of working against each other with the transistors 102 and 104 is reinforced. This in turn degrades the switching behavior of the driver circuit. However, this results in the requirement that the supply voltage vdd in no case exceeds a critical limit of the driver circuit, since otherwise the PFETs become too strong and thus impair the switching behavior. The driver circuit after 6 is thus susceptible to parameter variations of the circuit components of the integrated circuit, within which the driver circuit is provided, such parameter variations may be caused for example in the manufacturing process of the integrated circuit.
Der
vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Treiberschaltung
der eingangs genannten Art bereitzustellen, welche auch bei Schwankungen
der Versorgungsspannung zuverlässig
arbeitet und die ein weitgehend symmetrisches Schaltverhalten mit
möglichst
kurzen Schaltzeiten ermöglicht.Of the
The present invention is based on the object, a driver circuit
of the type mentioned above, which also with fluctuations
the supply voltage reliable
works and which has a largely symmetrical switching behavior
preferably
short switching times possible.
Diese
Aufgabe wird durch eine Treiberschaltung nach den Merkmalen des
Patentanspruchs 1 gelöst.These
Task is accomplished by a driver circuit according to the characteristics of
Patent claim 1 solved.
Die
Treiberschaltung gemäß der Erfindung weist
eine Treiberstufe mit einem ersten Transistor und einem zweiten
Transistor auf, deren Hauptstrompfade in Reihe geschaltet und an
einem Verbindungsknoten miteinander verbunden sind. Ein Ausgang
zur Ausgabe eines Ausgangssignals der Treiberschaltung ist mit dem
Verbindungsknoten verbunden. Weiterhin ist ein Eingang zum Empfang
eines Eingangssignals der Treiberschaltung und eine Halteschaltung
vorgesehen, die mit dem Ausgang verbunden ist. Die Treiberschaltung
nach der Erfindung enthält
eine Steuerschaltung mit einem ersten und zweiten Eingang sowie
einem Ausgang, wobei der erste Eingang das Eingangssignal empfängt, der zweite
Eingang das Ausgangssignal oder ein davon abgeleitetes Signal empfängt und
am Ausgang der Steuerschaltung ein Steuersignal abgreifbar ist.
Der Ausgang der Steuerschaltung ist mit dem Steueranschluss des
ersten Transistors verbunden, so dass das Steuersignal der Steuerschaltung
dem Steueranschluss des ersten Transistors zugeführt wird. Dem Steueranschluss
des zweiten Transistors wird das Eingangssignal zugeführt. Die
Steuerschaltung ist derart ausgebildet, dass bei einem Signalzustandswechsel
des Eingangssignals von einem ersten Signalzustand in einen zweiten
Signalzustand das Steuersignal der Steuerschaltung von einem ersten
Signalzustand in einen zweiten Signalzustand wechselt, wobei eine
Dauer des zweiten Signalzustands des Steuersignals kürzer ist
als eine Dauer des zweiten Signalzustands des Eingangssignals.The
Driver circuit according to the invention comprises
a driver stage having a first transistor and a second transistor
Transistor, whose main current paths are connected in series and on
a connection node are interconnected. An exit
for outputting an output signal of the driver circuit is connected to the
Connection node connected. There is also an entrance to the reception
an input signal of the driver circuit and a latch circuit
provided, which is connected to the output. The driver circuit
contains according to the invention
a control circuit having a first and second input and
an output, wherein the first input receives the input signal, the second input
Input receives the output signal or a signal derived therefrom and
at the output of the control circuit, a control signal can be tapped.
The output of the control circuit is connected to the control terminal of
connected to the first transistor, so that the control signal of the control circuit
is supplied to the control terminal of the first transistor. The control connection
of the second transistor, the input signal is supplied. The
Control circuit is designed such that at a signal state change
of the input signal from a first signal state to a second one
Signal state, the control signal of the control circuit of a first
Signal state changes to a second signal state, with a
Duration of the second signal state of the control signal is shorter
as a duration of the second signal state of the input signal.
Mit
der Treiberschaltung gemäß der Erfindung
ist es ermöglicht,
die einleitend beschriebenen Probleme einer Treiberschaltung nach 6 weitgehend
zu lösen.
Der erste Transistor, der insbesondere vom P-Leitfähigkeitstyp
ist, kann in der für
eine Treiberschaltung üblichen
Weise relativ stark dimensioniert werden, beispielsweise mit einem
Weiten-/Längen-Verhältnis, das
dem Zweifachen eines Weiten-/Längen-Verhältnisses
eines Transistors vom N-Leitfähigkeitstyp
entspricht. Hierbei ist der zweite Transistor insbesondere vom N-Leitfähigkeitstyp.
Die erfindungsgemäße Treiberschaltung
verhält
sich im wesentlichen wie eine normale Pufferschaltung im Hinblick
auf Geschwindigkeits-Performance und Verzögerungszeit im Schaltverhalten.
Durch die Steuerschal tung ist es ermöglicht, einen vollen Signalzustandswechsel
des Ausgangssignals in kurzer Zeit herbeizuführen, wobei in diesem Zustand
der Rückkopplungspfad
vom Ausgang der Treiberschaltung zum zweiten Eingang der Steuerschaltung
dazu führt,
dass der erste Transistor mit einem relativ kurz gepulsten Steuersignal
angesteuert wird. Die Halteschaltung dient dazu, diesen Signalzustand
in der Fortdauer zu halten. Bei einem Signalzustandswechsel des
Eingangssignals in der anderen Richtung wird der Signalübergang
des Ausgangssignals durch den zweiten Transistor herbeigeführt, wobei
in diesem Zustand der Rückkopplungspfad
keine Änderung
des Steuersignals der Steuerschaltung herbeiführt. Der erste Transistor der
Treiberstufe bleibt daher im inaktiven Zustand. Da die Halteschaltung
nunmehr lediglich Haltefunktion ausfüllen muss und nicht wesentlich
in den Schaltvorgang der Treiberstufe eingreift, kann die Halteschaltung
mit vergleichsweise kleinen Transistoren ausgeführt werden. Ein Gegeneinander-Arbeiten
der mit dem Ausgang der Treiberschaltung verbundenen Transistoren
wird wirksam vermieden. Als Folge davon kann eine höhere Schaltrate,
eine höhere
Spannungsdifferenz und ein verbesserter "Duty-Cycle" des Ausgangssignals der Treiberschaltung
erzielt werden. Die erfindungsgemäße Treiberschaltung ist weniger
anfällig
im Hinblick auf Technologieschwankungen. Sie lässt sich sehr kompakt anordnen,
so dass der Flächenverbrauch
der Treiberschaltung gering gehalten werden kann. Weiterhin zeichnet
sich die erfindungsgemäße Treiberschaltung
durch einen niedrigen Stromverbrauch aus.With the driver circuit according to the invention, it is possible to solve the problems of a driver circuit described in the introduction 6 largely to be solved. The first transistor, which is in particular of the P conductivity type, can be dimensioned relatively strongly in the manner customary for a driver circuit, for example with a width / length ratio which is twice the width / length ratio of a transistor from the N type. Conductivity type corresponds. Here, the second transistor is particularly of the N-conductivity type. The driver circuit according to the invention behaves essentially like a normal buffer circuit with regard to speed performance and delay time in the switching behavior. By the control scarf device, it is possible to bring about a full signal state change of the output signal in a short time, in which state the feedback path from the output of the driver circuit to the second input of the control circuit causes the first transistor is driven with a relatively short pulse control signal. The hold circuit serves to keep this signal state in continuation. In a signal state change of the input signal in the other direction, the signal transition of the output signal is brought about by the second transistor, in which state the feedback path causes no change in the control signal of the control circuit. The first transistor of the driver stage therefore remains in the inactive state. Since the holding circuit now only has to complete the holding function and does not significantly interfere with the switching operation of the driver stage, the holding circuit can be implemented with comparatively small transistors. Opposing the transistors connected to the output of the driver circuit is effectively avoided. As a result, a higher switching rate, a higher voltage difference and an improved duty cycle of the output signal of the driver circuit can be achieved. The driver circuit according to the invention is less susceptible to technology fluctuations. It can be arranged very compact, so that the area consumption of the driver circuit can be kept low. Furthermore, the driver circuit according to the invention is characterized by a low power consumption.
Die
erfindungsgemäße Treiberschaltung
ist insbesondere als Treiberschaltung mit Pegelumsetzfunktion (sogenannter
Level-Shifter) ausgeführt, wobei
die positive Versorgungsspannung, die am ersten Transistor anliegt,
einen höheren
Spannungswert aufweist als ein positiver High-Pegel des Eingangssignals.The driver circuit according to the invention is designed in particular as a driver circuit with level conversion function (so-called level shifter), wherein the positive supply voltage applied to the first transistor has a higher voltage value than a positive high level of the Eingangsi gnals.
Die
Treiberschaltung gemäß der Erfindung ist
vorteilhaft zur externen Kommunikation in einem Datenpfad einer
integrierten Schaltung, insbesondere eines integrierten Speichers
verwendbar. Die Treiberschaltung wird beispielsweise bevorzugt als
Level-Shifter in dem OCD-Pfad eines DRAMs eingesetzt.The
Driver circuit according to the invention
advantageous for external communication in a data path of a
integrated circuit, in particular an integrated memory
usable. The driver circuit is for example preferred as
Level shifter used in the OCD path of a DRAM.
Weitere
vorteilhafte Aus- und Weiterbildungen der Erfindung sind in den
Unteransprüchen
angegeben.Further
advantageous embodiments and further developments of the invention are in the
dependent claims
specified.
Die
Erfindung wird im weiteren Verlauf anhand der in der Zeichnung dargestellten
Figuren näher
erläutert,
die vorteilhafte Ausführungsformen
der vorliegenden Erfindung darstellen.The
Invention will be described in the further course with reference to the drawing
Figures closer
explains
the advantageous embodiments
of the present invention.
1 zeigt
eine erste Ausführungsform
einer Treiberschaltung gemäß der Erfindung, 1 shows a first embodiment of a driver circuit according to the invention,
2 zeigt
eine weitere Ausführungsform
einer Treiberschaltung gemäß der Erfindung, 2 shows a further embodiment of a driver circuit according to the invention,
3 zeigt
eine Anwendung einer erfindungsgemäßen Treiberschaltung in einem
Datenpfad eines integrierten Speichers, 3 shows an application of a driver circuit according to the invention in a data path of an integrated memory,
4 zeigt
ein Signaldiagramm eines beispielhaften Eingangssignals und resultierenden Steuersignals
der Steuerschaltung, 4 shows a signal diagram of an exemplary input signal and the resulting control signal of the control circuit,
5 zeigt
ein Signaldiagramm eines beispielhaften Eingangssignals und Ausgangssignals einer
erfindungsgemäßen Treiberschaltung
nach 1 in Gegenüber stellung
zu einem Ausgangssignal einer bekannten Treiberschaltung nach 6, 5 shows a signal diagram of an exemplary input signal and output signal of a driver circuit according to the invention after 1 in Opposing position to an output signal of a known driver circuit after 6 .
6 zeigt
eine bekannte Treiberschaltung nach dem Stand der Technik, wie einleitend
bereits näher
ausgeführt. 6 shows a known driver circuit according to the prior art, as already explained in more detail.
In 1 ist
eine erste Ausführungsform
einer Treiberschaltung gemäß der Erfindung
gezeigt, die für
die Funktion als Level-Shifter geeignet ist. Die Treiberschaltung 1 weist
eine Treiberstufe 2 mit einem ersten Transistor 21 und
einem zweiten Transistor 22 auf, deren Hauptstrompfade
in Reihe geschaltet und an einem Verbindungsknoten 24 miteinander verbunden
sind. Der erste Transistor 21 ist mit einem Anschluss für eine positive
Versorgungsspannung vdd und der zweite Transistor 22 mit
einem Anschluss für
eine Bezugsspannung gnd oder auch eine negative Versorgungsspannung
verbunden. Der erste Transistor 21 ist ein PFET und der
zweite Transistor 22 ein NFET. Ein Ausgang 25 dient
zur Ausgabe eines Ausgangssignals bOUT. Der Ausgang 25 ist mit
dem Verbindungsknoten 24 verbunden. Ein Eingang 23 dient
zum Empfang des Eingangssignals IN, welches zum einen einer Steuerschaltung 3 und
zum anderen dem Steueranschluss G des Transistors 22 zugeführt wird.
Die Steuerschaltung 3 weist einen ersten Eingang 31,
einen zweiten Eingang 32 sowie einen Ausgang 33 auf,
der mit dem Steueranschluss G des ersten Transistors 21 der
Treiberstufe 2 verbunden ist. Der erste Eingang 31 der
Steuerschaltung 3 empfängt
das Eingangssignal IN, der zweite Eingang 32 empfängt das
Ausgangssignal bOUT. Am Ausgang 33 ist das Steuersignal
C der Steuerschaltung 3 abgreifbar, welches dem Steueranschluss
G des Transistors 21 zugeführt wird.In 1 a first embodiment of a driver circuit according to the invention is shown, which is suitable for the function as a level shifter. The driver circuit 1 has a driver stage 2 with a first transistor 21 and a second transistor 22 whose main current paths are connected in series and at a connection node 24 connected to each other. The first transistor 21 is connected to a terminal for a positive supply voltage vdd and the second transistor 22 connected to a terminal for a reference voltage gnd or a negative supply voltage. The first transistor 21 is a PFET and the second transistor 22 an NFET. An exit 25 serves to output an output signal bOUT. The exit 25 is with the connection node 24 connected. An entrance 23 serves to receive the input signal IN, which on the one hand a control circuit 3 and on the other hand the control terminal G of the transistor 22 is supplied. The control circuit 3 has a first entrance 31 , a second entrance 32 as well as an exit 33 on, with the control terminal G of the first transistor 21 the driver stage 2 connected is. The first entrance 31 the control circuit 3 receives the input signal IN, the second input 32 receives the output signal bOUT. At the exit 33 is the control signal C of the control circuit 3 tapped, which the control terminal G of the transistor 21 is supplied.
Die
Steuerschaltung 3 weist eine Verknüpfungsschaltung 36 auf,
die über
vorgeschaltete Inverterstufen 39 eingangsseitig mit dem
ersten und zweiten Eingang 31, 32 verbunden ist
und ausgangsseitig über
die Inverterstufe 38 ein Ausgangssignal A ausgibt. Die
Verknüpfungsschaltung 36 ist
im vorliegenden Ausführungsbeispiel
als NAND-Gatter ausgeführt
und nimmt entsprechend eine NAND-Verknüpfung der am ersten und zweiten
Eingang 31, 32 zugeführten Signale vor. In einer
alternativen Ausführungsform
wäre auch
eine AND-Verknüpfung
der an den Eingängen
zugeführten
Signale denkbar. Zwischen den zweiten Eingang 32 der Steuerschaltung 3 und
die Verknüpfungsschaltung 36 ist
eine Kette von Inverterstufen 39 geschaltet. Zwischen den
ersten Eingang 31 der Steuerschaltung 3 und die
Verknüpfungsschaltung 36 ist
hingegen nur eine Inverterstufe 39 geschaltet. Die Steuerschaltung 3 sieht weiterhin
einen Transistor 37 vor, dessen Steueranschluss G das Ausgangssignal
A empfängt.
Ein erster Anschluss S des Transistors 37 ist mit dem Steueranschluss
G des Transistors 21 verbunden und ein zweiter Anschluss
D des Transistors 37 ist mit dem Anschluss für eine Versorgungsspannung,
im vorliegenden Ausführungsbeispiel
Bezugsspannung gnd verbunden. Über
den Transistor 37 wird somit infolge des Ausgangssignals
A das Steuersignal C der Steuerschaltung 3 erzeugt. Der
Transistor 37 ist vom N-Leitfähigkeitstyp und insbesondere
als NFET ausgeführt.
Ein mit dem Transistor 21 gemeinsamer Spannungsversorgungsanschluss 7 ist über einen Widerstand 4 (sogenannter
Bleeder) mit dem ersten Anschluss S des Transistors 37 verbunden.The control circuit 3 has a logic circuit 36 up, over upstream inverter stages 39 on the input side with the first and second input 31 . 32 is connected and the output side via the inverter stage 38 an output signal A outputs. The logic circuit 36 is executed in the present embodiment as a NAND gate and takes a corresponding NAND operation of the first and second input 31 . 32 supplied signals before. In an alternative embodiment, an AND operation of the signals supplied at the inputs would also be conceivable. Between the second entrance 32 the control circuit 3 and the logic circuit 36 is a chain of inverter stages 39 connected. Between the first entrance 31 the control circuit 3 and the logic circuit 36 is only one inverter level 39 connected. The control circuit 3 continues to see a transistor 37 before, the control terminal G receives the output signal A. A first terminal S of the transistor 37 is connected to the control terminal G of the transistor 21 connected and a second terminal D of the transistor 37 is connected to the terminal for a supply voltage, in the present embodiment, reference voltage gnd. About the transistor 37 Thus, due to the output signal A, the control signal C of the control circuit 3 generated. The transistor 37 is of the N-conductivity type and in particular designed as an NFET. One with the transistor 21 common power supply connection 7 is about a resistance 4 (so-called bleeder) with the first terminal S of the transistor 37 connected.
Die
Steuerschaltung 3 gemäß 1 führt dazu,
dass bei einem Signalzustandswechsel des Eingangssignals IN eine
gewisse Zeitverzögerung eintritt,
bis der Transistor 21 der Treiberstufe 2 einen Schaltvorgang
auslöst.
Um das Schaltverhalten des Transistors 22 entsprechend
zu synchronisieren, ist eine Kompensationsschaltung 8 vorgesehen,
die zwischen den Eingang 23 der Treiberschaltung und den
Steueranschluss G des Transistors 22 geschaltet ist. Durch
die Kompensationsschaltung 8 wird das Eingangssignal IN
mit einer Signalverzögerung
wei tergeleitet, wobei die Signalverzögerung der durch die Steuerschaltung 3 verursachten
Signalverzögerung
angeglichen ist. Im Idealfall bildet die Kompensationsschaltung 8 die
von der Steuerschaltung 3 verursachte Signalverzögerung genau
nach, was insbesondere mit Hilfe der Inverterstufen 81 und
des NAND-Gatters 82 erreicht wird.The control circuit 3 according to 1 causes a signal state change of the input signal IN a certain time delay occurs until the transistor 21 the driver stage 2 a switching process triggers. To the switching behavior of the transistor 22 to synchronize accordingly is a compensation circuit 8th provided between the entrance 23 the driver circuit and the control terminal G of the transistor 22 is switched. Through the compensation circuit 8th the input signal IN becomes white with a signal delay passed, wherein the signal delay of the by the control circuit 3 caused signal delay is equalized. Ideally, the compensation circuit forms 8th that of the control circuit 3 caused signal delay exactly after, which in particular with the help of the inverter stages 81 and the NAND gate 82 is reached.
Weiterhin
sieht die Treiberschaltung 1 gemäß 1 eine Halteschaltung 4 vor,
welche die Transistoren 41, 42 und 43 aufweist.
Die Transistoren 41 und 42 sind vom P-Leitfähigkeitstyp
und weisen im Vergleich zu Transistor 21 der Treiberstufe 2 eine vergleichsweise
geringe Stromtreibefähigkeit
auf. Der Transistor 43 ist vom N-Leitfähigkeitstyp. Erste Anschlüsse S der
Transistoren 41 und 42 sind mit einem gemeinsamen
Versorgungsspannungsanschluss 44 verbunden, an dem die
Versorgungsspannung vdd anliegt. Ein zweiter Anschluss D des Transistors 41 ist
mit dem Steueranschluss G des Transistors 43 verbunden.
Der zweite Anschluss D des Transistors 42 ist mit dem ersten
Anschluss S des Transistors 43 verbunden. Der Steueranschluss
G des Transistors 41 ist mit dem zweiten Anschluss D des
Transistors 42 verbunden. Der Steueranschluss G des Transistors 42 ist
mit dem zweiten Anschluss D des Transistors 41 verbunden.
Der Ausgang 25 der Treiberschaltung ist mit dem zweiten
Anschluss D des Transistors 41 verbunden. Der zweite Anschluss D
des Transistors 43 liegt an dem Bezugspotential gnd an.Further sees the driver circuit 1 according to 1 a holding circuit 4 in front of which the transistors 41 . 42 and 43 having. The transistors 41 and 42 are of P conductivity type and have compared to transistor 21 the driver stage 2 a relatively low Stromtreibefähigkeit on. The transistor 43 is of the N conductivity type. First connections S of the transistors 41 and 42 are with a common supply voltage connection 44 connected to which the supply voltage vdd is applied. A second terminal D of the transistor 41 is connected to the control terminal G of the transistor 43 connected. The second terminal D of the transistor 42 is connected to the first terminal S of the transistor 43 connected. The control terminal G of the transistor 41 is connected to the second terminal D of the transistor 42 connected. The control terminal G of the transistor 42 is connected to the second terminal D of the transistor 41 connected. The exit 25 the driver circuit is connected to the second terminal D of the transistor 41 connected. The second terminal D of the transistor 43 is at the reference potential gnd.
Im
folgenden wird anhand von 5 die Funktionsweise
der in 1 dargestellten Ausführungsform der erfindungsgemäßen Treiberschaltung näher erläutert. 5 zeigt
dabei ein Signaldiagramm eines beispielhaften Eingangssignals IN
und Ausgangssignals bOUT der Treiberschaltung gemäß 1 in Gegenüberstellung
zu dem Ausgangssignal bOUT_2 der bekannten Treiberschaltung nach 6.The following is based on 5 the functioning of in 1 illustrated embodiment of the driver circuit according to the invention explained in more detail. 5 shows a signal diagram of an exemplary input signal IN and output signal bOUT of the driver circuit according to FIG 1 in comparison to the output signal bOUT_2 of the known driver circuit 6 ,
Das
Eingangssignal IN befindet sich zu Beginn des Schaltvorgangs im
Zustand "1", dem positiven High-Pegel.
Im Fortgang wechselt der Signalzustand des Eingangssignals IN von
dem ausgehenden ersten Signalzustand "1" in
einen zweiten Signalzustand "0", dem Low-Pegel des
Eingangssignals IN. Das Ausgangssignal bOUT der Treiberschaltung nach 1 befindet
sich im Ausgangszustand in dem Signalzustand "0".
Infolge des Schaltvorgangs des Eingangssignals IN liegen an den
Eingängen
des NAND-Gatters 36 Signale mit den Zuständen "1" an, so dass der Transistor 37 mit
einer "1" angesteuert wird.
Dieser wird daher leitend, so dass das Potential des Steueranschlusses
G des Transistors 21 auf Bezugspotential gnd gezogen wird,
so dass der Transistor 21 in den leitfähigen Zustand übergeht.
Als Folge davon wechselt der Signalzustand des Ausgangssignals bOUT
vom Signalzustand "0" in den Signalzustand "1". Dies geschieht nach 5 mit
einer Flankensteilheit δ1.The input signal IN is at the beginning of the switching process in the state "1", the positive high level. As it progresses, the signal state of the input signal IN changes from the outgoing first signal state "1" into a second signal state "0", the low level of the input signal IN. The output signal bOUT of the driver circuit after 1 is in the initial state in the signal state "0". As a result of the switching operation of the input signal IN are at the inputs of the NAND gate 36 Signals with the states "1" on, so that the transistor 37 is controlled by a "1". This therefore becomes conductive, so that the potential of the control terminal G of the transistor 21 is drawn to reference potential gnd, so that the transistor 21 goes into the conductive state. As a result, the signal state of the output signal bOUT changes from the signal state "0" to the signal state "1". This happens after 5 with a slope δ1.
Infolge
des Signalzustandswechsels des Ausgangssignals bOUT geht das Ausgangssignal des
NAND-Gatters 36, nachdem der neue Signalzustand des Ausgangssignals
bOUT die Inverterkette mit den Inverterstufen 39 durchlaufen
hat, in den Signalzustand "1" über. Dadurch wird der Transistor 37 mit
einer "0" angesteuert, so
dass der Steueranschluss G des Transistors 21 über den
Bleeder 4 auf vdd gezogen wird. Entsprechend ergibt sich
somit ein Steuersignal C der Steuerschaltung 3, das den
Transistor 21 mit einem vergleichsweise kurzen Puls ansteuert,
so dass dieser nur kurzzeitig öffnet
und danach wieder in den nichtleitenden Zustand übergeht. Der neue Signalzustand
des Ausgangssignals bOUT wird von der Halteschaltung 4 gehalten.
Der Transistor 22 ist vergleichsweise stark, so dass ein
Gegeneinander-Arbeiten mit Transistor 41 für das Schaltverhalten
kaum ins Gewicht fällt.As a result of the signal state change of the output signal bOUT goes the output of the NAND gate 36 After the new signal state of the output signal bOUT the inverter chain with the inverter stages 39 has passed through, in the signal state "1" via. This turns the transistor 37 controlled by a "0", so that the control terminal G of the transistor 21 over the bleeder 4 is dragged to vdd. Accordingly, there is thus a control signal C of the control circuit 3 that the transistor 21 with a comparatively short pulse, so that it opens only briefly and then goes back to the non-conductive state. The new signal state of the output signal bOUT is from the latch circuit 4 held. The transistor 22 is comparatively strong, allowing a counter-working with transistor 41 hardly matters for the switching behavior.
Der
Signalverlauf des Steuersignals C in Relation zum Eingangssignal
IN ist in 4 zur Verdeutlichung nochmals
grob schematisch dargestellt. Das Steuersignal C wechselt infolge
des Signalzustandswechsels des Eingangssignals IN ebenfalls vom
Signalzustand "1" in den Signalzustand "0", wobei die Dauer t2 des Signalzustands "0" des Steuersignals C deutlich kürzer ist
als die Dauer t1 des Signalzustands "0" des
Eingangssignals IN. Das Steuersignal C ist infolge der Schaltzeiten
innerhalb der Steuerschaltung 3 zum Eingangssignal IN zeitlich verzögert und
weist außerdem
einen höheren
Signalpegel auf, da die positive Versorgungsspannung vdd einen höheren Spannungswert
aufweist als der positive High-Pegel des Eingangssignals IN.The waveform of the control signal C in relation to the input signal IN is in 4 for clarity again roughly schematically shown. The control signal C also changes from the signal state "1" to the signal state "0" as a result of the signal state change of the input signal IN, the duration t2 of the signal state "0" of the control signal C being significantly shorter than the duration t1 of the signal state "0" of the input signal IN , The control signal C is due to the switching times within the control circuit 3 to the input signal IN delayed in time and also has a higher signal level, since the positive supply voltage vdd has a higher voltage than the positive high level of the input signal IN.
Bei
einem Schaltvorgang des Eingangssignals IN vom Signalzustand "0" in den Signalzustand "1" geht der zweite Schalttransistor 22 der
Treiberstufe 2 in den leitenden Zustand über, so
dass das Ausgangssignal bOUT in den Signalzustand "0" übergeht (5).
Hierbei sind die Flankensteilheiten δ1 und δ2 für die steigende und fallende
Flanke des Ausgangssignals bOUT annähernd gleich und konsistent.
Im Vergleich dazu weist das Ausgangssignal bOUT_2 der Treiberschaltung
nach 6 beim Signalzustandswechsel vom Signalzustand "0" in den Signalzustand "1" eine deutlich geringere Flankensteilheit δ3 auf,
so dass deutlich verlängerte
Schaltzeiten die Folge sind. Die fallende Flanke weist hingegen
eine deutlich höhere
Flankensteilheit δ4 auf,
so dass sich ein unsymmetrisches Schaltverhalten der Treiberschaltung
nach 6 ergibt.In a switching operation of the input signal IN from the signal state "0" in the signal state "1", the second switching transistor 22 the driver stage 2 in the conductive state, so that the output signal bOUT in the signal state "0" passes ( 5 ). Here, the edge steepnesses δ1 and δ2 for the rising and falling edge of the output signal bOUT are approximately equal and consistent. In comparison, the output signal bOUT_2 of the driver circuit after 6 Signal state change from signal state "0" to signal state "1" causes a significantly lower edge steepness δ3 on, so that significantly longer switching times are the result. The falling edge, however, has a much higher edge steepness δ4 on, so that an asymmetrical switching behavior of the driver circuit after 6 results.
In 2 ist
eine weitere Ausführungsform
einer erfindungsgemäßen Treiberschaltung
gezeigt, die sich gegenüber
der Ausführungsform
nach 1 durch einen geringeren Flächenverbrauch der Schaltungskomponenten
auszeichnet. Die Treiberstufe 2 gemäß der Ausführungsform nach 2 weist ähnlich zu 1 die
Transistoren 21 und 22 auf, deren Hauptstrompfade
in Reihe geschaltet sind und an dem Verbindungsknoten 24 miteinander
verbunden sind. Der mit dem Verbindungsknoten 24 verbundene Ausgang 25 dient
zur Ausgabe des Ausgangssignals OUT, dem Eingang 23 wird
das Eingangssignal IN zugeführt.
Der Steueranschluss G des Transistors 22 ist über eine
Inverterstufe 6 mit dem Eingang 23 der Treiberschaltung 1 verbunden.
Der erste Eingang 31 der Steuerschaltung 3 empfängt das
Eingangssignal IN, der zweite Eingang 32 das zum Ausgangssignal OUT
komplementäre
Signal bOUT. Am Ausgang 33 der Steuerschaltung 3 ist
das Steuersignal C abgreifbar und wird dem Transistor 21 zugeführt. Der
Transistor 21 ist wiederum als PFET ausgeführt, der
Transistor 22 als NFET. Eine Halteschaltung 5 ist
mit dem Ausgang 25 verbunden.In 2 A further embodiment of a driver circuit according to the invention is shown, which differs from the embodiment according to FIG 1 through a lower space consumption of the scarf distinguishes between components. The driver stage 2 according to the embodiment according to 2 similarly 1 the transistors 21 and 22 on whose main current paths are connected in series and at the connection node 24 connected to each other. The one with the connection node 24 connected output 25 is used to output the output signal OUT, the input 23 the input signal IN is supplied. The control terminal G of the transistor 22 is about an inverter level 6 with the entrance 23 the driver circuit 1 connected. The first entrance 31 the control circuit 3 receives the input signal IN, the second input 32 the signal bOUT complementary to the output signal OUT. At the exit 33 the control circuit 3 the control signal C can be tapped off and becomes the transistor 21 fed. The transistor 21 is again designed as a PFET, the transistor 22 as an NFET. A holding circuit 5 is with the exit 25 connected.
Die
Steuerschaltung 3 gemäß der Ausführungsform
nach 2 weist Transistoren 34 und 35 auf,
die jeweils vom N-Leitfähigkeitstyp
sind und insbesondere als NFETs ausgeführt sind. Der Transistor 34 ist über den
Bleeder 4 mit dem mit dem Transistor 21 gemeinsamen
Spannungsversorgungsanschluss 7 verbunden. Der erste Anschluss
S des Transistors 34 ist mit dem Steueranschluss G des
Transistors 21 verbunden und der zweite Anschluss D des
Transistors 34 ist mit dem Transistor 35 verbunden,
dessen Hauptstrompfad in Reihe zum Hauptstrompfad des Transistors 34 geschaltet
ist. Der erste Eingang 31 der Steuerschaltung 3 ist
mit dem Steueranschluss G des Transistor 34 verbunden,
der zweite Eingang 32 mit dem Steueranschluss G des Transistors 35.The control circuit 3 according to the embodiment according to 2 has transistors 34 and 35 each of which is of the N-conductivity type and in particular designed as NFETs. The transistor 34 is over the bleeder 4 with the one with the transistor 21 common power supply connection 7 connected. The first terminal S of the transistor 34 is connected to the control terminal G of the transistor 21 connected and the second terminal D of the transistor 34 is with the transistor 35 connected, whose main current path in series to the main current path of the transistor 34 is switched. The first entrance 31 the control circuit 3 is connected to the control terminal G of the transistor 34 connected, the second entrance 32 with the control terminal G of the transistor 35 ,
Die
Halteschaltung 5 umfasst die PFETs 51 und 52 sowie
den NFET 53. Erste Anschlüsse S der Transistoren 51 und 52 sind
mit einem gemeinsamen Versorgungsspannungsanschluss 54 verbunden. Der
zweite Anschluss D des Transistors 51 ist mit dem Steueranschluss
G des Transistors 53 verbunden, der zweite Anschluss D
des Transistors 52 ist mit dem Anschluss S des Transistors 53 verbunden. Der
Steueranschluss G des Transistors 51 ist mit dem zweiten
Anschluss D des Transistors 52 verbunden, der Steueranschluss
G des Transistors 52 ist mit dem zweiten Anschluss D des
Transistors 51 verbunden. Der Ausgang 25 der Treiberschaltung
ist mit dem zweiten Anschluss D des Transistors 51 verbunden.The holding circuit 5 includes the PFETs 51 and 52 as well as the NFET 53 , First connections S of the transistors 51 and 52 are with a common supply voltage connection 54 connected. The second terminal D of the transistor 51 is connected to the control terminal G of the transistor 53 connected, the second terminal D of the transistor 52 is connected to terminal S of the transistor 53 connected. The control terminal G of the transistor 51 is connected to the second terminal D of the transistor 52 connected, the control terminal G of the transistor 52 is connected to the second terminal D of the transistor 51 connected. The exit 25 the driver circuit is connected to the second terminal D of the transistor 51 connected.
Die
Funktionsweise der Treiberschaltung nach 2 bezüglich des
Ausgangssignals OUT ist analog zu der Funktionsweise der Treiberschaltung nach 1 bezüglich des
dortigen Ausgangssignals bOUT. Im Vergleich zur Ausführungsform
nach 1 wird der Transistor 21 gemäß 2 von
einem Steuersignal C angesteuert, das gegenüber dem Steuersignal C nach 1 eine
noch kürzere
Impulsdauer aufweist, da der Transistor 35 in den nichtleitenden Zustand übergeht,
sobald das Ausgangssignal OUT bzw. das dazu komplementäre Signal
bOUT einen Signalzustandswechsel erfährt.The operation of the driver circuit after 2 with respect to the output signal OUT is analogous to the operation of the driver circuit after 1 with respect to the local output signal bOUT. Compared to the embodiment according to 1 becomes the transistor 21 according to 2 controlled by a control signal C, compared with the control signal C after 1 has an even shorter pulse duration, since the transistor 35 enters the non-conducting state as soon as the output signal OUT or the signal bOUT complementary thereto experiences a signal state change.
In 3 ist
eine prinzipielle Darstellung einer Anwendung einer erfindungsgemäßen Treiberschaltung
in einem Datenpfad eines integrierten Speichers gezeigt. Die Treiberschaltung 1 übernimmt
die Funktion eines OCD zum Treiben von Datensignalen nach außerhalb
des Speichers 10. Die Datensignale sind an den Datenanschlüssen DQ
von extern des Speichers abgreifbar. Die Treiberschaltung 1 übernimmt eine
Pegelumsetzfunktion, so dass die getriebenen Ausgangssignale OUT
einen höheren
Span nungswert aufweisen als ein positiver High-Pegel des Eingangssignals
IN der jeweiligen Treiberschaltung. Derartige als Level-Shifter
fungierende OCD-Treiber sind bei einem Speicher in einer Vielzahl
nebeneinander angeordnet, um eine entsprechende Anzahl an Datensignalen
an den Datenanschlüssen
DQ bereitzustellen.In 3 is a schematic representation of an application of a driver circuit according to the invention shown in a data path of an integrated memory. The driver circuit 1 takes over the function of an OCD to drive data signals out of memory 10 , The data signals can be tapped from the memory externally to the data connections DQ. The driver circuit 1 assumes a level conversion function, so that the driven output signals OUT have a higher clamping voltage value than a positive high level of the input signal IN of the respective driver circuit. Such OCD drivers acting as level shifters are arranged next to one another in a memory in a multiplicity in order to provide a corresponding number of data signals at the data connections DQ.
-
11
-
Treiberschaltungdriver circuit
-
22
-
Treiberstufedriver stage
-
33
-
Steuerschaltungcontrol circuit
-
44
-
Halteschaltunghold circuit
-
55
-
Halteschaltunghold circuit
-
66
-
Inverterstufeinverter stage
-
77
-
SpannungsversorgungsanschlussPower Supply Connector
-
88th
-
Kompensationsschaltungcompensation circuit
-
21,
2221
22
-
Transistortransistor
-
2323
-
Eingangentrance
-
2424
-
Verbindungsknotenconnecting node
-
2525
-
Ausgangoutput
-
31,
3231
32
-
Eingangentrance
-
3333
-
Ausgangoutput
-
34,
3534
35
-
Transistortransistor
-
3636
-
Verknüpfungsschaltungcombining circuit
-
3737
-
Transistortransistor
-
3838
-
Inverterstufeinverter stage
-
3939
-
Inverterstufeinverter stage
-
41
bis 4341
to 43
-
Transistortransistor
-
4444
-
VersorgungsspannungsanschlussSupply voltage connection
-
51
bis 5351
to 53
-
Transistortransistor
-
5454
-
VersorgungsspannungsanschlussSupply voltage connection
-
8181
-
Inverterstufeinverter stage
-
8282
-
Gattergate
-
100100
-
Treiberschaltungdriver circuit
-
101
bis 104101
to 104
-
Transistortransistor
-
105105
-
Inverterinverter
-
SS
-
Anschlussconnection
-
DD
-
Anschlussconnection
-
GG
-
Steueranschlusscontrol connection
-
gndgnd
-
Bezugsspannungreference voltage
-
vddvdd
-
Versorgungsspannungsupply voltage
-
ININ
-
Eingangssignalinput
-
OUTOUT
-
Ausgangssignaloutput
-
bOUTbOUT
-
Ausgangssignaloutput
-
CC
-
Steuersignalcontrol signal
-
AA
-
Ausgangssignaloutput
-
OCDOCD
-
Treiberdriver
-
DQDQ
-
Datenanschlüssedata connections
-
t1,
t2t1,
t2
-
Zeitdauertime
-
δ1 bis δ4δ1 to δ4
-
Flankensteilheitslope
-
OUT_2OUT_2
-
Ausgangssignaloutput
-
bOUT_2bOUT_2
-
Ausgangssignaloutput