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DE10163345B4 - Method for producing a capacitor in a semiconductor device - Google Patents

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DE10163345B4
DE10163345B4 DE10163345A DE10163345A DE10163345B4 DE 10163345 B4 DE10163345 B4 DE 10163345B4 DE 10163345 A DE10163345 A DE 10163345A DE 10163345 A DE10163345 A DE 10163345A DE 10163345 B4 DE10163345 B4 DE 10163345B4
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Kee Jeung Lee
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Hynix Semiconductor Inc
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10D1/60—Capacitors
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  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

Verfahren zur Herstellung eines Kondensators in einem Halbleiterbauelement, mit den Schritten:
ein Halbleitersubstrat (21) wird präpariert;
eine isolierende Zwischenschicht (23) wird auf dem Halbleitersubstrat (21) gebildet;
ein Kontaktloch wird durch die isolierende Zwischenschicht gebildet;
ein Kontaktanschluss (27) wird in dem Kontaktloch gebildet;
eine untere Elektrode wird gebildet, wobei die untere Elektrode in elektrischem Kontakt mit dem Kontaktanschluss steht;
eine hemisphärische Kornschicht (35) wird auf einer Oberfläche der unteren Elektrode gebildet;
die untere Elektrode wird mit Phosphor bei einer Temperatur von 550 bis 650°C in einer Phosphorgasumgebung dotiert;
eine dielektrische TaON-Schicht (37) wird auf der unteren Elektrode gebildet;
die dielektrische TaON-Schicht (37) wird ausgeheilt; und
eine obere Elektrodenschicht wird auf der dielektrischen TaON-Schicht (37) gebildet;
wobei der Schritt des Ausheilens der dielektrischen TaON-Schicht (37) weiterhin die Schritte umfasst:
eine erste Ausheilbehandlung bei einer Temperatur von 700 bis 900°C in...A method of manufacturing a capacitor in a semiconductor device, comprising the steps of:
a semiconductor substrate (21) is prepared;
an insulating interlayer (23) is formed on the semiconductor substrate (21);
a contact hole is formed by the insulating interlayer;
a contact terminal (27) is formed in the contact hole;
a lower electrode is formed with the lower electrode in electrical contact with the contact terminal;
a hemispherical grain layer (35) is formed on a surface of the lower electrode;
the lower electrode is doped with phosphorus at a temperature of 550 to 650 ° C in a phosphorous gas environment;
a TaON dielectric layer (37) is formed on the lower electrode;
the TaON dielectric layer (37) is annealed; and
an upper electrode layer is formed on the TaON dielectric layer (37);
wherein the step of annealing the TaON dielectric layer (37) further comprises the steps of:
a first treatment at a temperature of 700 to 900 ° C in ...

Figure 00000001
Figure 00000001

Description

Hintergrund der ErfindungBackground of the invention

Gebiet der ErfindungField of the invention

Die vorliegende Erfindung bezieht sich auf einen Halbleiterspeicher und insbesondere auf ein Verfahren zur Herstellung eines Kondensators passend für ein hochintegriertes Speicherelement unter Verwendung einer dielektrischen TaON-Schicht mit einer hohen dielektrischen Konstante.The The present invention relates to a semiconductor memory and more particularly to a method of making a capacitor suitable for a highly integrated memory element using a dielectric TaON layer with a high dielectric constant.

Hintergrund des Standes der TechnikBackground of the state of the technology

In dem Maße, in dem die Integration von Speicherprodukten mit der Entwicklung einer Halbleitertechnologie mit feiner Linienbreite zunimmt, wurde die Einheitsspeicherzellenfläche stark reduziert und wurden die Arbeitsspannungen stark reduziert.In the dimensions, in which the integration of memory products with the development As semiconductor technology increases with fine linewidth, the Unit memory cell area greatly reduced and the working voltages were greatly reduced.

Abgesehen von dieser Reduzierung in der Zellenfläche blieb die Ladekapazität, die für einen funktionierenden Speicherelementbetrieb notwendig ist, bei mindestens 25 fF/Zelle, um so die Erzeugung von Softfehlern zu verhindern und die Notwendigkeit der Reduzierung der Auffrischzeit zu vermeiden.apart From this reduction in cell area remained the loading capacity necessary for a functioning Memory element operation is necessary, at least 25 fF / cell, so as to prevent the generation of soft errors and the need for Reduce the refresh time to avoid.

In einem herkömmlichen DRAM-Kondensator, welcher als ein Dielektrikum eine Nitrid/Oxid („NO") Schichtstruktur verwendet, kann die Konfiguration der unteren Elektrode modifiziert werden, um eine komplexe dreidimensionale Struktur zur Verfügung zu stellen, oder es kann die Höhe der unteren Elektrode gesteigert werden. Diese strukturellen Modifikationen dienen dazu, die Effektivflächen-Fläche zu erhöhen und dadurch die notwendige Ladungskapazität zur Verfügung zu stellen.In a conventional one DRAM capacitor having as a dielectric a nitride / oxide ("NO") layered structure used, the configuration of the lower electrode can be modified become available to a complex three-dimensional structure put, or it may be the height the lower electrode can be increased. These structural modifications serve to increase the effective area area and thereby to provide the necessary charge capacity.

Der Bereich dreidimensionaler Konfigurationen der unteren Elektrode ist jedoch durch Verfahrensschwierigkeiten beschränkt. Darüber hinaus erzeugt das Erhöhen der unteren Elektrodenhöhe einen Höhenunterschied in der Stufe zwischen den Zellenflächen und den peripheren Schaltungsflächen. Gegebenenfalls verschlechtert das Erhöhen des Stufenhöhenunterschiedes die Ausbeute und die Zuverlässigkeit des resultierenden Elementes, als Ergebnis von Schwierigkeiten bei der Bildung von Leitern aufgrund von Schwierigkeiten beim Erhalten einer ausreichenden Fokussiertiefe nachfolgender fotolithografischer Prozesse.Of the Area of three-dimensional configurations of the lower electrode however, is limited by procedural difficulties. Furthermore generates the elevation the lower electrode height a height difference in the step between the cell surfaces and the peripheral circuit surfaces. Possibly worsens increasing the Step height difference the yield and reliability of the resulting element as a result of difficulties The formation of ladders due to difficulties in obtaining a sufficient focusing depth of subsequent photolithographic processes.

Daher können Kondensatoren mit herkömmlichen dielektrischen NO-Strukturen nicht sowohl mit ausreichender Ladungskapazität als auch mit ausreichender Zellenfläche hergestellt werden, die für die DRAM-Bauelemente der nächsten Generation benötigt werden.Therefore can Capacitors with conventional dielectric NO structures not both with sufficient charge capacity as well with sufficient cell area be prepared for the DRAM components of the next Generation needed become.

Um die Nachteile der NO-Kondensatoren zu überwinden, wurden in letzter Zeit Entwicklungen von Ta2O5 Kondensatoren vorgenommen, welche Ta2O5 Schichten mit dielektrischen Konstanten zwischen 25 und 27 anstelle von NO-Schichten mit dielektrischen Konstanten zwischen 4 und 5 verwenden.In order to overcome the disadvantages of the NO capacitors, developments of Ta 2 O 5 capacitors have recently been made which use Ta 2 O 5 layers having dielectric constants between 25 and 27 instead of NO layers having dielectric constants between 4 and 5.

Ta2O5 Schichten haben jedoch ein instabiles chemisches stöchiometrisches Verhältnis, was zu Ta-Atomen in der Schicht führt, die aufgrund der Unterschiede in dem Zusammensetzungsverhältnis zwischen den Ta- und O-Atomen nicht vollständig oxidiert sind. Es ist nämlich unvermeidlich, dass Substitutionstyp Ta-Atome eines Sauerstoffleerstellentyps in der Schicht lokal aufgrund des instabilen chemischen Kompositionsverhältnisses des Materials selbst existieren.However, Ta 2 O 5 layers have an unstable chemical stoichiometric ratio, resulting in Ta atoms in the layer that are not fully oxidized due to differences in the composition ratio between the Ta and O atoms. Namely, it is inevitable that substitution type Ta atoms of oxygen vacancy type in the layer exist locally due to the unstable chemical composition ratio of the material itself.

Obwohl die Anzahl und die Dichte der Sauerstoffleerstellen in der Ta2O5 Schicht entsprechend dem Verhältnis der Komponenten und ihres Bindungsgrades variieren können, können Sauerstoffleerstellen nicht vollständig vermieden werden.Although the number and density of oxygen vacancies in the Ta 2 O 5 layer may vary according to the ratio of the components and their degree of bonding, oxygen vacancies can not be completely avoided.

Um ein Stromleck eines Kondensators zu verhindern, ist daher ein zusätzlicher Oxidationsprozess notwendig, um die Substitutionstyp-Ta-Atome, die in der dielektrischen Schicht vorhanden sind, zu oxidieren, um ein stabileres stöchiometrisches Verhältnis innerhalb der Ta2O5 Schicht zu erzeugen.Therefore, to prevent current leakage of a capacitor, an additional oxidation process is necessary to oxidize the substitution type Ta atoms present in the dielectric layer to produce a more stable stoichiometric ratio within the Ta 2 O 5 layer.

Darüber hinaus weist die Ta2O5 Schicht eine hohe Oxidationsreaktivität mit Polysilizium und TiN auf, Materialien, die normalerweise verwendet werden, um die oberen und/oder unteren Elektroden des Kondensators zu bilden. Diese Reaktion neigt dazu, eine Oxidschicht niederer Dielektrizität zu bilden und die Homogenität an einer Grenzschicht stark zu reduzieren, wenn Sauerstoff in der Ta2O5 Schicht zu der Grenzschicht wandert und mit dem Elektrodenmaterial reagiert.In addition, the Ta 2 O 5 layer has high oxidation reactivity with polysilicon and TiN, materials that are normally used to form the upper and / or lower electrodes of the capacitor. This reaction tends to form a low-dielectric oxide layer and greatly reduce the homogeneity at an interface when oxygen in the Ta 2 O 5 layer migrates to the interface and reacts with the electrode material.

Wenn die Ta2O5 Schicht gebildet wird, werden Kohlenstoffatome und Kohlenstoffverbindungen, wie etwa CH4, C2H4 und dergleichen, und H2O durch die Reaktion zwischen den organischen Abschnitten des organometallischen Ta (OC2H5)5 Precursors und des O2 und N2O Gases, welches zur Bildung der Ta2O5 Schicht verwendet wird, erzeugt und in die Schicht als Störstellen eingebaut.When the Ta 2 O 5 layer is formed, carbon atoms and carbon compounds such as CH 4 , C 2 H 4 and the like, and H 2 O are formed by the reaction between the organic portions of the organometallic Ta (OC 2 H 5 ) 5 precursor and of the O 2 and N 2 O gas used to form the Ta 2 O 5 layer is generated and incorporated into the layer as impurities.

Dementsprechend existieren Sauerstoffleerstellen sowie Kohlenstoffatome und Ionen und Radikale in der Ta2O5 Schicht als Störstellen und erhöhen den Leckstrom der resultierenden Kondensatoren und verschlechtern deren dielektrische Eigenschaften.Accordingly, oxygen vacancies as well as carbon atoms and ions and radicals in the Ta 2 O 5 layer exist as impurities and increase the leakage current of the resulting capacitors and degrade their dielectric properties.

Eine vorgeschlagene Lösung für diese Probleme ist eine nach der Bildung durchgeführte thermische Behandlung (Oxidation), die einen elektrischen Ofen oder RTP und ein N2O- oder O2-Ambiente verwendet, um diese Probleme zu überwinden.One proposed solution to these problems is a post-formation ther Mixed treatment (oxidation), which uses an electric furnace or RTP and a N 2 O or O 2 -Ambiente to overcome these problems.

Die nach der Bildung durchgeführte thermische Behandlung in der N2O- oder O2-Atmosphäre kann jedoch die Tiefe der Verarmungsschicht erhöhen, da eine Oxidschicht mit einer niedrigen elektrischen Konstanten an der Grenzschicht mit der unteren Elektrode gebildet wird.However, the post-formation thermal treatment in the N 2 O or O 2 atmosphere may increase the depth of the depletion layer because an oxide layer having a low electrical constant is formed at the interface with the lower electrode.

Unter Berücksichtigung der Probleme, die aus der nach der Bildung durchgeführten thermischen Behandlung und der anschließenden Bildung eines Kontaktanschlusses zum Speichern elektrischer Ladungen und einer dielektrischen Schicht resultieren, werden ein Kondensator in einem Halbleiterbauelement und ein herkömmliches, der Anmelderin bekanntes, Verfahren der Herstellung im folgenden mit Bezug auf die 1–3 beschrieben.Considering the problems resulting from the post-formation thermal treatment and the subsequent formation of a contact pad for storing electrical charges and a dielectric layer, a capacitor in a semiconductor device and a conventional method of manufacture known to the Applicant will be described below Respect to the 1 - 3 described.

1–3 zeigen Querschnittsansichten eines Kondensators in einem Halbleiterbauelement und ein Herstellungsverfahren für denselben gemäß einem herkömmlichen Verfahren. 1 - 3 10 show cross-sectional views of a capacitor in a semiconductor device and a manufacturing method thereof according to a conventional method.

Gemäß 1 werden eine Isolationszwischenschicht 3, eine Barrierennitridschicht 5, eine Pufferoxidschicht 7 nacheinander auf einem Halbleitersubstrat 1 abgeschieden. In diesem Fall wird die Isolationszwischenschicht 3 vorzugsweise durch Abscheiden von HDP, BPSG, oder SOG Materialien gebildet. Die Barrierennitridschicht 5 wird vorzugsweise unter Verwendung einer Plasmanitridabscheidung und die Pufferoxidschicht 7 wird vorzugsweise unter Verwendung von PE-TEOS abgeschieden.According to 1 become an insulation interlayer 3 , a barrier nitride layer 5 a buffer oxide layer 7 successively on a semiconductor substrate 1 deposited. In this case, the insulation interlayer becomes 3 preferably formed by precipitation of HDP, BPSG, or SOG materials. The barrier nitride layer 5 is preferably using a plasma nitride deposit and the buffer oxide layer 7 is preferably deposited using PE-TEOS.

Eine obere Oberfläche der Pufferoxidschicht 7 wird dann mit einem Fotolackmuster (in der Zeichnung nicht dargestellt) für eine Anschlusskontaktmaske beschichtet. Unter Verwendung des Fotolackmusters als eine Maske werden dann Kontaktlöcher 9 durch Entfernen von Abschnitten der Pufferoxidschicht 7, der Barrierennitridschicht 5 und der Isolationszwischenschicht 3 gebildet, um diese Abschnitte des Halbleitersubstrates 1 freizulegen.An upper surface of the buffer oxide layer 7 is then coated with a photoresist pattern (not shown in the drawing) for a terminal contact mask. Then, using the resist pattern as a mask, contact holes become 9 by removing portions of the buffer oxide layer 7 , the barrier nitride layer 5 and the interlayer insulation 3 formed around these portions of the semiconductor substrate 1 expose.

Das (in der Zeichnung nicht dargestellte) Fotolackmuster wird dann entfernt und es wird ein Polysiliziummaterial auf dem Wafer abgeschieden. Das Polysilizium füllt die Kontaktlöcher 9 und bildet eine Schicht auf der oberen Oberfläche des Pufferoxides 7. Kontaktanschlüsse 11 werden dann durch selektives Entfernen des Polysiliziummaterials von der Pufferoxidschicht 7 durch Blankettätzen oder einen CMP-Prozess gebildet.The photoresist pattern (not shown in the drawing) is then removed and a polysilicon material is deposited on the wafer. The polysilicon fills the contact holes 9 and forms a layer on the upper surface of the buffer oxide 7 , contact terminals 11 are then removed by selectively removing the polysilicon material from the buffer oxide layer 7 formed by blanket etching or a CMP process.

Gemäß 2 wird dann eine Deckeloxidschicht 13 auf einer freigelegten oberen Oberfläche der gesamten Struktur einschließlich der Kontaktanschlüsse 11 abgeschieden.According to 2 then becomes a lid oxide layer 13 on an exposed upper surface of the entire structure including the contact terminals 11 deposited.

Nachdem die Deckeloxidschicht 13 mit einem Fotolackmuster (in der Zeichnung nicht dargestellt) für eine Speicherknotenmaske beschichtet wurde, werden die oberen Oberflächen der Kontaktanschlüsse 11 durch selektives Entfernen der Deckeloxidschicht 13 unter Verwendung des Fotolackmusters als eine Ätzmaske exponiert.After the lid oxide layer 13 coated with a resist pattern (not shown in the drawing) for a storage node mask, the upper surfaces of the contact terminals become 11 by selectively removing the lid oxide layer 13 exposed using the photoresist pattern as an etch mask.

Dann wird eine dotierte Polysiliziumschicht 15 auf der exponierten Oberfläche der selektiv entfernten Deckeloxidschicht 13 und der exponierten oberen Oberfläche der Kontaktanschlüsse 11 abgeschieden.Then, a doped polysilicon layer 15 on the exposed surface of the selectively removed lid oxide layer 13 and the exposed upper surface of the contact terminals 11 deposited.

Gemäß 3 wird über der dotierten Polysiliziumschicht 15 eine (nicht dargestellte) Fotolackschicht oder PSG gebildet, wodurch die selektiv entfernte Deckeloxidschicht 13 aufgefüllt wird.According to 3 is over the doped polysilicon layer 15 forming a photoresist layer (not shown) or PSG, whereby the selectively removed lid oxide layer 13 is replenished.

Die unteren Elektroden 15a werden durch selektives Entfernen der dotierten Polysiliziumschicht 15 und der Fotolackschicht durch Blankettätzen entfernt, bis die Deckeloxidschicht 13 freigelegt ist.The lower electrodes 15a are achieved by selectively removing the doped polysilicon layer 15 and the photoresist layer removed by blanket etching until the lid oxide layer 13 is exposed.

Es wird dann eine dielektrische TaON oder Ta2O5 Schicht 17 auf einer oberen Oberfläche der gesamten Struktur einschließlich der unteren Elektroden 15a nach Entfernen der Fotolackschicht gebildet.It then becomes a dielectric TaON or Ta 2 O 5 layer 17 on an upper surface of the entire structure including the lower electrodes 15a formed after removal of the photoresist layer.

Dann wird auf der dielektrischen TaON oder Ta2O5 Schicht in einer N2O- oder O2-Atmosphäre eine thermische Behandlung ausgeführt.Then, thermal treatment is performed on the dielectric TaON or Ta 2 O 5 layer in an N 2 O or O 2 atmosphere.

Schließlich wird auf der dielektrischen TaON oder Ta2O5 Schicht 17 eine obere Elektrode 19 gebildet, um die Herstellung des Kondensators zu vervollständigen.Finally, on the dielectric TaON or Ta 2 O 5 layer 17 an upper electrode 19 formed to complete the manufacture of the capacitor.

Wie oben erwähnt, wird der Kontaktanschluss 11 für einen unteren Elektrodenkontakt in einem Kondensator in einem Halbleiterbauelement unter Verwendung eines TaON oder Ta2O5 Dielektrikums gemäß 1 durch sequenzielles Abschalten der Isolationszwischenschicht (einer Oxidschicht, die zwischen den Bitlinien und den unteren Elektroden existiert, welche in der Zeichnung nicht dargestellt ist), einer Barrierennitridschicht und einer Oxidpufferschicht. Diese Schichten werden dann selektiv entfernt, um eine Öffnung zu bilden, eine Schicht leitenden Materials wird abgeschieden, und der Abschnitt der leitenden Schicht, der sich nicht innerhalb der entfernten Öffnungsfläche befindet, wird entfernt, um die Kontaktanschlüsse übrig zu lassen.As mentioned above, the contact terminal 11 for a bottom electrode contact in a capacitor in a semiconductor device using a TaON or Ta 2 O 5 dielectric according to 1 by sequentially turning off the insulating interlayer (an oxide layer existing between the bit lines and the lower electrodes, which is not shown in the drawing), a barrier nitride layer, and an oxide buffer layer. These layers are then selectively removed to form an opening, a layer of conductive material is deposited, and the portion of the conductive layer that is not within the removed opening area is removed to leave the contact terminals.

Wenn die Kontaktanschlüsse auf diese Art und Weise gebildet werden, wie in der 2 nicht dargestellt, erstrecken sich jedoch die Kontaktanschlüsse unglücklicherweise um etwa 50 nm bis 150 nm nach außen über die Barrierennitridschicht hinweg. Dieses führt dazu, dass die durch die unteren Elektroden belegte Fläche reduziert wird und verursacht eine elektrische Verschlechterung und Zuverlässigkeitsprobleme als Ergebnis der angestiegenen Wahrscheinlichkeit des Erzeugens von Brücken zwischen benachbarten Kontaktanschlüssen.When the contact terminals are formed in this way as in the 2 Unfortunately, the contact terminals unfortunately do not extend about 50 nm to 150 nm out over the barrier nitride layer. This causes the area occupied by the lower electrodes to be reduced and causes electrical degradation and reliability problems as a result of the increased likelihood of creating bridges between adjacent contact pads.

Darüber hinaus wird die Verarmungsschicht tiefer, da eine Oxidschicht mit niedriger dielektrischer Konstanten an der Grenzschicht zwischen den unteren Elektroden und der dielektrischen Schicht während der nachfolgenden thermischen Behandlung in der N2O- oder O2-Atmosphäre auf der dielektrischen TaON oder Ta2O5 Schicht gebildet wird.Moreover, the depletion layer becomes deeper because a low dielectric constant oxide layer is formed at the interface between the lower electrodes and the dielectric layer during the subsequent thermal treatment in the N 2 O or O 2 atmosphere on the dielectric TaON or Ta 2 O 5 Layer is formed.

Daher wird die Effizienz des Kondensators reduziert, wenn ein Verarmungsverhältnis (C) zwischen etwa 7 und 17% rangiert.Therefore the efficiency of the capacitor is reduced when a depletion ratio (C) ranged between about 7 and 17%.

In diesem Fall ist das Verarmungsverhältnis (C) = 1 – {(Cmax – Cmin)/Cmax} × 100, wobei Cmax eine Kapazität Cs ist, wenn eine „+" Spannung an der oberen Elektrode angelegt wird, und wobei Cmin eine Kapazität Cs ist, wenn eine „–" Spannung an die obere Elektrode angelegt wird.In this case, the depletion ratio is (C) = 1 - {(C max - C min ) / C max } × 100, where C max is a capacitance C s when a "+" voltage is applied to the upper electrode, and where C min is a capacitance C s when a "-" voltage is applied to the upper electrode.

In dem Herstellungsverfahren für einen TaON Kondensator im Stand der Technik wird die thermische Behandlung in einer N2O oder O2 Atmosphäre bei einer Temperatur von 700 bis 800°C nach der Abscheidung auf der TaON-Schicht ausgeführt, um so die Sauerstoffleerstellen und die Kohlenstoffstörstellen in der Schicht zu entfernen, die einen Leckstrom in dem Kondensator zur Folge hätten.In the prior art TaON capacitor manufacturing process, the thermal treatment is carried out in an N 2 O or O 2 atmosphere at a temperature of 700 to 800 ° C after deposition on the TaON layer, thus eliminating oxygen vacancies and carbon impurities in the layer, which would result in a leakage current in the capacitor.

Während einer solchen thermischen Behandlung migriert unglücklicherweise ein Teil des Stickstoffes, welcher bis zu 20 bis 30% TaON-Schicht umfasst, zu der Oberfläche der Polysiliziumschicht, die die untere Elektrode bildet, um so dort aufeinandergestapelt zu werden, während ein Teil der Stickstoffkomponenten nach außerhalb diffundiert, um so einen dielektrischen Verlust zu verursachen, wodurch es fehlschlägt, eine ausreichende und mit großer Ladung versehene Kapazität zur Verfügung zu stellen.During one unfortunately, part of the nitrogen migrates during such thermal treatment which comprises up to 20 to 30% TaON layer, to the surface of the Polysilicon layer, which forms the lower electrode, so there while being stacked on one another while part of the nitrogen components outside diffused so as to cause a dielectric loss, which makes it fail a sufficient and with great Cargo provided capacity to disposal to deliver.

Aus der DE 100 31 056 A1 ist ein Kondensator mit einem Halbleitersubstrat, einer unteren Elektrode, die elektrisch mit dem Halbleitersubstrat verbunden ist, wobei die untere Elektrode einen inneren Polysiliziumabschnitt und eine äußere HSG-Schicht umfasst, einer dielektrischen TaON-Schicht auf der unteren Elektrode und einer oberen Elektrode auf der dielektrischen TaON-Schicht sowie ein Verfahren zum Herstellen eines solchen Kondensators bekannt.From the DE 100 31 056 A1 is a capacitor having a semiconductor substrate, a lower electrode electrically connected to the semiconductor substrate, the lower electrode including an inner polysilicon portion and an outer HSG layer, a TaON dielectric layer on the lower electrode, and an upper electrode on the dielectric TaON layer and a method for producing such a capacitor known.

Zusammenfassung der ErfindungSummary of the invention

Dementsprechend ist die vorliegende Erfindung gerichtet auf Verfahren zur Herstellung eines Kondensators in einem Halbleiterelement, welche eines oder mehrere der Probleme, Begrenzungen und Nachteile der Verfahren des Standes der Technik überwinden.Accordingly the present invention is directed to methods of preparation a capacitor in a semiconductor element, which one or Several of the problems, limitations and disadvantages of the method of Overcome the prior art.

Das Ziel der vorliegenden Erfindung ist es, ein Herstellungsverfahren zur Verfügung zu stellen, welches die Produktkosten reduziert durch Vermindern der Anzahl der Einheitsprozesse und der gesamten Prozesszeit, die zur Bildung der Kontaktanschlüsse notwendig ist.The The aim of the present invention is a production process to disposal to provide, which reduces the product cost by reducing the number of unit processes and the total process time, the for forming the contact terminals necessary is.

Ein anderes Ziel der vorliegenden Erfindung ist es, Verfahren zur Herstellung von Kondensatoren für ein Halbleiterelement zur Verfügung zu stellen, welche die Erzeugung von Brücken zwischen benachbarten Kontaktanschlüssen reduzieren oder eliminieren, um die Ausbeute und die Zuverlässigkeit des resultierenden Halbleiterelementes zu verbessern.One Another object of the present invention is to provide methods of preparation of capacitors for a semiconductor element available which is the creation of bridges between adjacent ones contact terminals reduce or eliminate the yield and reliability of the product resulting semiconductor element to improve.

Ein weiteres Ziel der vorliegenden Erfindung ist es, Verfahren zur Herstellung von Kondensatoren für ein Halbleiterelement zur Verfügung zu stellen, welche eine hohe Ladungskapazität aufweisen, durch Minimieren des Verarmungsverhältnisses in Richtung auf die untere Elektrode.One Another object of the present invention is to provide methods of preparation of capacitors for a semiconductor element available to provide, which have a high charge capacity, by minimizing of impoverishment towards the lower electrode.

Noch ein weiteres Ziel der vorliegenden Erfindung ist es, Verfahren zur Herstellung von Kondensatoren für Halbleiterelement zur Verfügung zu stellen, welche einen Kondensator herstellen, der für hochintegrierte Speicherelemente geeignet ist, in dem die dielektrische Konstante einer dielektrischen TaON-Schicht durch nachfolgende thermische Behandlung oder Plasmaausheilungsbehandlung gesteigert wird.Yet Another object of the present invention is to provide methods for Production of capacitors for Semiconductor element available to make a capacitor that is highly integrated Memory elements is suitable, in which the dielectric constant a TaON dielectric layer by subsequent thermal Treatment or plasma healing treatment.

Zusätzliche Eigenschaften und Vorteile der Erfindung werden in der folgenden Beschreibung ausgeführt, aber auch illustriert in den begleitenden Zeichnungen.additional Features and advantages of the invention will become apparent in the following Description executed, but also illustrated in the accompanying drawings.

Diese und andere Vorteile zu erreichen, schließt ein Verfahren zur Herstellung eines Kondensators in einem Halbleiterelement gemäß der vorliegenden Erfindung die Schritte des Zurverfügungstellens eines Halbleitersubstrates ein, des Bildens einer Isolati onszwischenschicht auf dem Halbleitersubstrat, wobei ein Kontaktloch durch die Isolationszwischenschicht hindurch gebildet wird. Ein Kontaktanschluss wird dann in dem Kontaktloch gebildet und es wird eine untere Elektrode mit einer hemisphärischen Kornschicht gebildet, und mit dem Kontaktanschluss elektrisch verbunden. Die untere Elektrode wird dann bei einer Temperatur von 550–650°C in einer Phosphorgasatmosphäre dotiert, es wird eine dielektrische TaON-Schicht auf der unteren Elektrode gebildet und ausgeheilt, und es wird eine untere Elektrodenschicht auf der dielektrischen TaON-Schicht gebildet, wobei der Schritt des Ausheilens der dielektrischen TaON-Schicht weiterhin die Schritte umfasst: eine erste Ausheilbehandlung bei einer Temperatur von 700 bis 900°C in einer N2O- oder O2-Umgebung; und eine zweite Ausheilbehandlung, die umfasst: eine thermische Behandlung durch RTP oder in einem elektrischen Ofen bei einer Temperatur von 700 bis 900°C in einer NH3-Umgebung oder eine Plasmaausheilbehandlung bei einer Temperatur von 400 bis 500°C in einer NH3-Umgebung; weiterhin einen Plasmaoxidationsschritt umfassend, der umfasst, dass die dielektrische TaON-Schicht einem Plasma bei einer Temperatur von 400 bis 500°C für ein bis zwei Minuten in einer N2O- oder O2-Umgebung ausgesetzt wird, wobei der Plasmaoxidationsschritt nach der zweiten Ausheilbehandlung und vor dem Schritt des Bildens der oberen Elektrode ausgeführt wird.To achieve these and other advantages, a method of manufacturing a capacitor in a semiconductor device according to the present invention includes the steps of providing a semiconductor substrate, forming an insulating interlayer on the semiconductor substrate, and forming a contact hole through the interlayer insulating film. A contact terminal is then formed in the contact hole, and a lower electrode having a hemispherical grain layer is formed and electrically connected to the contact terminal. The lower electrode is then heated at a temperature of 550-650 ° C in a phos A TaON dielectric layer is formed on the lower electrode and annealed, and a lower electrode layer is formed on the TaON dielectric layer, the step of annealing the TaON dielectric layer further comprising the steps of: a first annealing treatment at a temperature of 700 to 900 ° C in a N 2 O or O 2 environment; and a second annealing treatment comprising: a thermal treatment by RTP or in an electric furnace at a temperature of 700 to 900 ° C in an NH 3 environment or a plasma annealing treatment at a temperature of 400 to 500 ° C in an NH 3 - Surroundings; further comprising a plasma oxidation step comprising exposing the TaON dielectric layer to a plasma at a temperature of 400 to 500 ° C for one to two minutes in an N 2 O or O 2 environment, the plasma oxidation step after the second Healing treatment and before the step of forming the upper electrode is performed.

Bei einem weiteren Aspekt schließt ein Verfahren zur Herstellung eines Kondensators in einem Halbleiterelement gemäß der vorliegenden Erfindung die Schritte ein, dass ein Halbleitersubstrat zur Verfügung gestellt wird, dass eine erste Isolationszwischenschicht mit einem ersten Kontaktloch auf dem Halbleitersubstrat gebildet wird. Ein erster Kontaktanschluss wird dann in dem ersten Kontaktloch aus dotiertem Polysilizium gebildet, es wird dann eine Ätzbarrierenschicht auf einer oberen Oberfläche der ersten Zwischenisolationsschicht und dem Kontaktanschluss gebildet, und es wird eine zweite Isolationszwischenschicht auf der Ätzbarrierenschicht gebildet. Es werden dann eine harte maskierende Polysiliziumschicht und eine Anti-Reflektionsschicht auf der zweiten isolierenden Zwischenschicht gebildet, und es wird ein zweites Kontaktloch gebildet, um eine obere Oberfläche des Kontaktanschlusses durch Entfernen der überlagerten Anti-Reflektionsschicht, der harten maskierenden Polysiliziumschicht, der zweiten isolierenden Zwischenschicht und der Ätzbarrierenschicht zu exponieren. Eine dotierte Polysiliziumschicht wird dann auf der Anti-Reflektionsschicht und der exponierten oberen Oberfläche des Kontaktanschlusses gebildet, es wird dann eine hemisphärische Kornschicht auf der dotierten Polysiliziumschicht gebildet und thermisch bei einer Temperatur von 550 bis 660°C in einer Phosphorgasatmosphäre dotiert. Eine Opferschicht wird dann gebildet, um die hemisphärische Kornschicht zu vergraben und eine untere Oberfläche der zweiten isolierenden Zwischenschicht wird dann durch selektives Entfernen der Opferschicht, der hemisphärischen Kornschicht, der dotierten Polysiliziumschicht, der Anti-Reflektionsschicht und der harten maskierenden Polysiliziumschicht exponiert. Es wird die verbleibende Opferschicht komplett entfernt, es wird eine dielektrische TaON-Schicht auf der exponierten Oberfläche der zweiten isolierenden Zwischenschicht und der Polysiliziumschicht auf der hemisphärischen Kornschicht gebildet, es wird eine erste Ausheilbehandlung auf der dielektrischen TaON-Schicht einer Temperatur von 700 bis 900°C in einer Atmosphäre aus N2O oder O2 ausgeführt, es wird eine obere Elektrode auf der dielektrischen TaON-Schicht gebildet, und es wird eine zweite Ausheilbehandlung bei einer Temperatur von 800 bis 950°C nach dem Bilden der oberen Elektrode ausgeführt.In another aspect, a method of manufacturing a capacitor in a semiconductor element according to the present invention includes the steps of providing a semiconductor substrate so as to form a first insulation interlayer having a first contact hole on the semiconductor substrate. A first contact pad is then formed in the first contact hole of doped polysilicon, an etch barrier layer is then formed on an upper surface of the first interlayer insulating layer and the contact pad, and a second interlayer insulating film is formed on the etch barrier layer. A hard masking polysilicon layer and an anti-reflection layer are then formed on the second insulating interlayer, and a second contact hole is formed around an upper surface of the contact pad by removing the overlaid anti-reflection layer, the hard masking polysilicon layer, the second insulating interlayer and the etch barrier layer to expose. A doped polysilicon layer is then formed on the anti-reflection layer and the exposed upper surface of the contact pad, then a hemispherical grain layer is formed on the doped polysilicon layer and thermally doped at a temperature of 550 to 660 ° C in a phosphorous gas atmosphere. A sacrificial layer is then formed to bury the hemispherical grain layer, and a lower surface of the second insulating interlayer is then exposed by selectively removing the sacrificial layer, the hemispherical grain layer, the doped polysilicon layer, the anti-reflection layer, and the hard masking polysilicon layer. The remaining sacrificial layer is completely removed, a TaON dielectric layer is formed on the exposed surface of the second insulating interlayer and the polysilicon layer on the hemispherical grain layer, a first annealing treatment is performed on the TaON dielectric layer at a temperature of 700 to 900 ° C is performed in an atmosphere of N 2 O or O 2 , an upper electrode is formed on the TaON dielectric layer, and a second annealing treatment is performed at a temperature of 800 to 950 ° C after the formation of the upper electrode.

Kurze Beschreibung der ZeichnungenBrief description of the drawings

Die begleitenden Zeichnungen dienen zusammen mit der Beschreibung dazu, die Prinzipien der Erfindung zu erläutern.The accompanying drawings, together with the description, serve to explain the principles of the invention.

Die Zeichnungen stellen dar:The Drawings show:

1–3 zeigen Querschnitte eines Kondensators in einem Halbleiterelement und ein Verfahren zur Herstellung derartiger Kondensatoren gemäß einem der Anmelderin bekannten Verfahren; 1 - 3 show cross sections of a capacitor in a semiconductor element and a method for producing such capacitors according to a method known to the Applicant;

4–7 zeigen Querschnitte eines Kondensators in einem Halbleiterelement und ein Verfahren zur Herstellung derartiger Kondensatoren gemäß der vorliegenden Erfindung; und 4 - 7 show cross sections of a capacitor in a semiconductor element and a method for producing such capacitors according to the present invention; and

8 zeigt einen Graph der Phosphorkonzentrationsvariation abhängig von der Temperatur nach dem thermischen Dotieren einer unteren Elektrode gemäß der vorliegenden Erfindung. 8th FIG. 12 is a graph of phosphorus concentration variation depending on the temperature after thermal doping of a lower electrode according to the present invention. FIG.

Detaillierte Beschreibung der bevorzugten AusführungsformenDetailed description of the preferred embodiments

Es wird nun im Detail Bezug genommen auf die bevorzugten Ausführungsformen der vorliegenden Erfindung, von denen Beispiele in den begleitenden Zeichnungen beschrieben sind. Wenn möglich, werden die gleichen Bezugszeichen verwendet, um ähnliche oder entsprechende Elemente während der Beschreibung zu identifizieren.It Reference will now be made in detail to the preferred embodiments of the present invention, examples of which are given in the accompanying Drawings are described. If possible, be the same Reference numeral used to similar or corresponding elements during to identify the description.

Gemäß 4 wird gemäß einer ersten Ausführungsform der vorliegenden Erfindung eine Isolationszwischenschicht 23 auf einem Halbleitersubstrat 21 abgeschieden. Es wird dann ein Fotolackmuster (in der Zeichnung nicht dargestellt) zum Definieren eines Kontaktanschlusses auf der oberen Oberfläche der Isolationszwischenschicht 23 aufgetragen. In diesem Fall wird die isolierende Zwischenschicht 23 bevorzugt durch Abscheiden eines HDP, eine BPSG oder SOG-Materials gebildet.According to 4 According to a first embodiment of the present invention, an insulating interlayer 23 on a semiconductor substrate 21 deposited. Then, a resist pattern (not shown in the drawing) for defining a contact terminal on the upper surface of the interlayer insulation film is formed 23 applied. In this case, the insulating intermediate layer 23 preferably formed by depositing an HDP, a BPSG or SOG material.

Es wird dann unter Verwendung eines (in der Zeichnung nicht dargestellten) Fotolackmusters als eine Maske ein Kontaktloch 25 durch Entfernen einer Fläche der isolierenden Zwischenschicht 23 gebildet, um einen Abschnitt des Halbleitersubstrates 21 zu exponieren.It then becomes a contact hole by using a resist pattern (not shown in the drawing) as a mask 25 by removing a surface of the insulating interlayer 23 educated, around a portion of the semiconductor substrate 21 to expose.

Das (in der Zeichnung nicht dargestellte) Fotolackmuster wird dann entfernt und ein dotiertes Polysiliziummaterial, welches das Kontaktloch 25 füllt, wird dann auf der exponierten oberen Oberfläche der isolierenden Zwischenschicht 23 und in das Kontaktloch 25 abgeschieden. Ein Kontaktanschluss 27 wird dann durch selektives Entfernen des oberen Abschnittes des Polysiliziummaterials unter Anwendung eines „blanket etch" (unmaskierter Ätzschritt) oder eines CMP-Vorganges (chemisch-mechanisches Polieren) gebildet. In diesem Fall wird die dotierte Polysiliziumschicht zum Bilden des Kontaktanschlusses vorzugsweise unter Verwendung einer LPCVD- oder einer RTP-Ausrüstung gebildet und weist eine Phosphorkonzentration von über 2 × 1020 Atomen/cm3 auf.The photoresist pattern (not shown in the drawing) is then removed and a doped polysilicon material forming the contact hole 25 is then filled on the exposed upper surface of the insulating interlayer 23 and into the contact hole 25 deposited. A contact connection 27 is then formed by selectively removing the top portion of the polysilicon material using a blanket etch or a CMP process (chemical mechanical polishing) In this case, the doped polysilicon layer for forming the contact pad is preferably formed using an LPCVD - or RTP equipment formed and has a phosphorus concentration of about 2 × 10 20 atoms / cm 3 .

Eine Barrierennitridschicht 29, welche als eine Ätzbarriere verwendet wird, wenn in einem nachfolgenden Schritt die Deckeloxidschicht geätzt, wird auf eine exponierte obere Oberfläche der isolierenden Zwischenschicht 23 und des Kontaktanschlusses 27 abgeschieden. In diesem Fall wird die Barrierennitridschicht 29 vorzugsweise bis zu einer Dicke von 20 nm–80 nm unter Verwendung von LPCVD, PECVD oder RTP-Ausrüstung abgeschieden.A barrier nitride layer 29 which is used as an etch barrier when etching the lid oxide layer in a subsequent step is applied to an exposed upper surface of the insulating interlayer 23 and the contact connection 27 deposited. In this case, the barrier nitride layer becomes 29 preferably deposited to a thickness of 20 nm-80 nm using LPCVD, PECVD or RTP equipment.

Gemäß 5 wird eine Deckeloxidschicht (zweite isolierende Zwischenschicht) 31 auf der Barrierennitridschicht 29 gebildet, und es werden dann eine harte maskierende Polysiliziumschicht (in der Zeichnung nicht dargestellt) und eine Antireflexionsschicht (in der Zeichnung nicht dargestellt) sequenziell auf der Deckeloxidschicht gebildet. In diesem Fall wird die Deckeloxidschicht 31 vorzugsweise auf einem der Materialien PE-TEOS, PSG oder USG unter Verwendung einer Si-H Basisquelle gebildet.According to 5 becomes a lid oxide layer (second insulating intermediate layer) 31 on the barrier nitride layer 29 Then, a hard masking polysilicon layer (not shown in the drawing) and an antireflection layer (not shown in the drawing) are formed sequentially on the lid oxide layer. In this case, the lid oxide layer becomes 31 preferably formed on one of the materials PE-TEOS, PSG or USG using a Si-H base source.

Nachdem ein (in der Zeichnung nicht dargestelltes) Fotolackmuster für eine Ladungselektrodenmaske auf der (in der Zeichnung nicht dargestellten) Antireflexionsschicht gebildet wurde, werden die Antireflexionsschicht und die harte maskierende Polysiliziumschicht unter Verwendung des (in der Zeichnung nicht dargestellten) Fotolackmusters als eine Ätzmaske geätzt.After this a resist pattern (not shown in the drawing) for a charge electrode mask on the (not shown in the drawing) antireflection coating The antireflection layer and the hard masking layer are formed Polysilicon layer using the (not in the drawing ) is etched as an etching mask.

Die Barrierennitridschicht 29, welche Ätzschutz bietet, und die Deckeloxidschicht 31 werden dann geätzt, um Abschnitte des Kontaktanschlusses 27 und der isolierenden Zwischenschicht 23 zu exponieren. In diesem Falle werden die Ätzbedingungen für die Deckeloxidschicht 31 und die Barrierennitridschicht 29 so ausgewählt, dass eine Ätzselektivität zwischen den Oxid- und den Nitridschichten in einem Verhältnis von zwischen 5:1 und 20:1 zur Verfügung gestellt wird.The barrier nitride layer 29 , which provides etching protection, and the lid oxide layer 31 are then etched to sections of the contact terminal 27 and the insulating interlayer 23 to expose. In this case, the etching conditions for the lid oxide layer become 31 and the barrier nitride layer 29 is selected to provide etch selectivity between the oxide and nitride layers in a ratio of between 5: 1 and 20: 1.

Darüber hinaus wird die (in der Zeichnung nicht dargestellte) Antireflektionsschicht mit einer Dicke von 30 nm bis 100 nm durch Abscheidung oder Beschichtung unter Verwendung inorganischer Materialien, wie etwa SiON oder einem organischen Material, welches in der Lage ist, den nachfolgenden Maskierschritt zu verbessern, gebildet.Furthermore becomes the antireflection layer (not shown in the drawing) with a thickness of 30 nm to 100 nm by deposition or coating using inorganic materials such as SiON or a organic material which is capable of the following Masking step to improve formed.

Nachdem das Fotolackmuster entfernt wurde, wird eine dotierte Polysiliziumschicht 33 zur Bildung einer unteren Elektrode auf der (in der Zeichnung nicht dargestellten) Antireflektionsschicht und der exponierten oberen Oberfläche des Kontaktanschlusses 25 gebildet.After the photoresist pattern has been removed, a doped polysilicon layer is formed 33 for forming a lower electrode on the antireflection layer (not shown in the drawing) and the exposed upper surface of the contact terminal 25 educated.

Anschließend wird eine HSG (hemisphärische Korn) Schicht 35 auf einer Oberfläche des dotierten Polysiliziums 33 bei einer Temperatur von etwa 550 bis 650°C durch Abscheiden von undotiertem Polysilizium gebildet.Subsequently, a HSG (hemispherical grain) layer 35 on a surface of the doped polysilicon 33 formed at a temperature of about 550 to 650 ° C by depositing undoped polysilicon.

Nachdem die HSP-Schicht 35 gebildet worden ist, wird eine thermische Dotierung in einer Phosphorgasatmosphäre beispielsweise bei 1 bis 5% PH3/N2 oder PH3/He mit 50 cm3/min (sccm) bis 2000 cm3/min (sccm) ausgeführt. In diesem Fall wird das thermische Dotieren bei einer niedrigen Temperatur zwischen etwa 550°C und etwa 650°C, bevorzugt zwischen 575°C und 625°C, und weiter bevorzugt zwischen 595°C und 605°C für etwa 30 bis 120 Minuten bei einem Druck von 133,32 bis 13332 Pa (1 bis 100 Torr) in einem elektrischen Ofen ausgeführt.After the HSP layer 35 has been formed, a thermal doping in a phosphorus gas atmosphere, for example, from 1 to 5% PH 3 / N 2 or PH 3 / He with 50 cm 3 / / executed min (sccm) to 2000 cm 3 min (sccm). In this case, thermal doping at a low temperature is between about 550 ° C and about 650 ° C, preferably between 575 ° C and 625 ° C, and more preferably between 595 ° C and 605 ° C for about 30 to 120 minutes a pressure of 133.32 to 13332 Pa (1 to 100 Torr) in an electric furnace.

Wie in der 8 dargestellt, wurde die höchste Phosphordotierkonzentration in der Nähe von 600°C erreicht, wenn das thermische Dotieren bei Temperaturen zwischen 550 und 750°C ausgeführt wurde. Während es nicht gewünscht ist, durch irgendwelche bestimmte Mechanismen gebunden zu sein, wird angenommen, dass die Ergebnisse des thermischen Dotierprozesses wie folgt erklärt werden können.Like in the 8th When the thermal doping was performed at temperatures between 550 and 750 ° C, the highest phosphorus doping concentration near 600 ° C was achieved. While not wishing to be bound by any particular mechanism, it is believed that the results of the thermal doping process can be explained as follows.

Das PH3 Gas zerfällt bei 570 bis 580°C und die Morphologie des Siliziums der unteren Elektrode wird während des Phosphordotierprozesses bei Temperaturen von über 700°C kristalliner. Das Silizium behält jedoch im allgemeinen seine amorphe Morphologie (a-Si) bei Temperaturen unterhalb von 650°C.The PH 3 gas decomposes at 570 to 580 ° C and the morphology of the silicon of the lower electrode becomes more crystalline during the phosphorus doping process at temperatures above 700 ° C. However, the silicon generally retains its amorphous morphology (a-Si) at temperatures below 650 ° C.

Darüber hinaus tendiert ein Haftkoeffizient an einer Oberfläche des Siliziums der unteren Elektrode dazu größer zu sein bei Temperaturen unterhalb von 650°C, da vor allem in der Nähe der Oberflächenregion offene Bindungen existieren, während amorphes Silizium den Großteil des Bulksiliziums enthält, welches die untere Elektrode bildet. So erklärt sich, dass der höchste Dotierwert in der Nähe von 600°C erreicht wird.Furthermore An adhesion coefficient at one surface of the silicon tends to be lower Electrode to be bigger at temperatures below 650 ° C, especially near the surface region open bonds exist while amorphous ones Silicon the bulk of bulk silica contains which forms the lower electrode. This explains that the highest doping value near 600 ° C reached becomes.

Eine Opferschicht 36, die den inneren Teil der Schicht 35 auffüllt, wird dann auf der exponierten Oberfläche der gesamten Struktur gebildet.A sacrificial layer 36 that is the inner part of the layer 35 is then formed on the exposed surface of the entire structure.

In diesem Fall kann die Opferschicht 36 durch Abscheiden einer Fotolackschicht von 0.5 bis 1.5 μm Dicke gebildet werden, durch Abscheiden einer Oxidschicht, wie etwa PSG oder USG, mit einer Dicke von 0.1 bis 0.5 μm, oder durch Abscheiden einer SOG-Schicht.In this case, the sacrificial layer 36 by depositing a photoresist layer of 0.5 to 1.5 μm in thickness by depositing an oxide layer such as PSG or USG with a thickness of 0.1 to 0.5 μm, or by depositing an SOG layer.

Auf der anderen Seite, wenn die Deckeloxidschicht 31 aus PE-TEOS gebildet wird, wird das Material, welches den inneren Teil der HSG-Schicht 35 auffüllt, vorzugsweise durch Abscheiden einer PSG- oder USG-Schicht gebildet, welche eine Nassätzrate aufweist die dreimal schneller ist als die der alternativen Fotolackschicht.On the other hand, if the lid oxide layer 31 Made of PE-TEOS, the material is the inner part of the HSG layer 35 filled, preferably formed by depositing a PSG or USG layer, which has a wet etching rate which is three times faster than that of the alternative photoresist layer.

Gemäß 6 wird eine obere Oberfläche der Deckeloxidschicht 31 exponiert durch selektives Entfernen der Opferschicht 36, der HSG-Schicht 35, der dotierten Polysiliziumschicht 33, der Antireflektionsschicht (in der Zeichnung nicht dargestellt), der (in der Zeichnung nicht dargestellten) harten maskierenden Polysiliziumschicht, durch einen CMP-Prozess.According to 6 becomes an upper surface of the lid oxide layer 31 exposed by selectively removing the sacrificial layer 36 , the HSG layer 35 , the doped polysilicon layer 33 , the antireflective layer (not shown in the drawing), the hard masking polysilicon layer (not shown in the drawing), by a CMP process.

Als Alternative zu dem CMP-Prozess zum Entfernen der Opferschicht 36, der HSG-Schicht 35, der dotierten Polysiliziumschicht 33, der Antireflektionsschicht, und der harten maskierenden Polysiliziumschicht, wird ein blanket etch Zurückätzprozess verwendet. Der Zurückätzprozess sollte vorzugsweise ein ausreichendes Überätzen einschliessen, um 5 bis 10% des Polysiliziums der unteren Elektrode, einschließlich des harten maskierenden Polysiliziums, zu entfernen.As an alternative to the CMP process for removing the sacrificial layer 36 , the HSG layer 35 , the doped polysilicon layer 33 , the antireflection layer, and the hard masking polysilicon layer, a blanket etch back etching process is used. The etch back process should preferably include sufficient overetching to remove from 5 to 10% of the lower electrode polysilicon, including the hard masking polysilicon.

Als nächstes wird eine konkave Elektrode zum Speichern einer elektrischen Ladung, bestehend aus der HSG-Schicht 35 und der dotierten Polysiliziumschicht 33 durch vollständiges Entfernen der Opferschicht 36, die auf der exponierten Oberfläche der HSG-Schicht 35 verblieben ist, gebildet. Wenn ein Oxid verwendet wird, um die Opferschicht 36 zu bilden, wird es bevorzugt unter Verwendung eines Nassätzprozesses entfernt.Next, a concave electrode for storing an electric charge consisting of the HSG layer 35 and the doped polysilicon layer 33 by completely removing the sacrificial layer 36 on the exposed surface of the HSG layer 35 remained, formed. When an oxide is used, the sacrificial layer 36 it is preferably removed using a wet etch process.

In einer anderen Ausführungsform der unteren Elektrode können anstelle einer unteren konkaven Basiselektrode verschiedene dreidimensionale Strukturen, wie etwa doppelt oder dreifach gestapelte Strukturen, basierend auf einfachen Stapel- oder zylindrischen Strukturen, für die Bildung der unteren Elektrode verwendet werden.In another embodiment the lower electrode can instead of a lower concave base electrode different three-dimensional structures, such as double or triple stacked structures, based on simple stack or cylindrical structures, for education the lower electrode can be used.

Als eine weitere Ausführungsform der unteren Elektrode wird anstelle der konkaven Struktur die untere Elektrode darüber hinaus durch Bilden eines zylindrischen Speicherknotens und anschließendes Bilden der HSG-Schicht auf einer Oberfläche des Speicherknotens gebildet.When another embodiment the lower electrode is replaced by the lower one instead of the concave structure Electrode over it by forming a cylindrical storage node and then forming the HSG layer on a surface of the storage node.

Gemäß 7 wird eine dielektrische TaON-Schicht 37 auf einer exponierten Oberfläche der Deckeloxidschicht 31 und der HSG-Schicht 35 abgeschieden.According to 7 becomes a TaON dielectric layer 37 on an exposed surface of the lid oxide layer 31 and the HSG layer 35 deposited.

Um Kohlenstoffstörstellen oder Sauerstoffleerstellen zu entfernen, wird die dielektrische Ta-ON-Schicht 37 dann bei einer Temperatur zwischen 700 und 900°C in einer Atmosphäre von N2O oder O2 ausgeheilt.To remove carbon impurities or oxygen vacancies, the Ta-ON dielectric layer becomes 37 then annealed at a temperature between 700 and 900 ° C in an atmosphere of N 2 O or O 2 .

Um die dielektrische Konstante der dielektrischen TaON-Schicht 37 zu erhöhen, kann ein weiterer Ausheilschritt auf der dielektrischen TaON-Schicht 37 in einer NH3 Atmosphäre bei einer Temperatur von 700 bis 900°C in einem elektrischen Ofen oder durch RTP durchgeführt werden, oder in einem Plasmareaktor in einer NH3 Atmosphäre bei einer niedrigeren Temperatur von etwa 400 bis 500°C. Daher wird Stickstoff in die dielektrische TaON-Schicht 37 injiziert oder es wird eine Nitrierung erreicht.To the dielectric constant of the TaON dielectric layer 37 can increase, another annealing step on the dielectric TaON layer 37 in an NH 3 atmosphere at a temperature of 700 to 900 ° C in an electric furnace or by RTP, or in a plasma reactor in an NH 3 atmosphere at a lower temperature of about 400 to 500 ° C. Therefore, nitrogen becomes the TaON dielectric layer 37 injected or nitration is achieved.

Wenn die Ausheilung in einer NH3 Atmosphäre ausgeführt wird, wird eine Oberfläche der dielektrischen TaON-Schicht unregelmäßig. In diesem Fall wird die Erzeugung von Leckstrom des Kondensators reduziert durch Ausführen einer Plasmaoxidation der unregelmäßigen Oberfläche der dielektrischen TaON-Schicht für eine bis zwei Minuten bei einer niedrigen von 400 bis 500°C in einer N2O oder einer O2 Atmosphäre.When the annealing is carried out in an NH 3 atmosphere, a surface of the TaON dielectric layer becomes irregular. In this case, the generation of leakage current of the capacitor is reduced by performing plasma oxidation of the irregular surface of the TaON dielectric layer for one to two minutes at a low of 400 to 500 ° C in an N 2 O or O 2 atmosphere.

Eine TiN-Schicht 39 wird dann in einer Dicke von 200 bis 500Å auf der dielektrischen TaON-Schicht 37, bevorzugt unter Verwendung von CVD mit TiCL4 Gas, abgeschieden. Eine obere Elektrode wird dann durch selektives Mustern und Ätzen der TiN-Schicht 39 gebildet.A TiN layer 39 is then applied in a thickness of 200 to 500 Å on the TaON dielectric layer 37 , preferably using CVD with TiCl 4 gas, deposited. An upper electrode is then formed by selectively patterning and etching the TiN layer 39 educated.

In einer weiteren Ausführungsform der oberen Elektrode wird eine dotierte Polysiliziumschicht (in der Zeichnung nicht dargestellt) in einer Dicke von 50 nm bis 150 nm durch Abscheidung auf die TiN-Schicht 39 abgeschieden als eine Pufferschicht gegen Stress und thermische Einflüsse, die während der anschließenden thermischen Prozesse erzeugt werden, und bildet somit einen Teil der oberen Elektrode.In a further embodiment of the upper electrode, a doped polysilicon layer (not shown in the drawing) is deposited in a thickness of 50 nm to 150 nm by deposition on the TiN layer 39 deposited as a buffer layer against stress and thermal effects generated during the subsequent thermal processes, thus forming part of the upper electrode.

In einer weiteren Ausführungsform der oberen Elektrode kann dotiertes Polysilizium oder Metallmaterial, wie etwa TaN, W, WN, WSi, Ru, RuO2, Ir, IrO2, oder Pt, zur Bildung der Schicht 39 für die obere Elektrode anstelle von TiN verwendet werden.In another embodiment of the top electrode, doped polysilicon or metal material such as TaN, W, WN, WSi, Ru, RuO 2 , Ir, IrO 2 , or Pt may be used to form the layer 39 for the upper electrode instead of TiN.

Während der Schritte des Abscheidens der dielektrischen TaON-Schicht und des Ausführens der thermischen Behandlung bei einer Temperatur unterhalb von 800°C nach dem thermischen Dotieren gemäß 5 tritt etwas Deaktivierung auf, während der etwas von dem Phosphordotierstoff in dem Polysilizium, welches die untere Elektrode bildet, in Richtung auf die Oberfläche wandert oder lokale Agglomerationen bildet.During the steps of depositing the TaON dielectric layer and performing the thermal treatment at a temperature below 800 ° C after the thermal doping according to 5 some deactivation occurs while some of the phosphorus dopant in the polysilicon forming the bottom electrode migrates toward the surface or forms local agglomerations.

Um den thermischen Dotiereffekt durch Aktivieren des Phosphordotierstoffes in der unteren Elektrode und durch das Verhindern solch einer Deaktivierung, kann die Ausheilung, die RTP oder einen elektrischen Ofen bei einer Temperatur von 800 bis 950°C verwendet, nach dem Bilden der oberen Elektrode ausgeführt werden. In diesem Falle wird die Aushärtungsbehandlung durch das RTP für 10 bis 60 Sekunden durchgeführt, oder es wird die andere Aushärtbehandlung unter Verwendung eines elektrischen Ofens für 5 bis 30 Minuten in einer N2 Atmosphäre ausgeführt. Die Verarmungsschicht in Richtung der unteren Elektrode kann durch diese zusätzlichen Ausheilprozesse stark reduziert werden.In order to effect the thermal doping effect by activating the phosphorus dopant in the lower electrode and preventing such deactivation, annealing using RTP or an electric furnace at a temperature of 800 to 950 ° C may be performed after forming the upper electrode. In this case, the curing treatment is performed by the RTP for 10 to 60 seconds, or the other curing treatment is carried out using an electric furnace for 5 to 30 minutes in an N 2 atmosphere. The depletion layer in the direction of the lower electrode can be greatly reduced by these additional annealing processes.

Dementsprechend bietet ein gemäß dem vorliegenden Verfahren hergestellter Kondensator in einem Halbleiterelement eine Anzahl von Vorteilen.Accordingly offers one according to the present Method produced capacitor in a semiconductor element a Number of benefits.

Die vorliegende Erfindung reduziert die Herstellungskosten durch Reduzieren der Anzahl von Einheitsprozessen verglichen mit den herkömmlichen Verfahren. Das vorliegende Verfahren bildet einen Kontakt für die untere Elektrode, in welchem der Kontaktanschluss durch Bilden eines Kontaktloches direkt nach der Bildung der isolierenden Zwischenschicht, dem Abscheiden des Polysiliziums zum Bilden des Kontaktanschlusses und des Ausführens des blanket etch Rückätzprozesses auf dem Polysilizium gebildet wird. Zur Zeit wird in dem herkömmlichen Verfahren der untere Elektrodenkontakt durch sequenzielles Abscheiden einer isolierenden Zwischenschicht (z. B. einer Oxidschicht, die zwischen der Bitleitung und der unteren Elektrode liegt) und einer Oxidpufferschicht auf der Barrierennitridschicht vor dem Ausführen des Kontaktätzens gebildet.The The present invention reduces manufacturing costs by reducing the number of unit processes compared with the conventional ones Method. The present method forms a contact for the lower one Electrode in which the contact terminal by forming a contact hole directly after the formation of the insulating interlayer, the deposition of the polysilicon for forming the contact terminal and performing the blanket etch etching process is formed on the polysilicon. At present, in the conventional Method of bottom electrode contact by sequential deposition an insulating intermediate layer (eg, an oxide layer, the between the bit line and the lower electrode) and one Oxide buffer layer on the barrier nitride layer prior to performing the Kontaktätzens educated.

Wenn er mit Halbleiterkondensatoren verglichen wird, die unter Verwendung des herkömmlichen Verfahrens gebildet wurden, liefert ein gemäß dem Verfahren der Erfindung hergestellter Kondensator ein reduziertes Verarmungsverhältnis C von bis zu 2%, da die Kapazität Cmin, d. h. Cs wenn „–(negative)" Spannung an die obere Elektrode angelegt wird, erhöht wird, indem das Verarmungsverhältnis in Richtung der unteren Elektrode minimiert wird, wobei die Phosphorstörstellenkonzentration in der unteren Elektrode durch Ausführen der thermischen Phosphordotierung auf der oberen Elektrode (Polysiliziumschicht mit der unregelmäßig geformten HSG-Schicht) bei einer niedrigeren Temperatur von 550 bis 650°C erhöht wird.When compared to semiconductor capacitors formed using the conventional method, a capacitor made according to the method of the invention provides a reduced depletion ratio C of up to 2% since the capacitance C min , ie C s when "- (negative) Voltage is applied to the upper electrode is increased by minimizing the depletion ratio toward the lower electrode, wherein the phosphorus impurity concentration in the lower electrode by performing the thermal phosphorus doping on the upper electrode (polysilicon layer with the irregularly shaped HSG layer) at a lower temperature of 550 to 650 ° C is increased.

Daher stellt die vorliegende Erfindung eine erhöhte Ladungskapazität von bis zu 10% verglichen mit einem Kondensator mit dergleichen unteren Elektrodenfläche, welche die durch herkömmliche Verfahren gebildete dielektrische TaON oder Ta2O5 Schicht verwendet, zur Verfügung.Therefore, the present invention provides an increased charge capacity of up to 10% as compared with a capacitor having the same lower electrode area using the dielectric TaON or Ta 2 O 5 layer formed by conventional methods.

Darüber hinaus liefert die vorliegende Erfindung eine erhöhte dielektrische Konstante für die dielektrische TaON-Schicht durch Ausführen einer zusätzlichen thermischen Aushärtungsbehandlung oder Plasmaaushärtungsbehandlung auf der dielektrischen TaON-Schicht, wobei die Aushärtungsbehandlung in einer NH3 Atmosphäre bei normalem oder reduziertem Druck unter Verwendung von RTP oder eines elektrischen Ofens ausgeführt wird. Darüber hinaus kann ein gemäß dem Verfahren der Erfindung hergestellter TaON-Kondensator mit einer konkaven Struktur verwendet werden, um eine Speicherzelle für ein Halbleiterspeicherelement mit kritischen Abmessungen von weniger als 0.16 μm zu erzeugen und die Auffrischzeit für die resultierende Speicherzelle zu verbessern.In addition, the present invention provides an increased dielectric constant for the TaON dielectric layer by performing an additional thermal curing treatment or plasma curing treatment on the TaON dielectric layer, wherein the curing treatment is carried out in an NH 3 atmosphere at normal or reduced pressure using RTP or a electric furnace is running. Moreover, a TaON capacitor having a concave structure made according to the method of the invention can be used to produce a memory cell for a semiconductor memory device having critical dimensions of less than 0.16 μm and improving the refresh time for the resulting memory cell.

Claims (21)

Verfahren zur Herstellung eines Kondensators in einem Halbleiterbauelement, mit den Schritten: ein Halbleitersubstrat (21) wird präpariert; eine isolierende Zwischenschicht (23) wird auf dem Halbleitersubstrat (21) gebildet; ein Kontaktloch wird durch die isolierende Zwischenschicht gebildet; ein Kontaktanschluss (27) wird in dem Kontaktloch gebildet; eine untere Elektrode wird gebildet, wobei die untere Elektrode in elektrischem Kontakt mit dem Kontaktanschluss steht; eine hemisphärische Kornschicht (35) wird auf einer Oberfläche der unteren Elektrode gebildet; die untere Elektrode wird mit Phosphor bei einer Temperatur von 550 bis 650°C in einer Phosphorgasumgebung dotiert; eine dielektrische TaON-Schicht (37) wird auf der unteren Elektrode gebildet; die dielektrische TaON-Schicht (37) wird ausgeheilt; und eine obere Elektrodenschicht wird auf der dielektrischen TaON-Schicht (37) gebildet; wobei der Schritt des Ausheilens der dielektrischen TaON-Schicht (37) weiterhin die Schritte umfasst: eine erste Ausheilbehandlung bei einer Temperatur von 700 bis 900°C in einer N2O- oder O2-Umgebung; und eine zweite Ausheilbehandlung, die umfasst: eine thermische Behandlung durch RTP oder in einem elektrischen Ofen bei einer Temperatur von 700 bis 900°C in einer NH3-Umgebung oder eine Plasmaausheilbehandlung bei einer Temperatur von 400 bis 500°C in einer NH3-Umgebung; und das Verfahren weiterhin einen Plasmaoxidationsschritt aufweist, der umfasst, dass die dielektrische TaON-Schicht (37) einem Plasma bei einer Temperatur von 400 bis 500°C für ein bis zwei Minuten in einer N2O- oder O2-Umgebung ausgesetzt wird, wobei der Plasmaoxidationsschritt nach der zweiten Ausheilbehandlung und vor dem Schritt des Bildens der oberen Elektrode ausgeführt wird.Method for producing a capacitor in a semiconductor component, comprising the steps of: a semiconductor substrate ( 21 ) is prepared; an insulating intermediate layer ( 23 ) is deposited on the semiconductor substrate ( 21 ) educated; a contact hole is formed by the insulating interlayer; a contact connection ( 27 ) is formed in the contact hole; a lower electrode is formed with the lower electrode in electrical contact with the contact terminal; a hemispherical grain layer ( 35 ) is formed on a surface of the lower electrode; the lower electrode is doped with phosphorus at a temperature of 550 to 650 ° C in a phosphorous gas environment; a TaON dielectric layer ( 37 ) is formed on the lower electrode; the TaON dielectric layer ( 37 ) is healed; and an upper electrode layer is deposited on the TaON dielectric layer ( 37 ) educated; the step of annealing the TaON dielectric layer ( 37 ) further comprises the steps of: a first annealing treatment at a temperature of 700 to 900 ° C in an N 2 O or O 2 environment; and a second annealing treatment comprising: a thermal treatment by RTP or in an electric furnace at a temperature of 700 to 900 ° C in an NH 3 environment or a plasma annealing treatment at a temperature of 400 to 500 ° C in an NH 3 environment; and the method further comprises a plasma oxidation step comprising exposing the TaON dielectric layer ( 37 ) is exposed to a plasma at a temperature of 400 to 500 ° C for one to two minutes in an N 2 O or O 2 environment, the plasma oxidation step being carried out after the second annealing treatment and before the step of forming the upper electrode. Verfahren nach Anspruch 1, wobei der Schritt des Bildens der unteren Elektrode weiterhin umfasst: eine dotierte Polysiliziumschicht wird abgeschieden; die dotierte Polysiliziumschicht wird gemustert; und die dotierte Polysiliziumschicht wird geätzt.Method according to claim 1, the step forming the lower electrode further comprises: a doped one Polysilicon layer is deposited; the doped polysilicon layer is patterned; and the doped polysilicon layer is etched. Verfahren nach Anspruch 1, wobei der Schritt des Dotierens der unteren Elektrode weiterhin umfasst: ein Druck zwischen 133,32 Pa und 13332 Pa wird für eine Behandlungsperiode von 30 bis 120 Minuten aufrechterhalten.Method according to claim 1, the step the doping of the lower electrode further comprises: one Pressure between 133.32 Pa and 13332 Pa is for a treatment period of Maintained for 30 to 120 minutes. Verfahren nach Anspruch 1, wobei das Phosphorgas eine Gasmischung aus PH3/N2 oder PH3/He umfasst, wobei die Gasmischung mit einer Rate zwischen 50 und 2000 cm3/min. eingeführt wird.The method of claim 1, wherein the phosphorous gas comprises a gas mixture of PH 3 / N 2 or PH 3 / He, wherein the gas mixture at a rate between 50 and 2000 cm 3 / min. is introduced. Verfahren nach Anspruch 1, wobei der Schritt des Ausheilens der dielektrischen TaON-Schicht (37) weiterhin umfasst, dass eine Temperatur von 700 bis 900°C in einer Umgebung von N2O oder O2 aufrechterhalten wird.The method of claim 1, wherein the step of annealing the TaON dielectric layer ( 37 ) further comprises maintaining a temperature of 700 to 900 ° C in an environment of N 2 O or O 2 . Verfahren nach Anspruch 1, weiterhin umfassend das Ausheilen der oberen Elektrode bei einer Temperatur von 800 bis 950°C unter Verwendung von RTP oder eines elektrischen Ofens.The method of claim 1, further comprising Annealing the upper electrode at a temperature of 800 to 950 ° C below Use of RTP or an electric oven. Verfahren nach Anspruch 2, wobei der Schritt des Bildens der oberen Elektrode weiterhin umfasst, dass eine Schicht aus mindestens einem metallbasierenden Material abgeschieden wird, welches aus einer Gruppe ausgewählt wird, die aus TiN, TaN, W, WN, WSi, Ru, RuO2, Ir, IrO2 und Pt besteht.The method of claim 2, wherein the step of forming the upper electrode further comprises depositing a layer of at least one metal-based material selected from the group consisting of TiN, TaN, W, WN, WSi, Ru, RuO 2 , Ir, IrO 2 and Pt. Verfahren nach Anspruch 7, wobei der Schritt des Bildens der oberen Elektrode weiterhin umfasst, dass ein dotiertes Polysilizium auf der Schicht des metallbasierten Materials abgeschieden wird.The method of claim 7, wherein the step of Forming the upper electrode further comprises a doped one Polysilicon deposited on the layer of metal-based material becomes. Verfahren zur Herstellung eines Kondensators in einem Halbleiterbauelement, mit den Schritten: ein Halbleitersubstrat (21) wird präpariert; eine erste isolierende Zwischenschicht (23) wird gebildet; ein erstes Kontaktloch wird durch die isolierende Zwischenschicht gebildet, um einen Abschnitt des Halbleitersubstrates zu exponieren; ein erster Kontaktanschluss (27) wird in dem ersten Kontaktloch gebildet; eine Ätzbarrierenschicht (29) wird auf einer oberen Oberfläche der ersten isolierenden Zwischenschicht (23) und auf einer oberen Oberfläche des Kontaktanschlusses gebildet; eine zweite isolierende Zwischenschicht (31) wird auf der Ätzbarrierenschicht (29) gebildet; eine harte maskierende Polysiliziumschicht wird auf der Ätzbarrierenschicht gebildet; eine Antireflektionsschicht wird auf der harten maskierenden Polysiliziumschicht gebildet; ein zweites Kontaktloch wird gebildet, welches Kontaktloch Seitenwände aufweist, die sich durch die Antireflektionsschicht, die harte maskierende Polysiliziumschicht, die zweite isolierende Zwischenschicht und die Ätzbarrierenschicht erstrecken, um die obere Oberfläche des Kontaktanschlusses zu exponieren; eine dotierte Polysiliziumschicht (33) wird auf der Antireflektionsschicht, den Seitenwänden der zweiten Kontaktöffnung und der exponierten oberen Oberfläche des Kontaktanschlusses gebildet; eine hemisphärische Kornschicht (35) wird auf der dotierten Polysiliziumschicht (33) gebildet; die hemisphärische Kornschicht (35) wird bei einer Temperatur von 550 bis 660°C in einer Phosphorgasumgebung dotiert, um eine dotierte hemisphärischen Kornschicht zu bilden; eine die dotierte hemisphärische Kornschicht (35) abdeckende Opferschicht (36) wird gebildet; eine obere Oberfläche der zweiten isolierenden Zwischenschicht (31) wird durch selektives Entfernen von Abschnitten der Opferschicht, der hemisphärischen Kornschicht, der dotierten Polysiliziumschicht, der Antireflektionsschicht und der harten maskierenden Polysiliziumschicht exponiert; verbleibende Abschnitte der Opferschicht (36) werden vollständig entfernt, um eine Oberfläche des verbleibenden Abschnittes der hemisphärische Kornschicht (35) zu exponieren; eine dielektrische TaON-Schicht (37) wird auf der exponierten Oberfläche der zweiten isolierenden Zwischenschicht (31) und der Oberfläche der hemisphärische Kornschicht (35) gebildet; die dielektrische TaON-Schicht (37) wird bei einer Temperatur von 700 bis 900°C in einer N2O- oder O2-Umgebung ausgeheilt; eine obere Elektrode wird auf der dielektrischen TaON-Schicht gebildet; und die untere Elektrode wird bei einer Temperatur von 800 bis 950°C ausgeheilt.Method for producing a capacitor in a semiconductor component, comprising the steps of: a semiconductor substrate ( 21 ) is prepared; a first insulating intermediate layer ( 23 ) gets formed; a first contact hole is formed by the insulating interlayer to expose a portion of the semiconductor substrate; a first contact connection ( 27 ) is formed in the first contact hole; an etching barrier layer ( 29 ) is deposited on an upper surface of the first insulating interlayer ( 23 ) and formed on an upper surface of the contact terminal; a second insulating intermediate layer ( 31 ) is deposited on the etch barrier layer ( 29 ) educated; a hard masking polysilicon layer is formed on the etch barrier layer; an anti-reflection layer is formed on the hard masking polysilicon layer; a second contact hole is formed, the contact hole having side walls extending through the anti-reflection layer, the hard masking polysilicon layer, the second insulating interlayer, and the etch barrier layer to expose the top surface of the contact pad; a doped polysilicon layer ( 33 ) is formed on the antireflection layer, the sidewalls of the second contact opening and the exposed upper surface of the contact terminal; a hemispherical grain layer ( 35 ) is deposited on the doped polysilicon layer ( 33 ) educated; the hemispherical grain layer ( 35 ) is doped at a temperature of 550 to 660 ° C in a phosphorous gas environment to form a doped hemispherical grain layer; one the doped hemispherical grain layer ( 35 ) covering sacrificial layer ( 36 ) gets formed; an upper surface of the second insulating interlayer ( 31 ) is exposed by selectively removing portions of the sacrificial layer, the hemispherical grain layer, the doped polysilicon layer, the antireflection layer, and the hard masking polysilicon layer; remaining sections of the sacrificial layer ( 36 ) are completely removed to form a surface of the remaining portion of the hemispherical grain layer ( 35 ) to expose; a TaON dielectric layer ( 37 ) is deposited on the exposed surface of the second insulating interlayer ( 31 ) and the surface of the hemispherical grain layer ( 35 ) educated; the TaON dielectric layer ( 37 ) is annealed at a temperature of 700 to 900 ° C in an N 2 O or O 2 environment; an upper electrode is formed on the TaON dielectric layer; and the lower electrode is annealed at a temperature of 800 to 950 ° C. Verfahren nach Anspruch 9, wobei der Schritt des Bildens der ersten isolierenden Zwischenschicht (23) umfasst, dass eine Schicht von mindestens einem isolierenden Material abgeschieden wird, welches aus einer Gruppe ausgewählt wird, die aus HDP, BDSG und SOG besteht, und wobei der Schritt des Bildens der zweiten isolierenden Zwischenschicht (31) umfasst, dass eine Schicht von mindestens einem isolierenden Material abgeschieden wird, welches aus einer Gruppe ausgewählt wird, die aus HDP, BPSG und SOG besteht.The method of claim 9, wherein the step of forming the first insulating interlayer ( 23 ) comprises depositing a layer of at least one insulating material consisting of a Group consisting of HDP, BDSG and SOG, and wherein the step of forming the second insulating interlayer ( 31 ) comprises depositing a layer of at least one insulating material selected from the group consisting of HDP, BPSG and SOG. Verfahren nach Anspruch 9, wobei der Schritt des Bildens des Kontaktanschlusses (27) weiterhin die Schritte umfasst: eine dotierte Polysiliziumschicht wird auf der ersten isolierenden Zwischenschicht in das Kontaktloch abgeschieden; und ein oberer Abschnitt der dotierten Polysiliziumschicht wird selektiv durch CMP oder blanket etch entfernt, um eine Oberfläche der ersten isolierenden Zwischenschicht zu exponieren.The method of claim 9, wherein the step of forming the contact terminal ( 27 ) further comprises the steps of: depositing a doped polysilicon layer on the first insulating interlayer into the contact hole; and an upper portion of the doped polysilicon layer is selectively removed by CMP or bare etch to expose a surface of the first insulating interlayer. Verfahren nach Anspruch 11, wobei der Schritt des Abscheidens der dotierten Polysiliziumschicht (33) einen LPCVD-Prozess oder einen RTP-Prozess umfasst.The method of claim 11, wherein the step of depositing the doped polysilicon layer ( 33 ) comprises an LPCVD process or an RTP process. Verfahren nach Anspruch 9, wobei der Schritt des Bildens der Ätzbarrierenschicht (29) das Abscheiden einer Nitridschicht bis zu einer Dicke von 20 nm bis 80 nm unter Verwendung eines Prozess umfasst, welcher Prozess aus einer Gruppe ausgewählt ist, welche Gruppe aus einem LPCVD-Prozess, einem PECVD-Prozess, und einem RTP-Prozess besteht.The method of claim 9, wherein the step of forming the etch barrier layer (16) 29 ) comprises depositing a nitride layer to a thickness of 20 nm to 80 nm using a process, which process is selected from a group consisting of an LPCVD process, a PECVD process, and an RTP process. Verfahren nach Anspruch 9, wobei der Schritt des Bildens der Antireflektionsschicht weiterhin umfasst, dass eine Schicht aus einem anorganischen Material mit einer Dicke von 30 nm bis 100 nm oder eine Schicht aus einem organischen Material mit einer Dicke von 30 nm bis 100 nm gebildet wird.The method of claim 9, wherein the step of Forming the anti-reflection layer further comprises that Layer of an inorganic material with a thickness of 30 nm to 100 nm or a layer of an organic material with a thickness of 30 nm to 100 nm is formed. Verfahren nach Anspruch 9, wobei der Schritt des Dotierens der hemisphärischen Kornschicht (35) weiterhin umfasst, dass ein Druck zwischen 133,32 und 13332 Pa für 30 bis 120 Minutes in einem elektrischen Ofen aufrechterhalten wird, während zwischen 50 und 2000 cm3/min. einer Gasmischung mit PH3/N2 oder mit PH3/He injiziert wird.Method according to claim 9, wherein the step of doping the hemispherical grain layer ( 35 ) Further comprises that a pressure from 133.32 to 13332 Pa for 30 to 120 Minutes in an electric furnace is maintained while between 50 and 2000 cm 3 / min. a gas mixture with PH 3 / N 2 or with PH 3 / He is injected. Verfahren nach Anspruch 9, wobei der Schritt des Bildens der Opferschicht (36) das Abscheiden einer Fotolackschicht mit einer Dicke von 0.5 bis 1.5 μm oder einer Oxidschicht mit einer Dicke von 0.1 bis 0.5 μm umfasst.The method of claim 9, wherein the step of forming the sacrificial layer ( 36 ) comprises depositing a photoresist layer having a thickness of 0.5 to 1.5 μm or an oxide layer having a thickness of 0.1 to 0.5 μm. Verfahren nach Anspruch 9, wobei der Schritt des Bildens der Opferschicht (36) umfasst, dass eine PSG-Schicht oder eine USG-Schicht abgeschieden wird, und wobei weiterhin der Schritt des Abscheidens der zweiten isolierenden Zwischenschicht (31) umfasst, dass eine PE-TEOS-Schicht abgeschieden wird.The method of claim 9, wherein the step of forming the sacrificial layer ( 36 ) comprises depositing a PSG layer or a USG layer, and further comprising the step of depositing the second insulating interlayer ( 31 ) comprises depositing a PE-TEOS layer. Verfahren nach Anspruch 9, wobei der Schritt des Ausheilens der dielektrischen TaON-Schicht, (37) nachdem das Ausheilen des TaON in der N2O oder O2 Umgebung abgeschlossen ist, weiterhin umfasst: eine zweite Ausheilung der dielektrischen TaON-Schicht (37) durch RTP oder in einem elektrischen Ofen bei einer Temperatur von 700 bis 900°C in einer NH3-Umgebung oder eine zweite Ausheilung der dielektrischen TaON-Schicht (37) in einem Plasma bei einer Temperatur von 400 bis 500°C in einer NH3 Umgebung.The method of claim 9, wherein the step of annealing the TaON dielectric layer, 37 after the annealing of the TaON in the N 2 O or O 2 environment has been completed, further comprises: a second annealing of the TaON dielectric layer ( 37 ) by RTP or in an electric furnace at a temperature of 700 to 900 ° C in a NH 3 environment or a second annealing of the dielectric TaON layer ( 37 ) in a plasma at a temperature of 400 to 500 ° C in a NH 3 environment. Verfahren nach Anspruch 18, weiterhin einen Schritt einer Plasmaoxidationsbehandlung bei einer Temperatur von 400 bis 500°C für eine bis zwei Minuten in einer N2O oder O2 Umgebung umfassend, wobei der Schritt der Plasmaoxidationsbehandlung ausgeführt wird, nachdem der zweite Ausheilschritt in der NH3 Umgebung abgeschlossen wurde.The method of claim 18, further comprising a step of plasma oxidation treatment at a temperature of 400 to 500 ° C for one to two minutes in an N 2 O or O 2 environment, wherein the step of plasma oxidation treatment is performed after the second annealing step in the NH 3 environment was completed. Verfahren nach Anspruch 9, wobei der Schritt des Bildens der oberen Elektrodenschicht weiterhin den Schritt des Abscheidens von mindestens einem metallbasierten Material umfasst, welches aus der Gruppe ausgewählt ist, die aus TiN, TaN, W, WN, WSi, Ru, RuO2, Ir, IrO2 und Pt besteht.The method of claim 9, wherein the step of forming the top electrode layer further comprises the step of depositing at least one metal-based material selected from the group consisting of TiN, TaN, W, WN, WSi, Ru, RuO 2 , Ir , IrO 2 and Pt. Verfahren nach Anspruch 20, wobei der Schritt des Bildens der oberen Elektrode weiterhin umfasst, dass dotiertes Polysilizium auf der Schicht des metallbasierten Materials abgeschieden wird, um eine gestapelte obere Elektrode zu bilden.The method of claim 20, wherein the step of Forming the upper electrode further includes doped polysilicon is deposited on the layer of metal-based material, to form a stacked top electrode.
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