DE10156054A1 - Herstellungsverfahren für eine Leiterbahn auf einem Substrat - Google Patents
Herstellungsverfahren für eine Leiterbahn auf einem SubstratInfo
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Abstract
Die vorliegende Erfindung stellt ein Verfahren zur Herstellung einer Leiterbahn (4) auf einem Substrat (1) mit den Schritten bereit: Aufbringen einer Maske (7) auf dem Substrat (1); Strukturieren der Maske (7), so dass sie eine der Leiterbahn (4) entsprechende Öffnung hat; Vorsehen der Leiterbahn (4) in der Öffnung auf dem Substrat (1); Verbreitern der Öffnung zum Freilegen eines lateral an die Leiterbahn (4) angrenzenden Bereiches; Vorsehen einer Umhüllung (5) der Leiterbahn (4) in der verbreiterten Öffnung; und Entfernen der Maske (7).
Description
- Die vorliegende Erfindung betrifft ein Herstellungsverfahren für eine Leiterbahn auf einem Halbleitersubstrat.
- Mit dem Aufkommen der Technologie des wafer-level-packaging (WLP), wafer-level-test (WLT) und des wafer-level-burn-in (WLBI) ist es notwendig geworden. Halbleitersubstrate bzw. Halbleiterchips mit elektrisch verbindenden Elementen auszurüsten, die eine eingebaute Nachgiebigkeit (Flexibilität) in Richtung der X-, Y- und Z-Achse aufweisen.
- Eine weitere Forderung ist, dass eine stabile elektrische Verbindung vom Halbleiter die zur Leiterplatte bereitgestellt werden muss. Im Fall einer Kupferleiterbahn muss das Metall vor Oxidation und Korrosion geschützt werden. Üblicherweise wird dies durch eine Einkapselung (Umhüllung) des Kupfers mit einem anderen, beständigeren Metall wie Nickel bewerkstelligt.
- Der Nachteil eines solchen Schutzes ist, dass bislang bei der Herstellung eine zusätzliche photolithographische Stufe benötigt wird. Dies macht den Prozess aufwendiger und komplexer.
- Fig. 8 zeigt den Querschnitt eines nach einem üblichen Verfahren mit einer Leiterbahn versehenen Halbleitersubstrats 1. Auf das Substrat 1 ist eine Schicht 2 aus einer Titanverbindung im Spötterverfahren aufgebracht, die sowohl als Diffusionsbarriere als auch als Kurzschlussschicht für alle nachfolgenden Beschichtungsschritte dient. Darüber schließt sich eine im Spötterverfahren aufgebrachte Kupferträgerschicht 3 an, die benötigt wird um eine nachfolgende Beschichtung mit einer Kupferleiterbahn 4 zu ermöglichen. Eine photolithographisch strukturierte Maske 7 aus elektrisch abscheidbarem Photolack bestimmt die Breite der Leiterbahn. Über der Kupferleiterbahn 4 wird eine Nickelschicht 5 aufgebracht. Darüber schließt sich eine Goldschicht 6 an, die zur Benetzung mit Lot benötigt wird, da keine ausreichende Benetzung der Oberfläche mit Lot auf Nickel stattfindet. Die Nickelschicht 5 dient als Diffusionsbarriere zwischen der Kupferschicht 4 und der Goldschicht 6, da das Gold ansonsten vollständig in das Kupfer diffundieren würde.
- Fig. 9 zeigt die Anordnung nach dem Entfernen der Maske 7 aus dem elektrisch abscheidbaren Photolack. Die Seitenwände 8 der Kupferleiterbahn 4 sind freigelegt und somit der Korrosion ausgesetzt.
- Fig. 10 zeigt die Anordnung nach dem Strukturätzen der Kupferträgerschicht 3 und nach dem Strukturätzen der Schicht 2 aus der Titanverbindung. Die Seitenwände 8 der Kupferleiterbahn 4 und der Kupferträgerschicht 3 sind freigelegt und können korrodieren. Eine Unterätzung 9 kann die Festigkeit dieser Leiterbahnanordnung auf dem Substrat 1 beeinträchtigen.
- Bei den nicht nachgiebigen (flexiblen) wafer-level-packages (WLP) (z. B. Flipchip) kann ein Korrosionsschutz für die Kupferbestandteile dieser Leiterbahnanordnung durch Wiederverflüssigung von Lot, das von oben auf die metallene Leiterbahnanordnung aufgebracht wird (underbump metallurgy UBM) aufgebracht werden. Diese Wiederverflüssigung erlaubt es dem Lot (SnPb), über die Kanten des Kupfers zu fließen und dabei das Kupfer einzukapseln. Andere Methoden nutzen einen weiteren photolithographischen Schritt und kapseln das Metall entweder mit einem Dielektrikum, wie z. B. Benzozyklobuten (BCB), oder anderen korrosionsbeständigen Materialien ein.
- Bei den nachgiebigen (flexiblen) wafer-level-packages (WLP) ist bislang kein Verfahren zur Einkapselung bekannt.
- Die Wiederverflüssigung des Lotes, um damit das Kupfer einzukapseln, erfordert einen hohen Aufwand und ist sehr kostenintensiv. Der Einsatz eines zusätzlichen photolithographischen Schrittes, um eine Einkapselung (Umhüllung) des Metalls zu gewährleisten, ist ebenfalls mit großem Aufwand und hohen Kosten verbunden.
- Es ist Aufgabe der vorliegenden Erfindung, ein Herstellungsverfahren für eine Leiterbahn auf einem Substrat bereitzustellen, das insbesondere einen Korrosionsschutz korrosiver Materialien, wie z. B. Kupfer, auch auf dem Gebiet des waferlevel-packaging (WLP) gewährleisten kann.
- Erfindungsgemäß wird diese Aufgabe durch das in Anspruch 1 angegebene Herstellungsverfahren für eine Leiterbahn auf einem Substrat gelöst.
- Die der vorliegenden Erfindung zugrunde liegende Idee besteht darin, eine bereits aufgebrachte und strukturierte Photolackschicht zu bearbeiten, um die Strukturöffnungen im Photolack zu verbreitern, so dass ein nachfolgender Abscheidungsprozess (Beschichtung) eine in der verbreiterten Öffnung liegende Leiterbahn einkapseln (umhüllen) kann.
- In der vorliegenden Erfindung wird das eingangs erwähnte Problem insbesondere dadurch gelöst, dass korrosive Schichten, beispielsweise aus Kupfer, von einem nicht korrosiven Material, insbesondere einem korrosionsbeständigen Metall, eingekapselt (umhüllt) werden, ohne dass dazu ein zusätzlicher photolithographischer Schritt benötigt wird. Der Photolack wird lediglich kurzzeitig einem Ätzprozess ausgesetzt, wodurch sich die Strukturbreiten der Öffnungen im Photolack vergrößern, und es somit einer nachfolgenden Beschichtung mit einem Material, das korrosionsbeständig ist, erlaubt wird, die darunter liegende Schicht zu umschließen. Folglich wird nur ein photolithographischer Schritt verwendet.
- In den Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des jeweiligen Erfindungsgegenstandes.
- Gemäß einer bevorzugten Weiterbildung erfolgt die Verbreiterung der Öffnung in der Maske zum Freilegen des lateral an die Leiterbahn angrenzenden Bereichs durch einen isotropen Ätzprozess, insbesondere einen Nassätzprozess, bei dem eine vorbestimmte Dicke der Photolackschicht abgetragen wird.
- Gemäß einer weiteren bevorzugten Weiterbildung, findet beim Ätzprozess zur Verbreiterung der Öffnung in der Maske eine Lauge, insbesondere Natronlauge, Verwendung.
- Gemäß einer weiteren bevorzugten Weiterbildung, erfolgt die Abscheidung des Photolacks durch einen elektro-chemischen Abscheidungsprozess.
- Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.
- Es zeigen:
- Fig. 1 den Querschnitt einer Anordnung zur Erläuterung einer Ausführungsform der Erfindung nach elementaren Schritten im Herstellungsprozess;
- Fig. 2 den Querschnitt der Anordnung nach der Verfahrensstufe der Verbreiterung der Öffnung im Photolack;
- Fig. 3 den Querschnitt der Anordnung nach dem Verfahrensschritt der Trägerschichtätzung;
- Fig. 4 den Querschnitt der Anordnung nach einem ersten Beschichtungsschritt;
- Fig. 5 den Querschnitt der Anordnung nach einem weiteren Beschichtungsschritt;
- Fig. 6 den Querschnitt der Anordnung nach dem Entfernen der Maske aus Photolack und einem Trägerschichtätzprozess;
- Fig. 7 den Querschnitt der Anordnung nach einem abschließenden Ätzprozess einer auf dem Substrat befindlichen Diffusionsbarriere;
- Fig. 8 den Querschnitt einer üblichen Anordnung zur Erläuterung eines üblichen Verfahrens nach elementaren Schritten im Herstellungsverfahren;
- Fig. 9 den Querschnitt der üblichen Anordnung nach dem Verfahrensschritt der Entfernung der Maske aus Photolack; und
- Fig. 10 den Querschnitt der üblichen Anordnung nach zwei weiteren Ätzprozessen im Herstellungsverfahren.
- In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Bestandteile.
- Fig. 1 zeigt den Querschnitt einer Anordnung zur Erläuterung einer Ausführungsform der vorliegenden Erfindung. In Verbindung mit den nachfolgenden Fig. 2 bis 7, stellt die Fig. 1 einen Ausgangspunkt im Herstellungsverfahren gemäß der vorliegenden Ausführungsform dar.
- Gemäß Fig. 1 ist einem Halbleitersubstrat 1 eine Titanverbindung (Ti/TiN oder Ti/TiW) in einer Schicht 2 aufgesputtert worden. Die Schicht 2 aus der Titanverbindung dient als Diffusionsbarriere und ebenfalls als Kurzschlussschicht, um nachfolgende Beschichtungen, die elektro-chemisch aufgebracht werden sollen, zu ermöglichen. Nach dem Aufbringen der Schicht 2 aus der Titanverbindung wird eine Kupferträgerschicht 3 ebenfalls im Sputterverfahren aufgebracht. Diese Kupferträgerschicht 3 wird benötigt, um eine nachfolgende, elektrische Kupferbeschichtung zu ermöglichen. Eine in einem elektrischen Abscheidungsprozess aufgebrachte Photolackschicht wurde in einem photolithographischen Prozess strukturiert und dient für die Kupferbeschichtung als Masken Resist einer Maskenöffnung der Breite d. Die Kupferbeschichtung erzeugt somit eine Leiterbahn 4, die ebenfalls die Breite der Maskenöffnung d hat.
- Fig. 2 zeigt den Querschnitt der Anordnung nach einem isotropen Ätzprozess des Photolacks der Maske 7. Der elektrophorethische Photolack (resist) wird dazu kurzzeitig (z. B. 2 min.) mit Natronlauge (NaOH), die auch als Stripper zum Entfernen der Maske dient, in Kontakt gebracht, was zu einer im wesentlichen gleichmäßigen Reduzierung der Dicke der Photolackmaske 7 um etwa 1 µm führt, wie in Fig. 1 und 2 durch eine gestrichelte Linie angedeutet. Durch diesen Ätzprozess wird die Photolackschicht 7 an allen Oberflächen, die mit der Natronlauge (NaOH) in Kontakt kommen, um diese Dicke abgebaut. Daraus resultiert eine Verbreiterung der Maskenöffnung von der Breite d auf die Breite D.
- In Fig. 3 ist der Querschnitt der Anordnung nach einem weiteren Ätzprozess dargestellt, bei dem die Kupferträgerschicht 3 in der Verbreiterten Öffnung entfernt wird. In diesem Ätzprozess wird nicht nur die Kupferträgerschicht 3, wie zur Strukturierung gewünscht, sondern auch die darüber liegende Kupferbeschichtung 4 angegriffen. Da die Dicke der Kupferträgerschicht 3 jedoch mit beispielsweise 150 nm mindestens um eine Größenordnung kleiner ist als die Dicke der Kupferbeschichtung 4, die beispielsweise 2000 nm beträgt, kann die Reduzierung der Schichtdicke der Kupferbeschichtung 4 als vertretbar in Kauf genommen werden.
- Fig. 4 zeigt den Querschnitt der Anordnung nach einer Beschichtung mit einem nicht korrosiven Material wie z. B. Nickel 5, welches die Schichten aus korrosivem Kupfer 3, 4 einkapselt bzw. umhüllt.
- Fig. 5 zeigt einen Querschnitt der Anordnung nach dem Aufbringen einer Goldschicht 6 auf der Struktur gemäß Fig. 4. Diese Goldschicht 6 wird benötigt, um später eine Benetzung mit Lot (z. B. SnPb) zu ermöglichen, da auf Nickel eine solche Benetzung mit Lot nicht zufriedenstellend gewährleistet ist. Die korrosionsbeständige Goldbeschichtung 6 muss von der Kupferbeschichtung 4 durch die Nickelschicht 5, die als Diffusionsbarriere dient, getrennt sein, da die Goldbeschichtung 6 sonst vollständig in die Kupferschicht 4 und die Kupferträgerschicht 3 eindiffundieren würde.
- In Fig. 6 ist ein Querschnitt der Anordnung nach dem vollständigen Entfernen der Photolackschicht 7 und einem weiteren Ätzprozess dargestellt, bei dem die Trägergrundschicht, die nicht eingekapselt ist, entfernt wird.
- Fig. 7 zeigt einen Querschnitt der Anordnung nach einem weiteren Ätzprozess, bei der die als Kurzschlussschicht bzw. Diffusionsbarriere dienende Schicht 2 aus einer Titanverbindung in unbedeckten Bereichen und mit leichter Unterätzung entfernt wird. Die Nickelschicht 5 hat die Kupferschichten 4, 3 eingekapselt (umhüllt), folglich vor Korrosion geschützt und kann somit insbesondere auch eine Unterätzung der Kupferschichten 3, 4 verhindern.
- Obwohl die vorliegende Erfindung vorstehend anhand eines bevorzugten Ausführungsbeispiels beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Art und Weise modifizierbar.
- Insbesondere können selbstverständlich andere Schichtmaterialien verwendet werden bzw. zusätzliche Leiterbahnschichten vorgesehen werden.
- Auch ist die Erfindung nicht auf die genannten Anwendungsmöglichkeiten beschränkt. Bezugszeichenliste 1 Halbleitersubstrat
2 Diffusionsbarriere und/oder Kurzschlussschicht (Ti/TiN oder Ti/TiW)
3 Trägerschicht aus Kupfer
4 Kupferbeschichtung (Leiterbahn)
5 Nickelbeschichtung
6 Goldbeschichtung
7 elektrisch abscheidbarer Photolack (Maske aus ED-Resist)
8 Korrosion ausgesetzte Kupferseitenwände
9 Unterätzung
10 Korrosions- und Unterätzungsschutz
d Breite der ursprünglichen Öffnung im Photolack
D Breite der verbreiterten Öffnung im Photolack (D > d)
Claims (22)
1. Verfahren zur Herstellung von einer Leiterbahn (4) auf
einem Substrat (1) mit den Schritten:
Aufbringen einer Maske (7) auf dem Substrat (1);
Strukturieren der Maske (7), so dass sie eine der Leiterbahn (4) entsprechende Öffnung hat;
Vorsehen der Leiterbahn (4) in der Öffnung auf dem Substrat (1);
Verbreitern der Öffnung zum Freilegen eines lateral an die Leiterbahn (4) angrenzenden Bereiches;
Vorsehen einer Umhüllung der Leiterbahn in der verbreiteten Öffnung; und
Entfernen der Maske (7).
Aufbringen einer Maske (7) auf dem Substrat (1);
Strukturieren der Maske (7), so dass sie eine der Leiterbahn (4) entsprechende Öffnung hat;
Vorsehen der Leiterbahn (4) in der Öffnung auf dem Substrat (1);
Verbreitern der Öffnung zum Freilegen eines lateral an die Leiterbahn (4) angrenzenden Bereiches;
Vorsehen einer Umhüllung der Leiterbahn in der verbreiteten Öffnung; und
Entfernen der Maske (7).
2. Verfahren nach Anspruch 1,
dadurch gekennzeichnet,
dass vor dem Aufbringen der Maske (7) eine Diffusionsbarriere
und/oder Kurzschlussschicht auf dem Substrat (1) aufgebracht
wird.
3. Verfahren nach Anspruch 2,
dadurch gekennzeichnet,
dass die Diffusionsbarriere (2) und/oder Kurzschlussschicht
(2) aus einer Metallschicht (2) besteht.
4. Verfahren nach Anspruch 3,
dadurch gekennzeichnet,
dass die Metallschicht (2) Titan (Ti) enthält.
5. Verfahren nach Anspruch 2,
dadurch gekennzeichnet,
dass vor dem Aufbringen der Maske (7) eine Trägerschicht (3)
auf das Substrat (1) aufgebracht wird.
6. Verfahren nach Anspruch 5,
dadurch gekennzeichnet,
dass die Trägerschicht (3) nach dem Aufbringen der
Diffusionsbarriere (2) und/oder Kurzschlussschicht (2) aufgebracht
wird.
7. Verfahren nach Anspruch 6,
dadurch gekennzeichnet,
dass die Trägerschicht (3) aus einer korrosiven
Metallverbindung oder einem korrosiven Metall besteht.
8. Verfahren nach Anspruch 7,
dadurch gekennzeichnet,
dass die korrosive Metallverbindung der Trägerschicht (3)
Kupfer enthält, oder das korrosive Metall aus Kupfer besteht.
9. Verfahren nach Anspruch 1,
dadurch gekennzeichnet,
dass die Leiterbahn (4) aus einem korrosiven Metall besteht.
10. Verfahren nach Anspruch 9,
dadurch gekennzeichnet,
dass das korrosive Metall der Leiterbahn (4) Kupfer ist.
11. Verfahren nach Anspruch 1,
dadurch gekennzeichnet,
dass die Maske (7) durch einen elektrischen
Abscheidungsprozess aufgebracht wird.
12. Verfahren nach Anspruch 1,
dadurch gekennzeichnet,
dass die Strukturierung der Maske (7) durch einen
photolithographischen Prozess erfolgt.
13. Verfahren nach mindestens einem der vorangehenden
Ansprüche,
dadurch gekennzeichnet,
dass das Verbreitern der Öffnung in der Maske (7) zum
Freilegen des lateral an die Leiterbahn (4) angrenzenden Bereiches
durch einen Ätzprozess erfolgt.
14. Verfahren nach Anspruch 13,
dadurch gekennzeichnet,
dass der Ätzprozess zum Verbreitern der Öffnung in der Maske
(7) im wesentlichen isotrop erfolgt.
15. Verfahren nach Anspruch 14,
dadurch gekennzeichnet,
dass die Maske (7) eine Photolackmaske ist und beim
Ätzprozess eine Lauge, insbesondere Natronlauge (NaOH), Verwendung
findet.
16. Verfahren nach einem oder mehreren der vorangehenden
Ansprüche,
dadurch gekennzeichnet,
dass die Umhüllung der Leiterbahn (4) in der verbreiterten
Öffnung der Maske (7) durch Abscheiden eines nicht korrosiven
Materials erfolgt.
17. Verfahren nach Anspruch 16,
dadurch gekennzeichnet,
dass das nicht korrosive Material metallisch ist.
18. Verfahren nach Anspruch 17,
dadurch gekennzeichnet,
dass das nicht korrosive Material Nickel (Ni) ist.
19. Verfahren nach einem oder mehreren der vorangehenden
Ansprüche,
dadurch gekennzeichnet,
dass nach dem Vorsehen der Umhüllung der Leiterbahn (4) eine
weitere Schicht (6) auf die Leiterbahn aufgebracht wird.
20. Verfahren nach Anspruch 19,
dadurch gekennzeichnet,
dass die weitere Schicht (6) aus einem nicht korrosiven
Metall, insbesondere Gold (Au), besteht.
21. Verfahren nach Anspruch 6,
dadurch gekennzeichnet,
dass nach dem Entfernen der Maske (7) mindestens ein weiterer
Ätzprozess zum Entfernen der Trägerschicht (3) stattfindet.
22. Verfahren nach einem oder mehreren der vorangehenden
Ansprüche,
dadurch gekennzeichnet,
dass die Umhüllung der Leiterbahn (4) einen Korrosionsschutz
ausbildet.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE10156054A DE10156054C2 (de) | 2001-11-15 | 2001-11-15 | Herstellungsverfahren für eine Leiterbahn auf einem Substrat |
| US10/292,621 US6911390B2 (en) | 2001-11-15 | 2002-11-13 | Fabrication method for an interconnect on a substrate |
| KR10-2002-0070969A KR100519893B1 (ko) | 2001-11-15 | 2002-11-15 | 기판상의 상호접속부 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE10156054A DE10156054C2 (de) | 2001-11-15 | 2001-11-15 | Herstellungsverfahren für eine Leiterbahn auf einem Substrat |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE10156054A1 true DE10156054A1 (de) | 2003-05-28 |
| DE10156054C2 DE10156054C2 (de) | 2003-11-13 |
Family
ID=7705801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE10156054A Expired - Fee Related DE10156054C2 (de) | 2001-11-15 | 2001-11-15 | Herstellungsverfahren für eine Leiterbahn auf einem Substrat |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6911390B2 (de) |
| KR (1) | KR100519893B1 (de) |
| DE (1) | DE10156054C2 (de) |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| OP8 | Request for examination as to paragraph 44 patent law | ||
| 8304 | Grant after examination procedure | ||
| 8364 | No opposition during term of opposition | ||
| 8327 | Change in the person/name/address of the patent owner |
Owner name: QIMONDA AG, 81739 MUENCHEN, DE |
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| R081 | Change of applicant/patentee |
Owner name: POLARIS INNOVATIONS LTD., IE Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE Owner name: INFINEON TECHNOLOGIES AG, DE Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE |
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| R082 | Change of representative | ||
| R081 | Change of applicant/patentee |
Owner name: POLARIS INNOVATIONS LTD., IE Free format text: FORMER OWNER: INFINEON TECHNOLOGIES AG, 85579 NEUBIBERG, DE |
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| R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |