Stand der Technik
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Die Erfindung geht aus von einem elektronischen Modul nach
der Gattung des Hauptanspruchs. Aus der WO 98/15005 ist
bereits ein Power-Modul bekannt, bei dem Leistungstransistoren
zwischen zwei DBC-Substraten (direct bonded copper) mit
strukturierten CU-Schichten als Verdrahtungsebene montiert
werden, wobei die Anbindung der Chipvorder- und -rückseiten
an die CU-Bahnen über eine Lotschicht erfolgt. Mit Hilfe von
optional verwendbaren Abstandskugeln kann bei Bedarf
sichergestellt werden, dass die Lotschicht an den strukturierten
Metallbahnen der Chip-Vorderseiten eine ausreichende Dicke
während und nach dem Reflow-Lötprozess beibehält. Ein
Merkmal der DBC-Substrate ist dabei, dass die CU-Schichten
aufgrund ihrer Dicke - typischerweise ca. 300 µm - nicht
beliebig fein strukturiert werden können. Die Dicke der CU-
Schicht ist dabei notwendig, um die Verlustwärme der
Powerchips ausreichend abführen zu können und um die hohen Ströme
im Modul möglichst widerstandsarm leiten zu können. Hierbei
verhält es sich so, dass der Minimalabstand zwischen zwei
CU-Bereichen nicht wesentlich geringer sein kann als die
Dicke der CU-Schicht.
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Vorteile der Erfindung
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Ein wesentlicher Nachteil des aus dem Stand der Technik
bekannten Aufbaus ist, dass er zunächst nur für die Montage
von vorzugsweise grob strukturierten Vorderseitenanschlüssen
von Powerchips und einheitlichen Chipdicken geeignet ist.
Daraus resultiert, dass eine Kombination von
Leistungsbauelementen (Powerchips) und von Signalbauelementen (Signal-
IC's) nicht möglich ist, wenn die Signal-IC's viele fein
strukturierte Vorderseitenanschlüsse aufweisen und wenn die
Signal-IC's Chipdicken aufweisen, die wesentlich von den
Chipdicken der Powerchips abweichen. Die erfindungsgemäße
elektronische Anordnung mit den Merkmalen des Hauptanspruchs
hat daher gegenüber dem Stand der Technik den Vorteil, dass
eine sehr einfache und kostengünstige Erweiterung des
Modulaufbaus dadurch erreicht wird, dass die Kombination von
Leistungschips und Powerchips ermöglicht wird.
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Durch die in den Unteransprüchen aufgeführten Maßnahmen sind
weitere vorteilhafte Weiterbildungen und Verbesserungen der
im Hauptanspruch angegebenen elektronischen Anordnung
möglich.
Zeichnung
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Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung
dargestellt und in der nachfolgenden Beschreibung näher
erläutert. Es zeigen
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Fig. 1 ein erstes Ausführungsbeispiel der elektronischen
Anordnung,
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Fig. 2 ein zweites Ausführungsbeispiel der elektronischen
Anordnung,
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Fig. 3 ein oberes DBC-Substrat vor der Stanz- und
Prägebearbeitung und
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Fig. 4 ein oberes DBC-Substrat nach der Stanz- und
Prägebearbeitung.
Beschreibung der Ausführungsbeispiele
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In Fig. 1 ist ein Modulaufbau einer erfindungsgemäßen
elektronischen Anordnung für eine erste Ausführungsform der
Erfindung dargestellt. Die elektronische Anordnung umfasst
einen ersten Träger 10 und einen zweiten Träger 11. Zwischen
den Trägern 10, 11 befinden sich in der Regel eine Mehrzahl
von elektronischen Schaltkreisen in Form von
Halbleiterchips, die in der Fig. 1 mit den Bezugszeichen 21, 22 und
23 bezeichnet sind. Erfindungsgemäß ist es sowohl möglich
weniger als drei Halbleiterchips 21, 22, 23 zwischen den
Trägern 10, 11 vorzusehen als auch eine größere Anzahl
solcher Halbleiterchips 21, 22, 23 vorzusehen. In Fig. 1 ist
es nun so, dass mit den Bezugszeichen 21 und 22 ein erster
und zweiter Leistungshalbleiterchip bezeichnet ist. Die
Leistungshalbleiterchips 21, 22 zeichnen sich dadurch aus, dass
insbesondere eine große Wärmemenge, die ggf. in dem
Leistungshalbleiterchip 21, 22 dissipiert wird, über thermische
Kopplungen abzuführen ist. Dem gegenüber ist mit dem
Bezugszeichen 23 in Fig. 1 ein Signal-IC bezeichnet, der zur
Signalverarbeitung vorgesehen ist. Bei dem Signal-IC 23 sind
die Anforderungen an die Wärmeabfuhr in der Regel wesentlich
geringer ausgeprägt als bei den Leistungshalbleiterchips 21,
22. In Fig. 1 ist der Signal-IC 23 derart vorgesehen, dass
das Halbleitersubstrat des Signal-ICs 23 eine größere Dicke
aufweist als das Halbleitersubstrat der beiden
Leistungshalbleiterchips 21, 22.
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In Fig. 2 ist ebenfalls die erfindungsgemäße elektronische
Anordnung dargestellt, wobei wiederum der erste Träger 10,
der zweite Träger 11 und die Halbleiterchips 21, 22, 23
vorgesehen sind. In Fig. 2 ist es jedoch im Gegensatz zu Fig.
1 so, dass die Dicke des Signal-IC's 23 kleiner vorgesehen
ist als die Dicke der Leistungshalbleiterchips 21, 22.
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Im folgenden werden sowohl die Fig. 1 als auch die Fig. 2
gemeinsam beschrieben, wobei jedoch auf die Unterschiede
eingegangen wird. Kern der vorliegenden Erfindung ist die
Verwendung eines speziellen zweiten Trägers 11 in der Form,
dass der zweite Träger 11 in Teilbereichen eine
feinstrukturierte und im Abstand zum unteren ersten Träger 10
anpassbare Kontaktschicht aufweist, so dass ohne Änderung des
Modulmontage-Verfahrens gegenüber dem Stand der Technik eine
kostengünstige Integration von Signal-IC Chips in das
Gesamtmodul bzw. in die gesamte elektronische Anordnung ermöglicht
wird.
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Der erste Träger 10, der im folgenden auch als unterer
Träger 10 bezeichnet wird, umfasst als Trägersubstanz
insbesondere ein Keramikmaterial, auf welchem eine untere
Kontaktierungsschicht 8 in Teilbereichen - d. h. die untere
Kontaktierungsschicht 8 ist strukturierbar vorgesehen - aufgebracht
ist. Die untere Kontaktierungsschicht 8 ist erfindungsgemäß
insbesondere als Kupferschicht vorgesehen, welche im
folgenden auch als untere CU-Schicht 8 bezeichnet wird. Der untere
Träger 10 samt der auf ihm befindlichen unteren
Kontaktierungsschicht 8 ist erfindungsgemäß insbesondere als DBC-
Substrat vorgesehen und wird im folgenden daher auch als
unteres DBC-Substrat 10 bezeichnet. Auf der unteren CU-Schicht
8 des unteren Trägers 10 ist sowohl in der Fig. 1 als auch
in der Fig. 2 eine elektrisch und thermisch leitende
Verbindung jeweils einzeln zu den Halbleiterchips 21, 22, 23 in
Form von unteren Lotschichten 7 vorgesehen.
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Die Halbleiterchips 21, 22, 23 weisen ebenfalls Anschlüsse
an ihrer Vorderseite bzw. an ihrer Oberseite auf, welche
mittels des zweiten Trägers bzw. des oberen Trägers 11
versorgt werden. Der obere Träger 11 ist erfindungsgemäß
insbesondere ebenfalls als DBC-Substrat vorgesehen und wird daher
auch als oberes DBC-Substrat 11 bezeichnet. Der obere Träger
11 weist in Teilbereichen Ausnehmungen 12 auf. Weiterhin ist
auch am oberen Träger 11 eine Kontaktierungsschicht
vorgesehen, welche in den Bereichen, wo der obere Träger keine
Ausnehmung 12 aufweist das Bezugszeichen 13 trägt und welche in
den Bereichen, wo der obere Träger 11 Ausnehmungen 12
aufweist, mit dem Bezugszeichen 14 versehen ist. Die obere
Kontaktierungsschicht 13, 14, welche erfindungsgemäß
insbesondere ebenfalls als CU-Schicht 13, 14 vorgesehen ist, dient
der Kontaktierung mit der Oberseite der Halbleiterchips 21,
22, 23. Da die Kontaktierungsschicht in ihren Bereichen 14
an dem oberen Träger 11 nicht anliegt, ist es möglich, dass
die "Freie Kontaktierungsschicht" 14 in einer Richtung, die
rechtwinklig zur Ebene des oberen Trägers 11 steht, in
Grenzen flexibel ist. So ist es möglich, dass die freie
Kontaktierungsschicht 14 in Fig. 1 nach oben, d. h. in Richtung
des zweiten Trägers 11 hin, biegbar bzw. plastisch
verformbar ist, so dass die obere Kontaktierungsschicht 13, 14 im
ganzen sowohl eine Kontaktierung eines eine geringere Dicke
aufweisenden Leistungshalbleiterchips 21, 22 als auch die
elektrische Kontaktierung eines eine größere Dicke
aufweisenden Signal-IC Chips 23 erfüllen kann, obwohl der
Leistungshalbleiterchip und der Signal-IC Chip von ihrer
Unterseite her, d. h. von dem ersten Träger 10, der
Kontaktierungsschicht 8 und der Lötschicht 7 her auf gleichem Niveau
angeordnet sind. In Fig. 2 ist der umgekehrte Fall
dargestellt, nämlich bei dem der Signal-IC Chip 23 eine geringere
Dicke aufweist als die Leistungshalbleiterchips 21, 22. Bei
dieser zweiten Ausführungsform der erfindungsgemäßen
elektronischen Anordnung wird daher die obere
Kontaktierungsschicht 13, 14 in ihrem freien Bereich 14 nach unten hin
plastisch verformt, so dass wiederum durch die obere
Kontaktierungsschicht 13, 14 im ganzen sowohl eine Kontaktierung
der Leistungshalbleiterchips 21, 22 als auch des Signal-IC
Chips 23 gewährleistet ist. Die obere Kontaktierungsschicht
13, 14 ist daher erfindungsgemäß in ihrem keine Ausnehmung
12 aufweisenden Bereich 13 in einer ersten Ebene angeordnet
und in ihrem "freien Bereich" 14 zumindest teilweise in
einer von der ersten Ebene unterschiedlichen zweiten Ebene
vorgesehen.
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Erfindungsgemäß ist es bei beiden Ausführungen so, dass
zwischen der oberen Kontaktierungsschicht 13, 14 und den
Halbleiterchips eine Lötschicht 15 vorgesehen ist, welche nicht
mittels eines Bezugszeichens näher bezeichnete
Abstandskugeln aufweist.
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In Fig. 3 ist der obere Träger 11 mit der oberen
Kontaktierungsschicht 13 dargestellt. Im mittleren Bereich des oberen
Trägers 11 ist mittels eines punktierten Rechtecks die
Ausnehmung 12 dargestellt. In Fig. 3 sind wiederum die
Bereiche 13 der oberen Kontaktierungsschicht 13, 14 erkennbar,
die in Bereichen des oberen Trägers 11 vorgesehen sind, wo
die Ausnehmung 12 nicht vorgesehen ist. Weiterhin sind auch
die Bereiche 14 der oberen Kontaktierungsschicht 13, 14
erkennbar, welche im Bereich der Ausnehmung 12 vorgesehen
sind. Erfindungsgemäß ist es vorgesehen, dass die freien
Bereiche 14 der oberen Kontaktierungsschicht 13, 14,
beispielsweise mittels eines Stanzwerkzeugs, im Bereich der
Ausnehmung 12 weiter und feiner strukturiert werden als dies
die Strukturierung der oberen Kontaktierungsschicht 13, 14
im Bereich des oberen Trägers 11 an Stellen wo die
Ausnehmung 12 nicht vorgesehen ist vorsieht.
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Eine solche zusätzliche und weitergehende Strukturierung ist
in Fig. 4 dargestellt, wo der obere Träger 11 mit der
oberen Strukturierungsschicht 13, 14 und der Ausnehmung 12
dargestellt ist, wobei jedoch in Fig. 4 im Unterschied zu
Fig. 3 die weitergehende Strukturierung der freien Bereiche
14 der oberen Kontaktierungsschicht 13, 14 durchgeführt
wurde. Erkennbar ist, dass ausgehend von dem noch in Fig. 3
sichtbaren und mit dem Bezugszeichen M angedeuteten
unstrukturierten mittleren Bereich der freien oberen
Kontaktierungsschicht 14 eine feine Strukturierung des freien
Bereichs 14 der oberen Kontaktierungsschicht 13, 14 erreicht
wurde, insbesondere in Form von feinstrukturierten
Anschlüssen, die insbesondere für Signal-IC Chips 23 gedacht sind.
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Der Strukturierungsschritt der den Übergang von Fig. 3 zu
Fig. 4 markiert, ist erfindungsgemäß insbesondere als
Stanz- und Prägevorgang vorgesehen. Andere mechanische
und/oder sonstige Strukturierungsverfahren sind jedoch
erfindungsgemäß ebenfalls vorgesehen. Beim erfindungsgemäßen
Stanz- und Prägeverfahren ist es so, dass sowohl die
geometrische Strukturierung der freien Bereiche 14 der oberen
Kontaktierungsschicht durchgeführt wird, d. h. Strukturierung
entlang der Ebene des oberen Trägers 11, als auch die
Strukturierung in hierzu ortogonaler Richtung d. h. das Vorsehen
von Auslenkungen der freien Bereiche 14 der oberen
Kontaktierungsschicht 13, 14 zur Kompensation von
unterschiedlichen Chipdicken der im Bereich der freien Bereiche 14 der
oberen Kontaktierungsschicht vorgesehenen Halbleiterchips.
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Erfindungsgemäß ist es daher vorteilhaft möglich, Chips 21,
22, 23 mit unterschiedlichen Dicken in einer einzigen
erfindungsgemäßen elektronischen Anordnung in Sandwich-Bauweise
vorzunehmen. Weiterhin ist es daher erfindungsgemäß
vorteilhaft möglich, die Integration von Signal-IC's mit fein
strukturierten Anschlüssen und mit einer großen Anzahl von
Anschlüssen in die erfindungsgemäße elektronische Anordnung,
welche insbesondere als Powermodul vorgesehen ist, zu
ermöglichen. Hierfür sind erfindungsgemäß in vorteilhafter Weise
keine zusätzlichen Teile notwendig. Weiterhin ergibt sich
erfindungsgemäß der Vorteil, ein unverändertes
Modulmontageverfahren zu verwenden, d. h. es ist möglich, die Montage
aller Chips in einem Reflow-Lötvorgang vorzunehmen. Die
erfindungsgemäße elektronische Anordnung ist darüber hinaus
kostengünstig möglich weil der geringe Zusatzaufwand für die
Stanz- und Prägebearbeitung des noch unbestückten DBC-
Substrats in einem Werkzeug bereits im
Substratmehrfachnutzen möglich ist. Der Begriff Substratmehrfachnutzen bedeutet
dabei den Verbund von mehreren Einzelsubstraten zur
simultanen Bearbeitung. Erfindungsgemäß ist es darüber hinaus
weiterhin möglich, die feine Strukturierung der freien Bereiche
14 der oberen Kontaktierungsschicht 13, 14 im Bereich der
externen Anschlüsse der erfindungsgemäßen elektronischen
Anordnung zu verwenden, um eine deutlich erhöhte Anzahl von
Außenanschlüssen des Moduls zu ermöglichen. Weiterhin ist
von Vorteil, dass erfindungsgemäß sowohl die Signal-ICs 23
als auch die Leistungschips 21, 22 in derselben Ebene auf
dem unteren Träger 10 bzw. dessen Kontaktierungsschicht 8
montierbar sind. Dadurch kann das vollständige
Leistungsmodul bzw. die vollständig elektronische Anordnung weiterhin
auf der Vorder- und der Rückseite flächig, d. h. thermisch
optimal, montiert werden.
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Beim Stand der Technik sind die Signal-ICs auf der äußeren
Oberfläche des Moduls montiert und verhindern so eine
beidseitige flächige Kühlung des Moduls.
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Der obere Träger 11 der erfindungsgemäßen elektronischen
Anordnung weist zusammen mit seiner Kontaktierungsschicht 13,
14 erfindungsgemäß die folgenden Eigenschaften auf:
Im Bereich der Powerchips 21, 22 bleibt der Aufbau der DBC-
Schicht 11 gegenüber einem oberen Träger 11 ohne Ausnehmung
12 unverändert.
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In den Bereichen, in denen mit Hilfe der freien Bereiche 14
der oberen Kontaktierungsschicht 13, 14 Signal-IC's 23
angeschlossen werden sollen, ist der Keramikbereich des
Substrats, d. h. des oberen Trägers 11, ausgespart - d. h. es ist
die Ausnehmung 12 bzw. sind die Ausnehmungen 12 vorgesehen -
und die ursprünglich typischerweise 300 µm dicke
Kontaktierungsschicht 13, 14 ist durch ein Stanz- und ein
Prägeverfahren so verändert, dass eine fein strukturierte und in der
Höhe, d. h. in zur Ebene des oberen Trägers 11 ortogonaler
Richtung, an die IC-Dicke des Signal-ICs 23 angepasste
Kontaktierung des Signal-ICs 23 möglich ist, ohne den
Montageprozess des gesamten Moduls bzw. der gesamten elektronischen
Anordnung verändern zu müssen. Dabei kann die
Kontaktierungsschicht 13, 14 in ihrem freien Bereich 14 im Vergleich
zu den Leistungschips 21, 22 sowohl an dickere als auch an
dünnere IC-Chips 23 angepasst werden. Um den Stanz- und
Prägevorgang der oberen Kontaktierungsschicht im IC-
Kontaktierungsbereich der Ausnehmung 12 möglichst einfach
durchführen zu können, kann es optional erfindungsgemäß
hilfreich sein, die obere Kontaktierungsschicht 13, 14 im
Prägebereich, d. h. im freien Bereich 14, bereits vor dem
Aufsintern auf den oberen Träger 11 dünner, d. h.
beispielsweise mit einer Dicke von etwa 50 bis 250 µm,
auszugestalten.