DE10151132A1

DE10151132A1 - Semiconductor structure with a component capacitively decoupled from the substrate

Info

Publication number: DE10151132A1
Application number: DE10151132A
Authority: DE
Inventors: Reinhard Stengl; Thomas Meister; Herbert Schaefer; Josef Boeck
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2001-10-17
Filing date: 2001-10-17
Publication date: 2003-05-08
Also published as: WO2003036723A3; WO2003036723A2

Abstract

The invention concerns a semiconductor structure comprising a substrate (10), an insulating layer (14) arranged on one surface of the substrate (10), a layer (18) for components arranged on one surface (16) of the insulating layer (14) opposite the substrate (10), a semiconductor component (30a, 30b) arranged in the layer (18) for components and zone designed for capacitively uncoupling said semiconductor component (30a, 30b) relative to the substrate (10), said zone being formed by a space charge zone (96) formed in a region of the substrate (10) adjacent to the insulating layer (14).

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterstruktur mit einem Halbleiter-Bauelement, das von einem Substrat der Halbleiterstruktur kapazitiv entkoppelt ist. The present invention relates to a Semiconductor structure with a semiconductor component, which by a Substrate of the semiconductor structure is capacitively decoupled.

Die zunehmend höhere Integrationsdichte von Halbleiter- Bauelementen in Halbleiter-Chips hat unter anderem zur Folge, daß die Halbleiter-Bauelemente zunehmend kleiner Abstände voneinander aufweisen. Je kleiner der Abstand zwischen zwei Halbleiter-Bauelementen ist, desto größer ist die kapazitive Kopplung und damit das elektrische Übersprechen zwischen den Halbleiter-Bauelementen. Die kapazitive Kopplung kann dabei direkt innerhalb der Bauelementschicht des Chips und indirekt über das darunterliegende Substrat, das in der Regel eine elektrische Leitfähigkeit aufweist, erfolgen. Bei einer SOI- Struktur (SOI = Silicon On Insulator = Silizium auf Isolator) ist die (Silizium-)Bauelementschicht durch eine Isolierschicht, die meist durch eine vergrabene Oxidschicht gebildet wird, von dem Substrat elektrisch isoliert. Die vergrabene Oxidschicht wird auch als BOX (BOX = buried oxide) bezeichnet. Wenn das Bauelemente eine integrierte Spule ist, wird deren elektrische Güte durch eine kapazitive Kopplung an ein anderes Bauelement beeinflußt bzw. verschlechtert. Im Fall integrierter Hochfrequenz-Schaltungen wird ferner durch die kapazitive Kopplung zwischen einzelnen Bauelementen eines Chips sowie zwischen einem Bauelemente und Halbleitermaterial. das nicht Bestandteil eines Bauelements ist, die Verlustleistung erhöht. The increasingly higher integration density of semiconductor Among other things, components in semiconductor chips result in that the semiconductor devices increasingly small distances from each other. The smaller the distance between two Semiconductor device, the larger the capacitive Coupling and thus the electrical crosstalk between the Semiconductor components. The capacitive coupling can directly within the component layer of the chip and indirectly over the underlying substrate, which is usually a has electrical conductivity. With an SOI Structure (SOI = Silicon On Insulator = Silicon On Insulator) is the (silicon) component layer by a Insulating layer, mostly formed by a buried oxide layer is electrically isolated from the substrate. The buried one Oxide layer is also called BOX (BOX = buried oxide) designated. If the component is an integrated coil, will their electrical quality through a capacitive coupling to a other component affected or deteriorated. In the case high-frequency integrated circuits is further enhanced by the capacitive coupling between individual components of a Chips as well as between a component and Semiconductor material. that is not part of a component that Power loss increased.

Eine Anforderung bei Entwurf und Konstruktion von Halbleiterstrukturen ist deshalb eine möglichst weitgehende Verringerung der kapazitiven Kopplung zwischen den einzelnen Bauelementen. Eine weitere Anforderung ist eine möglichst wirkungsvolle Abführung von Verlustleistung der Bauelemente der Halbleiterstruktur. Beide Anforderungen stehen einander teilweise entgegen, da bei vielen Materialien, beispielsweise bei dem in der Halbleitertechnologie oft zur elektrischen Isolation verwendeten Oxid, gute elektrische Isolationseigenschaften mit einer schlechten Wärmeleitfähigkeit einhergehen. A requirement in the design and construction of Semiconductor structures are therefore as extensive as possible Reduction of the capacitive coupling between the individual Components. Another requirement is one if possible effective dissipation of power loss of the components Semiconductor structure. Both requirements are partially related to each other contrary, because with many materials, such as the in semiconductor technology often for electrical insulation used oxide, good electrical insulation properties associated with poor thermal conductivity.

Bisherige Lösungen zur Erfüllung dieser Anforderungen sind als Full-Trench- und Partial-Trench-Isolation in SOI-Strukturen für CMOS-Bauelemente (CMOS = complementary metal oxide semiconductor) bekannt. Beispiele werden in dem Artikel "Impact of 0.18 µm SOI CMOS Technology using Hybrid Trench Isolation with High Resistivity Substrate on Embedded RF/Analog Applications" von S. Maeda et al., 2000 Symposium on VLSI Technology - Digest of Technical Papers (Cat. No00CH37104), S. 154-155, und in dem Artikel "Impact of 0.10 µm SOI CMOS with Body-Tied Hybrid Trench Isolation Structure to Break Through the Scaling Crisis of Silicon Technology" von Y. Hirano et al., IEDM 2000, Technical Digest (Cat.Nr. 00CH37138), S. 467-470, beschrieben. Previous solutions to meet these requirements are known as full trench and partial trench isolation in SOI structures for CMOS components (CMOS = complementary metal oxide semiconductor). Examples are given in the article "Impact of 0.18 µm SOI CMOS Technology using Hybrid Trench Isolation with High Resistivity Substrate on Embedded RF / Analog Applications" by S. Maeda et al., 2000 Symposium on VLSI Technology - Digest of Technical Papers (Cat. No00CH37104 ), Pp. 154-155, and in the article "Impact of 0.10 µm SOI CMOS with Body-Tied Hybrid Trench Isolation Structure to Break Through the Scaling Crisis of Silicon Technology" by Y. Hirano et al., IEDM 2000 , Technical Digest (Cat.No. 00CH37138), pp. 467-470.

Ein Trench bzw. ein Graben ist in diesem Zusammenhang ein Graben in einer Bauelementschicht, der vorzugsweise mit einem elektrisch isolierenden Material gefüllt ist, zur Isolation zweier lateral benachbarter Bereiche in der Bauelementschicht. Ein partial bzw. shallow trench bzw. ein flacher Graben ist ein Graben, der nicht bis zu der vergrabenen Oxidschicht der SOI-Struktur reicht, bei dem also zwischen dem Graben und der vergrabenen Oxidschicht Silizium verbleibt. Eine durch einen flachen Graben bewirkte STI (STI = Shallow Trench Isolation) ist somit einer Isolation durch Gräben auf einem normalen Bulk- bzw. Volumen-Wafer ohne SOI-Struktur ähnlich, bei der ein Strompfad zwischen zwei durch den Graben getrennten Bauelementen in dem Wafer eingeschnürt und verlängert, jedoch nicht vollständig unterbrochen wird. Der Artikel "A 73 GHz f_T 0.18 µm RF-SiGe BiCMOS Technology considering Thermal Budget Trade-off and with reduced Boron-spike Effekt an HBT Characteristics" von T. Hashimoto et al., IEDM 2000, Technical Digest (Cat. No. OOCH37138), S. 149-152) zeigt in Fig. 2 einen Querschnitt eines Beispieles für eine solche Isolation für den Fall eines BiCMOS-Prozesses bzw. -Chips (BiCMOS = Bipolar-CMOS = Kombination von Bipolar- und CMOS- Technologie). Der Partial Trench ist durch eine vergleichsweise geringe Ätztiefe gekennzeichnet, die im Bereich der minimalen lateralen Lithographieauflösung liegt, beispielsweise beträgt die Tiefe eines Partial Trench im Fall eines 0,25 µm- CMOS-Prozesses typischerweise 0,3 µm. In this context, a trench or a trench is a trench in a component layer, which is preferably filled with an electrically insulating material, for isolating two laterally adjacent regions in the component layer. A partial or shallow trench or a shallow trench is a trench that does not extend to the buried oxide layer of the SOI structure, in which silicon therefore remains between the trench and the buried oxide layer. An STI (shallow trench isolation) caused by a shallow trench is thus similar to isolation by trenches on a normal bulk or bulk wafer without an SOI structure, in which a current path between two components in the wafer separated by the trench constricted and extended, but not completely interrupted. The article "A 73 GHz f _T 0.18 µm RF-SiGe BiCMOS Technology considering Thermal Budget Trade-off and with reduced Boron-spike effect on HBT Characteristics" by T. Hashimoto et al., IEDM 2000 , Technical Digest (Cat. No. OOCH37138), pp. 149-152) shows in FIG. 2 a cross section of an example of such isolation for the case of a BiCMOS process or chip (BiCMOS = bipolar-CMOS = combination of bipolar and CMOS technology). The partial trench is characterized by a comparatively small etching depth, which is in the range of the minimal lateral lithography resolution, for example the depth of a partial trench in the case of a 0.25 μm CMOS process is typically 0.3 μm.

Ein Full Trench bzw. ein vollständiger Graben ist ein Graben zwischen Bauelementen eines Chips mit SOI-Struktur, bei dem das Silizium bis zu der vergrabenen Oxid- bzw. Isolator- Schicht geätzt bzw. unterbrochen ist, so daß Strompfade zwischen den Bauelementen vollständig unterbrochen sind. Ein Full Trench kann größere Transistorbereiche voneinander trennen, wie es auch in dem oben genannten Artikel von S. Maeda beschrieben ist. Über einem Full Trench können größere passive Bauelemente angeordnet sein. A full trench is a trench between components of a chip with SOI structure, in which the silicon up to the buried oxide or insulator Layer is etched or interrupted, so that current paths are completely interrupted between the components. On Full trench can separate larger transistor areas separate, as also in the above article by S. Maeda is described. A full trench can be larger passive components can be arranged.

Ein Deep Trench bzw. ein tiefer Graben wird beispielsweise in dem Artikel "An SOI-Based High Performance Self-Aligned Bipolar Technology Featuring 20 ps Gate-Delay and a 8.6 fJ Power- Delay Product" von E. Bertagnolli et al., 1993 Symposium on VLSI Technology, Digest of Technical Papers (Cat. Nr.: 93CH3303-5) S. 63-64) beschrieben. In diesem Artikel wird ein Bipolar-Prozeß auf SOI vorgestellt, in dem ein Bipolar- Transistor durch einen tiefen Graben isoliert wird, der bis zu der vergrabenen Oxidschicht der SOI-Struktur reicht und ein Tiefe-zu-Breite-Verhältnis > 1 aufweist. Im Gegensatz zum Full Trench ist der Deep Trench nicht breit genug, um darüber passive Bauelemente in ihren vollen Abmessungen integrieren zu können. Vielmehr dient der Deep Trench ausschließlich zur dielektrischen Bauelementisolation. Das Prinzip des Deep Trench bzw. der Isolation mit einem Deep Trench ist in dem Artikel "Process yields 50-MHZ op amp." von J. H. Day, Electronic Engineering Times, 2. April 2001, dargestellt. A deep trench or a deep trench is described, for example, in the article "An SOI-Based High Performance Self-Aligned Bipolar Technology Featuring 20 ps Gate Delay and a 8.6 fJ Power Delay Product" by E. Bertagnolli et al., 1993 Symposium on VLSI Technology, Digest of Technical Papers (Cat. No .: 93CH3303-5) pp. 63-64). This article presents a bipolar process on SOI in which a bipolar transistor is isolated by a deep trench that extends to the buried oxide layer of the SOI structure and has a depth-to-width ratio> 1. In contrast to the full trench, the deep trench is not wide enough to be able to integrate passive components in their full dimensions. Rather, the deep trench is used exclusively for dielectric component isolation. The principle of deep trench or isolation with a deep trench is described in the article "Process yields 50-MHZ op amp." by JH Day, Electronic Engineering Times, April 2, 2001.

Im folgenden wird zwischen einem vollständigen Graben und einem tiefen Graben nicht mehr unterschieden, und alle Gräben, die bis zu der vergrabenen Oxidschicht reichen, werden als tiefe Gräben bezeichnet. The following is between a complete trench and no longer distinguished a deep trench, and all trenches, that extend to the buried oxide layer are called marked deep trenches.

Herkömmlich wird zu kapazitiven Entkopplung eines Halbleiter- Bauelements in einer Halbleiterstruktur von einem darunterliegenden Substrat eine dicke Isolierschicht, die in der Regel mindestens ca. 1 µm dick ist, verwendet, die meist aus einem Oxid besteht. Da dieses eine sehr schlechte spezifische Wärmeleitfähigkeit aufweist, behindert die dicke Isolierschicht die Wärmeableitung von Bauelementen in das Substrat und somit die Abfuhr von Verlustleistung. Dieser Nachteil ist um so schwerwiegender, je größer die Integrationsdichte von Bauelementen in der Halbleiterstruktur ist und je schneller die Halbleiterstruktur getaktet ist. Conventionally, capacitive decoupling of a semiconductor Component in a semiconductor structure from one underlying substrate a thick insulating layer that in the Usually at least about 1 micron thick, mostly used an oxide. Because this is a very bad specific one Has thermal conductivity, impedes the thick Insulating layer the heat dissipation of components in the substrate and thus the dissipation of power loss. This disadvantage is the more serious the greater the integration density of Components in the semiconductor structure is and the faster the semiconductor structure is clocked.

Die Aufgabe der vorliegenden Erfindung besteht darin, eine verbesserte Halbleiterstruktur und ein Verfahren zu ihrer Herstellung zu schaffen. The object of the present invention is a improved semiconductor structure and a method for their Creating manufacturing.

Diese Aufgabe wird durch eine Halbleiterstruktur gemäß Anspruch 1 oder ein Verfahren gemäß Anspruch 15 gelöst. This task is accomplished by a semiconductor structure Claim 1 or a method according to claim 15 solved.

Eine Halbleiterstruktur gemäß der vorliegenden Erfindung umfaßt ein Substrat, eine Isolierschicht, die an einer Oberfläche des Substrats angeordnet ist, eine Bauelementschicht, die an einer von dem Substrat abgewandten Oberfläche der Isolierschicht angeordnet ist, ein Halbleiter-Bauelement, das in der Bauelementschicht angeordnet ist, und einen Bereich zur kapazitiven Entkopplung des Halbleiter-Bauelements von dem Substrat, der durch eine in einem an die Isolierschicht angrenzenden Bereich des Substrats gebildete Raumladungszone gebildet ist. A semiconductor structure according to the present invention comprises a substrate, an insulating layer attached to a Surface of the substrate is arranged, a component layer, the on a surface of the surface facing away from the substrate Insulating layer is arranged, a semiconductor device that in the Component layer is arranged, and an area for capacitive decoupling of the semiconductor device from the Substrate by one in one to the insulating layer adjacent region of the substrate formed space charge zone is formed.

Das Substrat weist vorzugsweise in einem an die Isolierschicht angrenzenden Bereich einen parallel zu der Oberfläche des Substrats ausgerichteten flächigen pn-Übergang aufweist. Alternativ kann die Raumladungszone durch Anlegen einer Spannung an das Substrat erzeugt wird, durch die in dem Substrat ferner eine an die Isolierschicht angrenzende Inversionsschicht erzeugt wird. Die Isolierschicht weist vorzugsweise eine Dicke auf, die weniger als 1 µm beträgt. Besonders bevorzugt liegt die Dicke der Isolierschicht im Bereich von 3 nm bis 400 nm, wobei dieser Bereich alle Werte größer als 3 nm und kleiner als 400 nm einschließt. Die Isolierschicht weist vorzugsweise einen Wärmedurchgangswiderstand in Richtung senkrecht zu der Isolierschicht auf, der kleiner oder wesentlich kleiner als der Wärmedurchgangswiderstand des Substrats ist. The substrate preferably points in one Insulating layer adjacent area parallel to the surface of the substrate aligned flat pn junction. Alternatively, the space charge zone can be created by applying a Voltage is generated on the substrate by the in the substrate also an adjacent to the insulating layer Inversion layer is generated. The insulating layer preferably has a thickness that is less than 1 micron. Especially the thickness of the insulating layer is preferably in the range of 3 nm to 400 nm, this range all values greater than 3 nm and less than 400 nm. The insulation layer preferably has a thermal resistance in Direction perpendicular to the insulating layer, the smaller or much smaller than the thermal resistance of the Substrate.

Ein Verfahren zur Herstellung einer Halbleiterstruktur gemäß der vorliegenden Erfindung umfaßt folgende Schritte:
Erzeugen eines Substrats;
Erzeugen einer Isolierschicht an einer Oberfläche des Substrats;
Erzeugen einer Bauelementschicht an einer von dem Substrat abgewandten Oberfläche der Isolierschicht;
Erzeugen eines Halbleiter-Bauelements in der Bauelementschicht; und
Erzeugen eines Bereiches zur kapazitiven Entkopplung des Halbleiter-Bauelements von dem Substrat, der durch eine in einem an die Isolierschicht angrenzenden Bereich des Substrats gebildete Raumladungszone gebildet ist. A method for producing a semiconductor structure according to the present invention comprises the following steps:
Creating a substrate;
Creating an insulating layer on a surface of the substrate;
Producing a component layer on a surface of the insulating layer facing away from the substrate;
Creating a semiconductor device in the device layer; and
Generating an area for capacitive decoupling of the semiconductor component from the substrate, which is formed by a space charge zone formed in an area of the substrate adjoining the insulating layer.

Weitere bevorzugte Weiterbildungen der vorliegenden Erfindung sind in den Unteransprüchen definiert. Further preferred developments of the present invention are defined in the subclaims.

Der vorliegenden Erfindung liegt die Erkenntnis zugrunde, daß die Funktionen der elektrostatischen bzw. dielektrischen Isolation und der kapazitiven Entkopplung einer Bauelementschicht und eines Substrats in einer Halbleiterstruktur keine dicke Isolierschicht erfordern, sondern statt dessen durch eine sehr dünne Isolierschicht und eine sich daran anschließende hochohmige Raumladungszone erfüllt werden können, wobei die Isolierschicht insbesondere dünner oder wesentlich dünner als 1 µm sein kann. The present invention is based on the finding that the functions of electrostatic or dielectric Isolation and the capacitive decoupling of one Component layer and a substrate in a semiconductor structure none require thick insulating layer, but instead by a very thin insulating layer and one attached to it subsequent high-resistance space charge zone can be fulfilled, whereby the insulating layer in particular thinner or significantly thinner can be as small as 1 µm.

Ein Vorteil der vorliegenden Erfindung besteht darin, daß sie gleichzeitig eine hervorragende kapazitive Entkopplung eines Halbleiter-Bauelements in einer Halbleiterstruktur von dessen Substrat und eine ungehinderte Abfuhr von Verlustwärme des Halbleiter-Bauelements in das Substrat ermöglicht. An advantage of the present invention is that it at the same time an excellent capacitive decoupling of a Semiconductor device in a semiconductor structure thereof Substrate and an unhindered dissipation of heat loss Allows semiconductor device in the substrate.

Nachfolgend werden bevorzugte Ausführungsbeispiele der vorliegenden Erfindung anhand der beiliegenden Figuren näher erläutert. Es zeigen: Preferred embodiments of the present invention with reference to the accompanying figures explained. Show it:

Fig. 1 eine schematische Schnittdarstellung eines bevorzugten Ausführungsbeispieles der vorliegenden Erfindung; Fig. 1 is a schematic sectional view of a preferred embodiment of the present invention;

Fig. 2 eine schematische Schnittdarstellung eines weiteren bevorzugten Ausführungsbeispieles der vorliegenden Erfindung; Fig. 2 is a schematic sectional view of another preferred embodiment of the present invention;

Fig. 3a bis 3c verschiedene Varianten eines Details des in Fig. 2 dargestellten Ausführungsbeispieles; Figs. 3a to 3c different variants of a detail of the embodiment shown in Fig. 2;

Fig. 4 ein Diagramm, das schematisch für zwei verschiedene Substratdotierungen einen Zusammenhang zwischen einer an einem Substratkontakt anzulegenden Spannung und einer Dotierungs-Implantierungsdosis zeigt; Fig. 4 is a diagram schematically for two different substrate doping shows a relationship between a substrate contact to be applied to a voltage and a dopant implant dose;

Fig. 5 eine schematische Schnittdarstellung der in Fig. 1 dargestellten Halbleiterstruktur in einer ersten Phase während eines Herstellungsverfahrens gemäß einem Ausführungsbeispiel der vorliegenden Erfindung; FIG. 5 shows a schematic sectional illustration of the semiconductor structure shown in FIG. 1 in a first phase during a production method according to an exemplary embodiment of the present invention;

Fig. 6 eine schematische Schnittdarstellung der Halbleiterstruktur aus Fig. 1 in einer zweiten Phase des Herstellungsverfahrens von Fig. 5; FIG. 6 shows a schematic sectional illustration of the semiconductor structure from FIG. 1 in a second phase of the production method from FIG. 5;

Fig. 7 eine schematische Schnittdarstellung der Halbleiterstruktur aus Fig. 1 in einer dritten Phase des Herstellungsverfahrens aus Fig. 5; FIG. 7 shows a schematic sectional illustration of the semiconductor structure from FIG. 1 in a third phase of the production method from FIG. 5;

Fig. 8 eine schematische Schnittdarstellung der Halbleiterstruktur aus Fig. 1 in einer ersten Phase eines Herstellungsverfahrens gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung; . Fig. 8 is a schematic sectional view of the semiconductor structure of Figure 1 in a first stage of a manufacturing method according to another embodiment of the present invention;

Fig. 9 eine schematische Schnittdarstellung der Halbleiterstruktur aus Fig. 1 in einer zweiten Phase des Herstellungsverfahrens aus Fig. 8; und FIG. 9 shows a schematic sectional illustration of the semiconductor structure from FIG. 1 in a second phase of the production method from FIG. 8; and

Fig. 10 eine schematische Schnittdarstellung der Halbleiterstruktur aus Fig. 1 in einer dritten Phase des Herstellungsverfahrens aus Fig. 8. Fig. 10 is a schematic sectional view of the semiconductor structure of FIG. 1 in a third phase of the manufacturing process of Fig. 8.

Fig. 1 ist eine schematische Darstellung eines Schnitts durch eine Halbleiterstruktur gemäß einem Ausführungsbeispiel der vorliegenden Erfindung, wobei der Schnitt senkrecht zu Schichten der Halbleiterstruktur angeordnet ist. Die Halbleiterstruktur umfaßt ein Substrat 10 mit einer Oberfläche 12, an der eine Isolierschicht 14 angeordnet ist. An einer von dem Substrat abgewandten Oberfläche 16 der Isolierschicht 14 ist eine Bauelementschicht 18 mit einer von der Isolierschicht 14 abgewandten Oberfläche 20 angeordnet, in der wiederum ein erster Bipolar-Transistor 30a und ein zweiter Bipolar-Transistor 30b angeordnet sind. Der erste Bipolar- Transistor 30a und der zweite Bipolar-Transistor 30b weisen jeweils einen Emitter 32, eine Basis 34 und einen Kollektor 36 auf. Fig. 1 is a schematic representation of a section through a semiconductor structure according to an embodiment of the present invention, the section being disposed perpendicularly to the layers of the semiconductor structure. The semiconductor structure comprises a substrate 10 with a surface 12 on which an insulating layer 14 is arranged. A component layer 18 with a surface 20 facing away from the insulating layer 14 is arranged on a surface 16 of the insulating layer 14 facing away from the substrate, in which a first bipolar transistor 30 a and a second bipolar transistor 30 b are in turn arranged. The first bipolar transistor 30 a and the second bipolar transistor 30 b each have an emitter 32 , a base 34 and a collector 36 .

Im folgenden wird nur der erste Bipolar-Transistor 30a beschrieben, der zweite Bipolar-Transistor 30b ist in diesem Ausführungsbeipiel gleich zu dem ersten Bipolar-Transistor 30a aufgebaut. In the following, only the first bipolar transistor 30 a is described, the second bipolar transistor 30 b is constructed in the same way as the first bipolar transistor 30 a in this exemplary embodiment.

Der Emitter 32 grenzt an die Basis 34 und liegt an der Oberfläche 20 der Bauelementschicht 18 offen, so daß er für eine elektrische Kontaktierung zugänglich ist. Gegenüber anderen Bereichen der Halbleiterstruktur ist der Emitter 32 durch einen Spacer bzw. eine Emitterisolierschicht 42 elektrisch isoliert, die ihn im wesentlichen zylindrisch umgibt. Die Basis 34 grenzt ferner an den Kollektor 36 und einen ersten Basiskontaktierbereich 44. Ein zweiter Basiskontaktierbereich 46 erstreckt sich von der Oberfläche 20 der Bauelementschicht 18 bis zu dem ersten Basiskontaktierbereich 44. Der Kollektor 36 grenzt ferner an einen ersten Kollektorkontaktierbereich 48, der durch eine vergrabene Schicht des Bipolar-Transistors gebildet ist. Ein zweiter Kollektorkontaktierbereich 50 erstreckt sich von der Oberfläche 20 der Bauelementschicht 18 bis zu dem ersten Kollektorkontaktierbereich 48. The emitter 32 adjoins the base 34 and is open on the surface 20 of the component layer 18 , so that it is accessible for electrical contacting. The emitter 32 is electrically insulated from other areas of the semiconductor structure by a spacer or an emitter insulating layer 42 , which surrounds it essentially in a cylindrical manner. The base 34 also borders on the collector 36 and a first base contact area 44 . A second base contact area 46 extends from the surface 20 of the component layer 18 to the first base contact area 44 . The collector 36 also borders on a first collector contact region 48 , which is formed by a buried layer of the bipolar transistor. A second collector contact area 50 extends from the surface 20 of the component layer 18 to the first collector contact area 48 .

Der erste und der zweite Bipolar-Transistor 30a, 30b sind durch elektrisch isolierendes Material wie folgt voneinander und nach außen elektrisch isoliert. Eine erste Bauelement- Isolierschicht 60 grenzt an die Isolierschicht 14 und in lateraler Richtung an die ersten Kollektorkontaktierbereiche 48. Eine zweite Bauelement-Isolierschicht 62 grenzt an die erste Bauelement-Isolierschicht 60, die ersten Kollektorkontaktierbereiche 48, d. h. die vergrabene Schicht, und lateral an die zweiten Kollektorkontaktierbereiche 50 und die Kollektoren 36. Eine dritte Bauelement-Isolierschicht 64 grenzt an die zweite Bauelement-Isolierschicht 62, die Kollektoren 36 und lateral an die Basen 34 und die zweiten Kollektorkontaktierbereiche 50. Eine vierte Bauelement-Isolierschicht 66 grenzt an die dritte Bauelement-Isolierschicht 64 und lateral an die ersten Basiskontaktierbereiche 44 und die zweiten Kollektorkontaktierbereiche 50. Eine fünfte Bauelement-Isolierschicht 68 grenzt an die vierte Bauelement-Isolierschicht 66, die ersten Basiskontaktierbereiche 44 und lateral an die zweiten Basiskontaktierbereiche 46, die Emitterisolierschichten 42 und die zweiten Kollektorkontaktierbereiche 50. The first and the second bipolar transistor 30 a, 30 b are electrically isolated from each other and to the outside by electrically insulating material as follows. A first component insulation layer 60 borders on the insulation layer 14 and in the lateral direction on the first collector contact areas 48 . A second component insulation layer 62 borders on the first component insulation layer 60 , the first collector contact areas 48 , ie the buried layer, and laterally on the second collector contact areas 50 and the collectors 36 . A third component insulation layer 64 borders on the second component insulation layer 62 , the collectors 36 and laterally on the bases 34 and the second collector contacting regions 50 . A fourth component insulation layer 66 borders on the third component insulation layer 64 and laterally on the first base contact regions 44 and the second collector contact regions 50 . A fifth component insulation layer 68 borders on the fourth component insulation layer 66 , the first base contact regions 44 and laterally on the second base contact regions 46 , the emitter insulation layers 42 and the second collector contact regions 50 .

Ein Substratkontaktierbereich 80 reicht von der Oberfläche 20 der Bauelementschicht 18 durch alle Bauelement-Isolierschichten 60 bis 68 und die Isolierschicht 14 bis in das Substrat 10 und ist von den Bipolar-Transistoren 30a, 30b lateral beabstandet. A substrate contacting area 80 extends from the surface 20 of the component layer 18 through all component insulating layers 60 to 68 and the insulating layer 14 into the substrate 10 and is laterally spaced apart from the bipolar transistors 30 a, 30 b.

Die Emitter 32, die Basen 34, die Kollektoren 36, die Basiskontaktierbereiche 44, 46 und die Kollektorkontaktierbereiche 48, 50 weisen dotiertes und damit elektrisch leitfähiges monokristallines oder polykristallines Silizium auf. Dabei seien bei diesem Ausführungsbeispiel die Emitter 32 und die Kollektoren 36 n-dotiert, die Basen 34 p-dotiert und die Bipolar-Transistoren 30a, 30b somit npn-Bipolar-Transistoren. The emitters 32 , the bases 34 , the collectors 36 , the base contacting regions 44 , 46 and the collector contacting regions 48 , 50 have doped and thus electrically conductive monocrystalline or polycrystalline silicon. In this exemplary embodiment, the emitters 32 and the collectors 36 are n-doped, the bases 34 are p-doped and the bipolar transistors 30 a, 30 b are thus npn bipolar transistors.

Die Isolierschicht 14, die Emitterisolierschichten 42 und die Bauelement-Isolierschichten 60-68 weisen eines oder mehrere elektrisch isolierende Materialien auf, beispielsweise ein Siliziumoxid oder eine Siliziumnitrid und bewirken eine galvanische bzw. dielektrische bzw. elektrostatische Isolation. Die Emitterisolierschichten 42 umschließen die Emitter 32 in lateraler Richtung vollständig und isolieren sie so gegenüber dem jeweils benachbarten ersten Basiskontaktierbereich 44. Die ersten Kollektorkontaktierbereiche 48 und der Substratkontaktierbereich 80 grenzen jeweils in lateraler Richtung entlang ihres gesamten Umfanges bzw. Außenrandes an die erste Bauelement-Isolierschicht 60. Die Kollektoren 36, die zweiten Kollektorkontaktierbereiche 50 und der Substratkontaktierbereich 80 grenzen in lateraler Richtung jeweils entlang ihres gesamten Umfanges an die zweite Bauelement-Isolierschicht 66. Die Basen 34, die zweiten Kollektorkontaktierbereiche 50 und der Substratkontaktierbereich 80 grenzen in lateraler Richtung jeweils entlang ihres gesamten Umfanges an die dritte Bauelement-Isolierschicht 64. Die ersten Basiskontaktierbereiche 44, die zweiten Kollektorkontaktierbereiche 50 und der Substratkontaktierbereich 80 grenzen in lateraler Richtung jeweils entlang ihres gesamten Umfanges an die vierte Bauelement-Isolierschicht 66. Die zweiten Basiskontaktierbereiche 46, die zweiten Kollektorkontaktierbereiche 50 und der Substratkontaktierbereich 80 grenzen in lateraler Richtung jeweils entlang ihres gesamten Umfanges an die fünfte Bauelement-Isolierschicht 68. The insulating layer 14 , the emitter insulating layers 42 and the component insulating layers 60-68 have one or more electrically insulating materials, for example a silicon oxide or a silicon nitride, and effect galvanic or dielectric or electrostatic insulation. The emitter insulating layers 42 completely surround the emitters 32 in the lateral direction and thus isolate them from the respectively adjacent first base contact region 44 . The first collector contact areas 48 and the substrate contact area 80 each adjoin the first component insulation layer 60 in the lateral direction along their entire circumference or outer edge. The collectors 36 , the second collector contacting areas 50 and the substrate contacting area 80 each adjoin the second component insulating layer 66 along their entire circumference in the lateral direction. The bases 34 , the second collector contacting areas 50 and the substrate contacting area 80 each adjoin the third component insulating layer 64 along their entire circumference in the lateral direction. The first base contact areas 44 , the second collector contact areas 50 and the substrate contact area 80 each adjoin the fourth component insulating layer 66 in the lateral direction along their entire circumference. The second base contact regions 46 , the second collector contact regions 50 and the substrate contact region 80 each adjoin the fifth component insulation layer 68 in the lateral direction along their entire circumference.

Anders ausgedrückt sind insbesondere die Kollektoren 36 der Bipolar-Transistoren 30a, 30b durch einen shallow trench bzw. einen flachen Graben, der im wesentlichen durch die zweite Bauelement-Isolierschicht 62 gebildet wird, isoliert. Dies hat den Vorteil, daß Überlapp-Kapazitäten und Ccs (Ccs = Kollektor-Substrat-Kapazitäten verringert werden. Außer dem Kollektor 36 und dem ersten Kollektorkontaktierbereich 48 grenzt kein weiteres, parasitäres Silizium an den Graben. Durch die geringeren dadurch bedingten Kapazitäten ergeben sich verringerte parasitäre Ströme, wie sie beispielsweise durch eine benachbarte Spule induziert werden können. In other words, the collectors 36 of the bipolar transistors 30 a, 30 b in particular are insulated by a shallow trench or a shallow trench, which is essentially formed by the second component insulating layer 62 . This has the advantage that overlap capacities and Ccs (Ccs = collector-substrate capacitances are reduced. Apart from the collector 36 and the first collector contacting region 48) , no further parasitic silicon borders on the trench. The lower capacitances resulting therefrom result in reduced capacities Parasitic currents, such as those induced by an adjacent coil.

Das Substrat 10 weist p-dotiertes Silizium mit einer Dotierungskonzentration von 10¹³ cm^-3 bis 10¹⁴ cm^-3 und einen spezifischen Widerstand von 1000 Ωcm bis 100 Ωcm auf. An der Oberfläche 12 des Substrats 10 sind Unterbrechungsbereiche 90a, 90b, 90c angeordnet, welche p-dotiertes Silizium mit einer Dotierungskonzentration aufweisen, die höher ist als die der übrigen Gebiete des Substrats 10. Ein erster Unterbrechungsbereich 90a ist in Fig. 1 links am Rand der dargestellten Halbleiterstruktur angeordnet, ein zweiter Unterbrechungsbereich 90b ist zwischen den Bipolar-Transistoren 30a, 30b angeordnet, und ein dritter Unterbrechungsbereich 90c ist angrenzend an den Substratkontaktierbereich 80 angeordnet. The substrate 10 has p-doped silicon with a doping concentration of 10 ¹³ cm ^-3 to 10 ¹⁴ cm ^-3 and a specific resistance of 1000 Ωcm to 100 Ωcm. Stop regions 90 are at the surface 12 of the substrate 10 a, 90 b, 90 c disposed, which have p-doped silicon with a doping concentration which is higher than that of the remaining regions of the substrate 10th A first interruption region 90 a is arranged on the left in FIG. 1 at the edge of the semiconductor structure shown, a second interruption region 90 b is arranged between the bipolar transistors 30 a, 30 b, and a third interruption region 90 c is arranged adjacent to the substrate contacting region 80 .

Über den Substratkontaktierbereich 80 und den dritten Unterbrechungsbereich 90c kann ein von Potentialen der Bipolar- Transistoren 30a, 30b unabhängiges elektrostatisches Potential an das Substrat 10 angelegt werden. Typische Potentialverhältnisse sind +5 V am Kollektor 36 und 0 V am Substrat 10. In diesem Fall bilden sich im Substrat 10 unmittelbar angrenzend an die Oberfläche 12 eine dünne Inversionsschicht 94 und daran anschließend eine wesentlich dickere Raumladungszone 96. In der Raumladungszone 96 ist die Konzentration der Majoritätsladungsträger (Löcher) gegenüber einem von der Oberfläche 12 weiter entfernten Bereich 98 des Substrats sehr stark herabgesetzt, so daß die Raumladungszone 96 eine fast verschwindende elektrische Leitfähigkeit aufweist. Die Inversionsschicht 94 wird durch eine Bewegung von Minoritätsladungsträgern, im Falle des p-Substrats Elektronen, zu der Grenzfläche zwischen Isolator und Halbleiter erzeugt. Sie weist eine endliche elektrische Leitfähigkeit auf. An electrostatic potential that is independent of the potentials of the bipolar transistors 30 a, 30 b can be applied to the substrate 10 via the substrate contact region 80 and the third interruption region 90 c. Typical potential relationships are +5 V at the collector 36 and 0 V at the substrate 10 . In this case, a thin inversion layer 94 is formed in the substrate 10 immediately adjacent to the surface 12 and then a substantially thicker space charge zone 96 . In the space charge zone 96 , the concentration of the majority charge carriers (holes) is greatly reduced compared to an area 98 of the substrate which is further away from the surface 12 , so that the space charge zone 96 has an almost vanishing electrical conductivity. The inversion layer 94 is produced by a movement of minority charge carriers, in the case of the p-type substrate electrons, to the interface between the insulator and the semiconductor. It has finite electrical conductivity.

Zwischen den Unterbrechungsbereichen 90a, 90b, 90c und der Inversionsschicht 94 bilden sich jeweils bzgl. der Halbleiterstruktur lateral orientierte pn-Übergänge, so daß verschiedene Bereiche der Inversionsschicht 94, welche durch Unterbrechungsbereiche 90a, 90b, 90c voneinander räumlich getrennt sind, auch elektrisch voneinander isoliert sind. Between the interruption regions 90 a, 90 b, 90 c and the inversion layer 94 , laterally oriented pn junctions are formed with respect to the semiconductor structure, so that different regions of the inversion layer 94 , which are spatially separated from one another by interruption regions 90 a, 90 b, 90 c are also electrically isolated from each other.

Aufgrund des beschriebenen Aufbaues der Halbleiterstruktur sind die Bipolar-Transistoren 30a, 30b voneinander nicht nur vollständig elektrisch isoliert sondern darüber hinaus auch sehr weitgehend kapazitiv entkoppelt. Einer der Gründe für die weitgehende kapazitive Entkopplung der beiden Bipolar- Transistoren 30a, 30b voneinander ist, daß ein Zwischenraum 102 zwischen denselben vollständig durch die Bauelement- Isolierschichten 60 bis 68 gefüllt ist und somit keinerlei Halbleitermaterial enthält, das nicht notwendiger Bestandteil von einem der Bipolar-Transistoren 30a, 30b ist. Somit ist gegenüber einer herkömmlichen Halbleiterstruktur mit gleicher Anordnung zweier Bipolar-Transistoren der effektive, die Größe der kapazitiven Kopplung zwischen denselben bestimmende Abstand maximal vergrößert. Kapazitäten zwischen den Bipolar- Transistoren 30a, 30b bzw. deren Komponenten sind deshalb bei gegebener räumlicher Anordnung minimal. Because of the structure of the semiconductor structure described, the bipolar transistors 30 a, 30 b are not only completely electrically isolated from one another, but moreover are also largely capacitively decoupled. One of the reasons for the extensive capacitive decoupling of the two bipolar transistors 30 a, 30 b from one another is that a space 102 between them is completely filled by the component insulating layers 60 to 68 and thus contains no semiconductor material which is not a necessary component of one the bipolar transistors 30 a, 30 b. Thus, compared to a conventional semiconductor structure with the same arrangement of two bipolar transistors, the effective distance determining the size of the capacitive coupling between them is maximally increased. Capacities between the bipolar transistors 30 a, 30 b and their components are therefore minimal for a given spatial arrangement.

Eine weitere Folge des beschriebenen Aufbaus der Bauelement- Schicht 18 ist, wie bereits erwähnt, eine Verringerung von parasitären Strömen, die beispielsweise durch benachbarte Spulen in Halbleitermaterial induziert werden können. As already mentioned, a further consequence of the described construction of the component layer 18 is a reduction in parasitic currents which can be induced in semiconductor material, for example, by adjacent coils.

Ferner weist die anhand der Fig. 1 dargestellte Halbleiterstruktur eine sehr geringe kapazitive Kopplung von jedem der Bipolar-Transistoren 30a, 30b mit dem Substrat 10 und über dieses mit dem jeweils anderen der Bipolar-Transistoren 30a, 30b auf. Gleichzeitig weist die dargestellte Halbleiterstruktur eine sehr gut wärmeleitfähige Verbindung zwischen den Bipolar-Transistoren 30a, 30b und dem Substrat 10 auf. Während in herkömmlichen Halbleiterstrukturen eine elektrostatische Isolation und eine kapazitive Entkopplung von Bauelementen in der Bauelementschicht gegenüber dem Substrat durch eine dicke Isolierschicht zwischen der Bauelementschicht und dem Substrat bewirkt wird, werden gemäß der vorliegenden Erfindung die Bipolar-Transistoren 30a, 30b oder auch andere Bauelemente in der Bauelementschicht 18 durch die Isolierschicht 14 und die Raumladungszone 96 kapazitiv vom Substrat entkoppelt. Da die kapazitive Entkopplung im wesentlichen durch die Raumladungszone 96 bewirkt wird, kann die Isolierschicht 14 so dünn ausgeführt sein, daß sie die Funktion der elektrostatischen Isolation gerade noch erfüllt. Eine Untergrenze für die Dicke der Isolierschicht 14 liegt bei ca. 3 nm. Bei einer noch dünneren Isolierschicht tritt ein Tunnelstrom auf, der eine endliche Leitfähigkeit zur Folge hat. Besonders bevorzugt liegt die Dicke der Isolierschicht 14 im Bereich von 20 nm bis etwa 100 nm, wobei die Dicke insbesondere auch alle Werte zwischen 20 nm und 100 nm annehmen kann. Weitere bevorzugte Dicken der Isolierschicht 14 liegen im Bereich bis ca. 400 nm. Furthermore, the semiconductor structure shown in FIG. 1 has a very low capacitive coupling of each of the bipolar transistors 30 a, 30 b to the substrate 10 and, via this, to the other of the bipolar transistors 30 a, 30 b. At the same time, the semiconductor structure shown has a very good heat-conductive connection between the bipolar transistors 30 a, 30 b and the substrate 10 . While in conventional semiconductor structures an electrostatic isolation and a capacitive decoupling of components in the component layer from the substrate is brought about by a thick insulating layer between the component layer and the substrate, according to the present invention the bipolar transistors 30 a, 30 b or other components in the component layer 18 capacitively decoupled from the substrate by the insulating layer 14 and the space charge zone 96 . Since the capacitive decoupling is essentially caused by the space charge zone 96 , the insulating layer 14 can be made so thin that it just fulfills the function of the electrostatic insulation. A lower limit for the thickness of the insulating layer 14 is approximately 3 nm. In the case of an even thinner insulating layer, a tunnel current occurs which results in finite conductivity. The thickness of the insulating layer 14 is particularly preferably in the range from 20 nm to approximately 100 nm, the thickness in particular also being able to assume all values between 20 nm and 100 nm. Further preferred thicknesses of the insulating layer 14 are in the range up to approximately 400 nm.

Während die Isolierschicht 14 mit einer Dicke im Bereich von 3 nm bis 400 nm die Bipolar-Transistoren 30a, 30b gegenüber dem Substrat 10 elektrostatisch ausreichend isoliert, weist sie gleichzeitig eine wesentlich höhere Wärmeleitfähigkeit auf als eine Isolierschicht gemäß dem Stand der Technik. Da das Oxid der Isolierschicht 14 eine etwa um den Faktor 100 geringere Wärmeleitfähigkeit aufweist als Silizium, beeinflußt die Isolierschicht 14 wesentlich die Abfuhr von Verlustleistung bzw. von durch die Bipolar-Transistoren 30a, 30b erzeugte Wärme an das Substrat und über dieses an die Umgebung der Halbleiterstruktur. Eine wirkungsvolle Abfuhr von durch Bauelemente erzeugter Abwärme ist bei einer zunehmenden Integrationsdichte und einer zunehmend schnelleren Taktung der Bauelemente in modernen Halbleiterstrukturen von großer und weiter zunehmender Bedeutung. Die geringe Dicke der Isolierschicht 14 und die damit einhergehende hohe Wärmeleitfähigkeit derselben wird dadurch ermöglicht, daß gemäß der vorliegenden Erfindung die kapazitive Entkopplung der Bipolar- Transistoren von dem Substrat 10 durch die dicke Raumladungszone 96 bewirkt wird. While the insulating layer 14 with a thickness in the range from 3 nm to 400 nm sufficiently isolates the bipolar transistors 30 a, 30 b from the substrate 10 , it also has a significantly higher thermal conductivity than an insulating layer according to the prior art. Since the oxide of the insulating layer 14 has a thermal conductivity which is approximately 100 times lower than that of silicon, the insulating layer 14 significantly influences the dissipation of power loss or of heat generated by the bipolar transistors 30 a, 30 b to the substrate and via this to the Environment of the semiconductor structure. Effective removal of waste heat generated by components is of great and increasing importance with an increasing integration density and an increasingly faster clocking of the components in modern semiconductor structures. The small thickness of the insulating layer 14 and the associated high thermal conductivity thereof is made possible in that, according to the present invention, the capacitive decoupling of the bipolar transistors from the substrate 10 is effected by the thick space charge zone 96 .

Über den Substratkontakt 80 ist es möglich, das elektrostatische Potential der Inversionszone 94 oder auch der Raumladungszone 96 im Substrat 10 unterhalb der Isolierschicht 14 festzulegen. Im Fall von niedrig p-dotiertem Material entsteht durch positive Oxidladungen bereits natürlicherweise eine Inversionsschicht unter der Isolierschicht 14. Da der erste Kollektorkontaktierbereich 48 des npn-Bipolar- Transistors 30a, 30b gegenüber dem Substrat positiv gepolt ist, wird die Bildung einer Raumladungszone unterstützt. Diese ist um so tiefer bzw. dicker je höher der spezifische Widerstand des Substrats 10 ist. Beispielsweise beträgt im Fall eines spezifischen Widerstandes des Substrats 10, genauer gesagt des Bereiches 98 außerhalb der Raumladungszone 96 von 1000 Ωcm die Dicke der Raumladungszone 96 unterhalb der Inversionsschicht 94 ca. 9 µm. Dies entspricht einer effektiven Dicke der Isolierschicht 14 von ca. 3 µm. Via the substrate contact 80 , it is possible to determine the electrostatic potential of the inversion zone 94 or also the space charge zone 96 in the substrate 10 below the insulating layer 14 . In the case of low p-doped material, positive oxide charges naturally already create an inversion layer under the insulating layer 14 . Since the first collector contact region 48 of the npn bipolar transistor 30 a, 30 b has a positive polarity with respect to the substrate, the formation of a space charge zone is supported. This is the deeper or thicker the higher the specific resistance of the substrate 10 . For example, in the case of a specific resistance of the substrate 10 , more precisely the region 98 outside the space charge zone 96 of 1000 Ωcm, the thickness of the space charge zone 96 below the inversion layer 94 is approximately 9 μm. This corresponds to an effective thickness of the insulating layer 14 of approximately 3 μm.

Die Inversionsschicht 94 an der Grenzfläche bzw. Oberfläche 12 des Substrats 10 zu der Isolierschicht 14 weist einen endlichen Schichtwiderstand auf, der in der Regel größer ist als ca. 10 kΩ/□, wie es beispielsweise dem Artikel "Modeling and Measurement of Substrate Coupling in Si-Bipolar IC's up to 40 GHz" von M. Pfost et al., IEEE Journal of Solid State Circuits, Bd. 33, Nr. 4, April 1998, S. 582-591, zu entnehmen ist. Um zu vermeiden, daß die Bipolar-Transistoren 30a, 30b indirekt über die Inversionsschicht 94 kapazitiv miteinander koppeln, wird die Inversionsschicht 94 durch die Unterbrechungsbereiche bzw. Channelstops 90a, 90b, 90c unterbrochen, wobei die Unterbrechungsbereiche die Bipolar-Transistoren 30a, 30b bzw. unter denselben liegende Abschnitte 94a, 94b der Inversionsschicht 94 vorzugsweise lateral vollständig umschließen und elektrisch voneinander isolieren. Die kapazitive Kopplung der Bipolar-Transistoren 30a, 30b an die Inversionsschicht 94 hat unter dieser Bedingung keine indirekte Kopplung zwischen den Bipolar-Transistoren 30a, 30b zur Folge. Die Unterbrechungs- bzw. Isolierwirkung der Unterbrechungsbereiche 90a, 90b, 90c beruht darauf, daß diese zu der Inversionsschicht 94 jeweils zwei gegeneinander geschaltete pn-Übergänge bilden, von denen je nach Potentialdifferenz zwischen den verschiedenen Abschnitten 94a, 94b der Inversionsschicht 94 immer einer gesperrt ist. Um diese Funktion zu erfüllen, müssen die Unterbrechungsbereiche 90a, 90b, 90c in Richtung senkrecht zu der Oberfläche 12 des Substrats 10 eine Dicke aufweisen, welche größer ist als die Dicke der Inversionsschicht 94. Da der Schichtwiderstand der Unterbrechungsbereiche 90a, 90b, 90c mit ca. 600 Ω/□ (siehe den oben genannten Artikel von M. Pfost) wesentlich geringer ist als der der Inversionsschicht 94, weisen die Unterbrechungsbereiche 90a, 90b, 90c lateral in Richtung von einem Abschnitt 94a zu dem anderen Abschnitt 94b der Inversionsschicht 94 vorzugsweise eine möglichst geringe Breite auf. Eine typische Dotierungsdichte der Unterbrechungsbereiche 90a, 90b, 90c ist 2 × 10¹⁷ cm^-3. The inversion layer 94 at the interface or surface 12 of the substrate 10 to the insulating layer 14 has a finite sheet resistance, which is generally greater than approximately 10 kΩ / □, as described, for example, in the article "Modeling and Measurement of Substrate Coupling in Si-Bipolar IC's up to 40 GHz "by M. Pfost et al., IEEE Journal of Solid State Circuits, Vol. 33, No. 4, April 1998, pp. 582-591. In order to prevent the bipolar transistors 30 a, 30 b from capacitively coupling to one another indirectly via the inversion layer 94 , the inversion layer 94 is interrupted by the interruption regions or channel stops 90 a, 90 b, 90 c, the interruption regions the bipolar transistors 30 a, 30 b or sections 94 a, 94 b of the inversion layer 94 lying under the same, preferably laterally completely enclose and electrically isolate them from one another. The capacitive coupling of the bipolar transistors 30 a, 30 b to the inversion layer 94 does not result in an indirect coupling between the bipolar transistors 30 a, 30 b under this condition. The interruption or insulation effect of the interruption regions 90 a, 90 b, 90 c is based on the fact that they each form two pn junctions connected to one another with respect to the inversion layer 94 , of which depending on the potential difference between the different sections 94 a, 94 b of the inversion layer 94 one is always blocked. In order to fulfill this function, the interruption regions 90 a, 90 b, 90 c in the direction perpendicular to the surface 12 of the substrate 10 must have a thickness which is greater than the thickness of the inversion layer 94 . Since the sheet resistance of the interruption areas 90 a, 90 b, 90 c with approximately 600 Ω / □ (see the above-mentioned article by M. Pfost) is significantly lower than that of the inversion layer 94 , the interruption areas 90 a, 90 b, 90 c laterally in the direction from a section 94 a to the other section 94 b of the inversion layer 94 preferably as small as possible. A typical doping density of the interruption regions 90 a, 90 b, 90 c is 2 × 10 ¹⁷ cm ^-3 .

Fig. 2 ist eine schematische Schnittdarstellung eines weiteren Ausführungsbeispieles einer Halbleiterstruktur gemäß der vorliegenden Erfindung. Die in Fig. 2 dargestellte Halbleiterstruktur unterscheidet sich von der in Fig. 1 dargestellten dadurch, daß das Substrat 10 einen n-dotierten Bereich 110 aufweist, der an die Oberfläche 12 des Substrats und damit an die Isolierschicht 14 und den Substratkontaktierbereich 80 angrenzt. Vorzugsweise wird an den Substratkontakt 80 und an die Kollektoren 36 der Bipolar-Transistoren 30a, 30b eine Spannung von ca. 5 V gegenüber dem Substrat 10 bzw. dem Bereich 98 des Substrats 10 angelegt. Dadurch wird der n- dotierte Bereich 110 des Substrats 10 gegenüber dem Bereich 98 des Substrats 10 gesperrt, und es bildet sich eine Raumladungszone 96 im Substrat 10. Diese Raumladungszone 96 erfüllt die gleiche Funktion wie die Raumladungszone 96 in dem anhand der Fig. 1 dargestellten Ausführungsbeispiel, nämlich die kapazitive Entkopplung der Bauelementschicht 18 bzw. der Bipolar-Transistoren 30a, 30b in der Bauelementschicht 18 von dem Substrat 10 bzw. dem Bereich 98, in dem das Substrat leitfähig ist. FIG. 2 is a schematic sectional illustration of a further exemplary embodiment of a semiconductor structure according to the present invention. The semiconductor structure shown in FIG. 2 differs from that shown in FIG. 1 in that the substrate 10 has an n-doped region 110 which is adjacent to the surface 12 of the substrate and thus to the insulating layer 14 and the substrate contacting region 80 . A voltage of approximately 5 V is preferably applied to the substrate contact 80 and to the collectors 36 of the bipolar transistors 30 a, 30 b with respect to the substrate 10 or the region 98 of the substrate 10 . Characterized the n-doped region 110 of the substrate 10 relative to the locked portion 98 of the substrate 10, and it forms a space charge region 96 in the substrate 10 degrees. This space charge zone 96 fulfills the same function as the space charge zone 96 in the exemplary embodiment shown in FIG. 1, namely the capacitive decoupling of the component layer 18 or the bipolar transistors 30 a, 30 b in the component layer 18 from the substrate 10 or the Area 98 in which the substrate is conductive.

Im Gegensatz zu dem anhand der Fig. 1 dargestellten Ausführungsbeispiel weist das in Fig. 2 dargestellte Ausführungsbeispiel keine Inversionsschicht 94 auf. Die N-Schicht bzw. N-Well bzw. der n-dotierte Bereich 110 ist durch Implantation einer n-Dotierung in dem ursprünglich p-dotierten Substrat gebildet. Die Implantationsdosis und damit die Dotierungsdichte in dem n-dotierten Bereich 110 ist dabei so zu wählen, daß bei der an den Substratkontaktierbereich 80 anliegenden Spannung der n-dotierte Bereich 110 vollständig ausgeräumt ist bzw. eine minimale Ladungsträgerdichte aufweist und die hochohmige Raumladungszone 96 durch den n-dotierten Bereich 110 hindurch direkt bis zu der Isolierschicht 14 reicht bzw. an diese angrenzt. Bei einer Eindringtiefe der implantierten Dotierung von 1 µm beträgt eine typische Dotierungskonzentration 10¹⁵ cm^-3. Bei diesem Ausführungsbeispiel sind p⁺ -dotierte Channelstops bzw. Unterbrechungsbereiche 90a, 90c nur am Rand des Chips erforderlich und vorgesehen, um die Raumladungszone 96 kontrolliert einzugrenzen bzw. ihren Rand zu definieren. In contrast to the embodiment shown in FIG. 1, the embodiment shown in FIG. 2 has no inversion layer 94 . The N layer or N well or the n-doped region 110 is formed by implanting an n-doping in the originally p-doped substrate. The implantation dose and thus the doping density in the n-doped region 110 should be selected so that the n-doped region 110 is completely cleared of the voltage applied to the substrate contacting region 80 or has a minimal charge carrier density and the high-impedance space charge zone 96 through the N-doped region 110 extends right through to the insulating layer 14 or adjoins it. With a penetration depth of the implanted doping of 1 µm, a typical doping concentration is 10 ¹⁵ cm ^-3 . In this exemplary embodiment, p ⁺ -doped channel stops or interruption areas 90 a, 90 c are only required and provided at the edge of the chip in order to delimit the space charge zone 96 in a controlled manner or to define its edge.

Durch Polung des durch den n-dotierten Bereich 110 und den Rest des Substrats 10 gebildeten pn-Überganges in Sperrichtung kann die Kapazität zwischen den Bipolar-Transistoren 30a, 30b und dem Substrat bzw. dessen Bereich 98 außerhalb der Raumladungszone 96 praktisch zum Verschwinden gebracht werden. Beispielsweise ist es im Fall einer 20 nm dicken Isolierschicht 14 mit einer Durchbruchsfeldstärke von 10 MV/cm und eines p-dotierten Substrates mit einem spezifischen Widerstand von 1000 Ωcm möglich, bei einer Spannung von 20 V eine Raumladungszone 96 von fast 50 µm Dicke zu erzeugen. By polarizing the pn junction formed by the n-doped region 110 and the rest of the substrate 10 in the reverse direction, the capacitance between the bipolar transistors 30 a, 30 b and the substrate or its region 98 outside the space charge zone 96 can practically disappear to be brought. For example, in the case of a 20 nm thick insulating layer 14 with a breakdown field strength of 10 MV / cm and a p-doped substrate with a specific resistance of 1000 Ωcm, it is possible to generate a space charge zone 96 of almost 50 μm thick at a voltage of 20 V. ,

Für eine kapazitive Entkopplung eines Bipolar-Transistors 30a, 30b von dem Substrat 10 muß der durch den n-dotierten Bereich 110 und den Rest des Substrats 10 gebildete pn- Übergang nicht vollflächig in Sperrichtung gepolt sein, sondern es ist ausreichend, wenn dieser im Bereich und in der Nähe des Bipolar-Transistors gesperrt ist. For a capacitive decoupling of a bipolar transistor 30 a, 30 b from the substrate 10 , the pn junction formed by the n-doped region 110 and the rest of the substrate 10 does not have to be polarized over the entire area, but it is sufficient if it is is blocked in the area and in the vicinity of the bipolar transistor.

Fig. 3 ist eine schematische Schnittdarstellung von drei Varianten der Ausgestaltung bzw. der räumlichen Ausdehnung des n-dotierten Bereiches 110 im Substrat 10, wobei jeweils nur das Substrat 10 mit den Unterbrechungsbereichen 90a, 90c und dem ein- oder mehrteiligen n-dotierten Bereich 110 sowie die Isolierschicht 14 und ein Abschnitt 120 der Bauelementschicht 18 dargestellt sind. Dies entspricht einem Zustand in einer Phase während der weiter unten beschriebenen Herstellung der erfindungsgemäßen Halbleiterstruktur. Der gezeigte Abschnitt 120 der Bauelementschicht 18 stellt einen Abschnitt dar, in oder an dem Bauelemente, beispielsweise die in Fig. 1 und 2 dargestellten Bipolar-Transistoren 30a, 30b gebildet sind oder in einer späteren Phase des Herstellungsverfahrens gebildet werden. FIG. 3 is a schematic sectional illustration of three variants of the configuration or the spatial extent of the n-doped region 110 in the substrate 10 , only the substrate 10 with the interruption regions 90 a, 90 c and the one-part or multi-part n-doped in each case Area 110 and the insulating layer 14 and a section 120 of the component layer 18 are shown. This corresponds to a state in one phase during the production of the semiconductor structure according to the invention described below. The section 120 of the component layer 18 shown represents a section in or on which components, for example the bipolar transistors 30 a, 30 b shown in FIGS. 1 and 2, are formed or are formed in a later phase of the production process.

In Fig. 3a ist der n-dotierte Bereich 110 zwischen den Unterbrechungsbereichen 90a, 90c durchgehend und weist damit die bereits in Fig. 2 dargestellte Gestalt auf. Ein dergestaltiger n-dotierter Bereich 110 wird vorzugsweise durch Implantation der n-Dotierung im Substrat 10 vor einem Aufbringen des Abschnittes 120 gebildet, wobei die Implantation ohne weiteres durch die bereits aufgebrachte dünne Isolierschicht 14 erfolgen kann. In Fig. 3a, the n-doped region 110 between the interruption regions 90 a, 90 c continuously and thus has the shape already shown in Fig. 2. Such an n-doped region 110 is preferably formed by implanting the n-doping in the substrate 10 before applying the section 120 , the implantation being able to be carried out easily by means of the thin insulating layer 14 already applied.

Fig. 3b zeigt eine Variante, bei der der n-dotierte Bereich 110 erst nach dem Bilden des Abschnittes 120 auf der Isolierschicht 14 durch Implantieren erzeugt wurde. Dazu wird der Abschnitt 120 während des Implantierens der n-Dotierung durch einen nicht dargestellte Schutzschicht auf seiner von der Isolierschicht 14 abgewandten Oberfläche 122 geschützt. Die Implantierung muß dabei nicht wie in Fig. 3b dargestellt innerhalb des n-dotierten Bereiches 110 homogen erfolgen, sondern kann beispielsweise auch durch eine Gittermaske erfolgen, welche die mittlere Implantierungsdosis verringert und zu einer räumlich variablen Dotierungskonzentration bzw. einem inhomogen n-dotierten Bereich 110 führt, wie es in Fig. 3c dargestellt ist. Sofern die lateralen Abmessungen des Abschnittes 120 nicht viel größer sind als die typische Raumladungszonenweite, bildet sich durch Eindiffusion der Dotierungsatome in Randbereiche unter dem Abschnitt 120 und vor allem durch Diffusion von Ladungsträgern die dargestellte Raumladungszone 96, die sich auch in den Fig. 3b und 3c vollständig unter den Abschnitt 120 erstreckt und die anhand der Fig. 1 und 2 beschriebene Funktion erfüllt. Anders ausgedrückt müssen nicht die Diffusionsgebiete der Dotierungsatome sondern lediglich die durch alle Teile des n-dotierten Bereiches 110 erzeugten Raumladungszonen überlappen. FIG. 3 b shows a variant in which the n-doped region 110 was only produced by implantation after the section 120 had been formed on the insulating layer 14 . For this purpose, the section 120 is protected during the implantation of the n-doping by a protective layer (not shown) on its surface 122 facing away from the insulating layer 14. The implant does not have to take place as shown in Fig. 3b homogeneously within the n-doped region 110, but may be effected for example by a grid mask, which reduces the average implantation dose and doped n-type to a spatially varying dopant concentration or a inhomogeneous portion 110 leads, as shown in Fig. 3c. If the lateral dimensions of the section 120 are not much larger than the typical space charge zone width, the space charge zone 96 shown , which is also shown in FIGS . 3b and 3c, is formed by diffusion of the doping atoms into edge regions under the section 120 and especially by diffusion of charge carriers extends completely under section 120 and fulfills the function described with reference to FIGS. 1 and 2. In other words, the diffusion regions of the doping atoms need not overlap, but only the space charge zones generated by all parts of the n-doped region 110 .

Eine Anwendung dieser Erkenntnis wird im folgenden beschrieben. Üblicherweise werden Implantierungsdosen größer oder gleich 1 × 10¹¹ cm^-2 verwendet. Um kleinere effektive Dosen im Substrat 10 zu erhalten, ist es möglich mit einer Maske zu implantieren, deren Strukturen kleiner sind als die auftretenden Raumladungszonenweiten. Dies wird beispielsweise in dem Artikel "Variation of Lateral Doping as a Field Terminator for High Voltage Power Devices" von R. Stengl et al., IEEE Transactions on Electron. Devices Bd. 33 Nr. 3, S. 426, März 1986, beschrieben. Um beispielsweise bei einer Implantierungsdosis von 1 × 10¹¹ cm^-2 eine effektive Dosis von 5 × 10¹⁰ cm^-2 zu erhalten, würde man im einfachsten Fall durch eine Gittermaske aus Lack implantieren, welche jeweils 0,5 µm breite Öffnungen und Stege aufweist. Die Breite von 0,5 µm ist viel kleiner als die typischen Raumladungszonenweiten in einem Halbleitermaterial mit einem spezifischen Widerstand von 1000 Ωcm bei einigen Volt, so daß trotz Verwendung der Gittermaske eine weitgehend homogene Raumladungszone erzeugt würde. An application of this knowledge is described in the following. Usually implantation doses greater than or equal to 1 × 10 ¹¹ cm ^-2 are used. In order to obtain smaller effective doses in the substrate 10 , it is possible to implant with a mask, the structures of which are smaller than the space charge zone widths that occur. This is described, for example, in the article "Variation of Lateral Doping as a Field Terminator for High Voltage Power Devices" by R. Stengl et al., IEEE Transactions on Electron. Devices Vol. 33 No. 3, p. 426, March 1986. In order to obtain, for example, an effective dose of 5 × 10 ¹⁰ cm ^-2 at an implantation dose of 1 × 10 ¹¹ cm ^-2 , the simplest case would be to implant through a grid mask made of lacquer, each of which has 0.5 μm wide openings and bars , The width of 0.5 µm is much smaller than the typical space charge zone widths in a semiconductor material with a specific resistance of 1000 Ωcm at a few volts, so that a largely homogeneous space charge zone would be generated despite the use of the grid mask.

Fig. 4 ist eine schematische Darstellung eines Zusammenhanges zwischen der Spannung des Substratkontaktierbereiches 80 gegenüber dem Substrat 10 und der zur Bildung des n-dotierten Bereiches 110 in das Substrat 10 zu implantierenden Dosis unter der Randbedingung, daß die durch die Spannung erzeugte Raumladungszone 96 direkt an die Isolierschicht 14 grenzt. Dieser Zusammenhang ist für ein Substrat mit einer Grunddotierungskonzentration von 1 × 10¹³ cm^{- 3} (spezifischer Widerstand ca. 1000 Ωcm; Kurve 124) und für ein Substrat mit einer Grunddotierungskonzentration von 1 × 10¹⁴ cm^-3 (spezifischer Widerstand ca. 100 Ωcm; Kurve 126) dargestellt. Es ist zu erkennen, daß die Spannung des Substratkontaktierbereiches 80 gegenüber dem Substrat um so größer sein muß, je stärker der n-dotierte Bereich 110 dotiert ist, wenn die hochohmige Raumladungszone an die Isolierschicht 14 direkt anschließen soll. Anders ausgedrückt, je kleiner die zur Dotierung des n- dotierten Bereiches 110 verwendete Implantationsdosis ist, desto geringere Spannungen zwischen dem Substratkontaktierbereich 80 und dem Substrat 10 reichen aus, um eine Raumladungszone zu erzeugen, welche bis direkt zu der Isolierschicht 14 reicht. FIG. 4 is a schematic representation of a relationship between the voltage of the substrate contact region 80 with respect to the substrate 10 and the dose to be implanted into the substrate 10 to form the n-doped region 110 under the boundary condition that the space charge zone 96 generated by the voltage is directly on the insulating layer 14 borders. This relationship is for a substrate with a basic doping concentration of 1 × 10 ¹³ cm ^{- 3} (specific resistance approx. 1000 Ωcm; curve 124 ) and for a substrate with a basic doping concentration of 1 × 10 ¹⁴ cm ^-3 (specific resistance approx. 100 Ωcm ; Curve 126 ). It can be seen that the more the n-doped region 110 is doped, the greater the voltage of the substrate contacting region 80 with respect to the substrate if the high-resistance space charge zone is to connect directly to the insulating layer 14 . In other words, the smaller the implantation dose used to dope the n-doped region 110 , the lower voltages between the substrate contact region 80 and the substrate 10 are sufficient to create a space charge zone which extends directly to the insulating layer 14 .

In den Fig. 5, 6 und 7 ist die in Fig. 1 dargestellte Halbleiterstruktur in verschiedenen Phasen eines Herstellungsverfahrens gemäß einem Ausführungsbeispiel der vorliegenden Erfindung dargestellt. Das dargestellte Herstellungsverfahren geht von einer SOI-Struktur aus, in der auf dem Substrat 10 die Isolierschicht 14 und darauf eine monokristalline Siliziumschicht, in der später die ersten Kollektorkontaktierbereiche 48 gebildet werden, vorliegen. In Figs. 5, 6 and 7, the semiconductor structure shown in Fig. 1 is shown in various stages of a manufacturing method according to an embodiment of the present invention. The manufacturing method shown is based on an SOI structure in which the insulating layer 14 is present on the substrate 10 and a monocrystalline silicon layer thereon, in which the first collector contact areas 48 are later formed.

In Fig. 5 wurden in das Substrat 10 bereits die Unterbrechungsbereiche 90a, 90b, 90c eingebracht und auf der Oberfläche 12 die Isolierschicht 14 erzeugt. Auf der von dem Substrat 10 abgewandten Oberfläche 16 der Isolierschicht 14 wurde in der Siliziumschicht der SOI-Struktur eine n⁺-dotierte vergrabene Schicht bzw. buried layer mit einer Dicke von 600 nm und einer Dotierungskonzentration von ca. 10 × 10²⁰ cm^-3 erzeugt, welche später die ersten Kollektorkontaktierbereiche 48 bildet. Ferner wurde in Fig. 5 die n⁺-dotierte vergrabene Schicht bereits durch Ätzen lateral strukturiert. Insbesondere wurden durch Ätzen von vollständigen Gräben 130, welche sich in vertikaler Richtung bzw. in Richtung senkrecht zu der Oberfläche 12 des Substrats 10 und der Oberfläche 16 der Isolierschicht 14 bis zu der Oberfläche 16 der Isolierschicht 14 erstrecken, die ersten Kollektorkontaktierbereiche 48 in ihrer lateralen Erstreckung definiert. In FIG. 5, the interruption regions 90 a, 90 b, 90 c have already been introduced into the substrate 10 and the insulating layer 14 has been produced on the surface 12 . An n ⁺ -doped buried layer or buried layer with a thickness of 600 nm and a doping concentration of approx. 10 × 10 ²⁰ cm ^-3 was placed in the silicon layer of the SOI structure on the surface 16 of the insulating layer 14 facing away from the substrate 10 generated, which later forms the first collector contact areas 48 . Further, in Fig. 5, the n ⁺ buried layer already laterally structured by etching. In particular, by etching complete trenches 130 , which extend in the vertical direction or in the direction perpendicular to the surface 12 of the substrate 10 and the surface 16 of the insulating layer 14 to the surface 16 of the insulating layer 14 , the first collector contact regions 48 became lateral Extent defined.

In Fig. 6 ist zu erkennen, daß in nachfolgenden Verfahrensschritten die vollständigen Gräben 130 mit einem ersten Oxid gefüllt werden. Anschließend wird durch CMP (CMP = chemisch- mechanisches Polieren) eine ebene Oberfläche 132 des ersten Oxids und des ersten Kollektorkontaktierbereiches 48 erzeugt. Das erste Oxid zwischen der Oberfläche 16 der Isolierschicht 14 und der Oberfläche 132 bildet die erste Bauelement- Isolierschicht 60. Anschließend wird eine zweite Oxidschicht auf der Oberfläche 132 gebildet, in der durch Photolithographie und anisotropes Ätzen Öffnungen, deren laterale Ausdehnungen denen der späteren Kollektoren 36 entsprechen, erzeugt. In diesen Öffnungen wird auf der vergrabenen Schicht bzw. den ersten Kollektorkontaktierbereichen 48 durch selektive Epitaxie Halbleitermaterial mit einer Dicke von 300 nm zur Bildung der Kollektoren 36 abgeschieden. Fig. 6 zeigt den nach diesen Verfahrensschritten hergestellten Zustand der erfindungsgemäßen Halbleiterstruktur. Der von der zweiten Bauelement-Isolierschicht 62 in dem Zwischenraum 102 zwischen den Kollektoren 36 definierten Bereich kann auch als ein mit Oxid gefüllter flacher Graben gesehen werden. In FIG. 6, it can be seen that the full trenches 130 are filled with a first oxide in subsequent process steps. Subsequently, a flat surface 132 of the first oxide and of the first collector contact area 48 is produced by CMP (chemical mechanical polishing). The first oxide between the surface 16 of the insulating layer 14 and the surface 132 forms the first component insulating layer 60 . A second oxide layer is then formed on the surface 132 , in which openings, the lateral dimensions of which correspond to those of the later collectors 36 , are produced by photolithography and anisotropic etching. In these openings, semiconductor material with a thickness of 300 nm is deposited on the buried layer or the first collector contacting areas 48 by selective epitaxy to form the collectors 36 . Fig. 6 shows the state of the semiconductor structure according to the invention prepared by these process steps. The area defined by the second component insulating layer 62 in the intermediate space 102 between the collectors 36 can also be seen as a shallow trench filled with oxide.

Fig. 7 zeigt einen Zustand der Halbleiterstruktur, in dem bereits die Basen 34, die dritte Bauelement-Isolierschicht 64, die ersten Basiskontaktierbereiche 44 und die vierte Bauelement-Isolierschicht 66 aufgebracht wurden. Ferner enthalten die ersten Basiskontaktierbereiche 44 je ein Loch 134, welches bis zu der Basis 34 reicht. Die zweite, dritte und vierte Bauelement-Isolierschichten 62, 64, 66 weisen Löcher 150 auf, welche bis zu den ersten Kollektorkontaktierbereichen 48 reichen. Die erste, zweite, dritte und vierte Bauelement-Isolierschichten 60, 62, 64, 66 und die Isolierschicht 14 weisen ein Loch 180 auf, welches bis zu der Oberfläche 12 des Substrats 10 bzw. zu dem an dieser Stelle unter der Oberfläche 12 liegenden Unterbrechungsbereich 90c erreicht. Die Löcher 134, 150, 180 werden in folgenden Verfahrensschritten mit monokristallinem oder polykristallinem Halbleitermaterial gefüllt, um die Emitter 32, die zweiten Kollektorkontaktierbereiche 50 und den Substratkontaktierbereich 80 zu bilden. FIG. 7 shows a state of the semiconductor structure in which the bases 34 , the third component insulation layer 64 , the first base contact regions 44 and the fourth component insulation layer 66 have already been applied. Furthermore, the first base contact regions 44 each contain a hole 134 which extends to the base 34 . The second, third and fourth component insulating layers 62 , 64 , 66 have holes 150 which extend to the first collector contact areas 48 . The first, second, third and fourth component insulating layers 60 , 62 , 64 , 66 and the insulating layer 14 have a hole 180 which extends to the surface 12 of the substrate 10 or to the interruption region lying below the surface 12 at this point 90 c reached. The holes 134 , 150 , 180 are filled with monocrystalline or polycrystalline semiconductor material in the following method steps in order to form the emitters 32 , the second collector contact regions 50 and the substrate contact region 80 .

Der erste Basiskontaktierbereich 44 weist p⁺-dotiertes polykristallines Halbleitermaterial auf und stehen jeweils in Kontakt zu den p⁺-dotierten Basen 34. Die Basiskontaktierbereiche 44 liegen nun außer in den Nahbereichen der Basen 34auf kapazitiv entkoppelten Gebieten mit dicker dielektrischer Isolation. Bei dem p⁺-dotiertem polykristallinem Halbleitermaterial handelt es sich um ein Material, das auch für passive integrierte Widerstände verwendet wird. The first base contact region 44 has p ⁺ -doped polycrystalline semiconductor material and is in contact with the p ⁺ -doped bases 34 , respectively. The base contacting areas 44 are now located, except in the vicinity of the bases 34, in capacitively decoupled areas with thick dielectric insulation. The p ⁺ -doped polycrystalline semiconductor material is a material that is also used for passive integrated resistors.

Während in den Fig. 5, 6 und 7 ein Verfahren zur Herstellung der erfindungsgemäßen Halbleiterstruktur unter Verwendung eines CMP-Schrittes und einer selektiven Epitaxie dargestellt ist, zeigen die Fig. 8, 9 und 10 verschiedene Phasen in einem Verfahren zur Herstellung der erfindungsgemäßen Halbleiterstruktur unter Verwendung einer ganzflächigen Kollektorepitaxie und zweier CMP-Schritte, wobei auch dieses Verfahren von einer SOI-Struktur ausgeht. As is shown in Figs. 5, 6 and 7, a method of manufacturing the semiconductor structure of the invention using a CMP step and a selective epitaxy, FIGS. 8, 9 and 10 different phases in a method for manufacturing the semiconductor structure of the invention under Use of a whole-area collector epitaxy and two CMP steps, whereby this method also starts from an SOI structure.

Fig. 8 zeigt einen Zustand der in Fig. 1 dargestellten erfindungsgemäßen Halbleiterstruktur, in dem bereits die Isolierschicht 14 und die Unterbrechungsbereiche 90a, 90b, 90c auf bzw. unter der Oberfläche 12 des Substrats 10 sowie eine Siliziumschicht auf der Oberfläche 16 der Isolierschicht 14 gebildet wurden. In die Siliziumschicht wurde ganzflächig eine n⁺-Dotierung eindiffundiert, um die vergrabene Schicht bzw. buried layer zu bilden, welche später die ersten Kollektorkontaktierbereiche 48 bilden wird. Anschließend wurde epitaktisch eine Siliziumschicht auf die vergrabene Schicht aufgebracht, welche später die Kollektoren 36 bilden wird. Beide Schichten wurden gemeinsam durch Photolithographie und anisotropes Ätzen strukturiert, wobei tiefe Gräben bzw. Full Trenches 130 erzeugt wurden, welche in vertikaler Richtung bis zu der Oberfläche 16 der Isolierschicht 14 reichen. Der so erzeugte Zustand ist in Fig. 8 gezeigt. FIG. 8 shows a state of the semiconductor structure according to the invention shown in FIG. 1, in which the insulating layer 14 and the interruption regions 90 a, 90 b, 90 c on or below the surface 12 of the substrate 10 and also a silicon layer on the surface 16 of the Insulating layer 14 were formed. An n ⁺ doping was diffused over the entire surface of the silicon layer in order to form the buried layer, which will later form the first collector contacting regions 48 . Subsequently, a silicon layer was epitaxially applied to the buried layer, which will later form the collectors 36 . Both layers were structured together by photolithography and anisotropic etching, deep trenches or full trenches 130 being produced which extend in the vertical direction to the surface 16 of the insulating layer 14 . The state thus generated is shown in Fig. 8.

In Fig. 9 ist zu erkennen, daß die vollständigen Gräben 130 in einem nachfolgenden Verfahrensschritt mit einem Oxid gefüllt werden, welches die erste und die zweite Bauelement- Isolierschicht 60, 62 bildet. In einem CMP-Schritt wird eine ebene Oberfläche 182 der Kollektoren 36 und des Oxids gebildet. It can be seen in FIG. 9 that the complete trenches 130 are filled with an oxide in a subsequent process step, which oxide forms the first and the second component insulating layers 60 , 62 . A flat surface 182 of the collectors 36 and the oxide is formed in a CMP step.

In Fig. 10 ist ein Zustand der erfindungsgemäßen Halbleiterstruktur dargestellt, in dem ausgehend von dem in Fig. 9 dargestellten Zustand Randbereiche 184 der Kollektoren 36 und der ersten Kollektorkontaktierbereiche 48 durch Ätzen strukturiert wurden, um die laterale Ausdehnung der Kollektoren 36 zu verringern. Anschließend wurde eine weitere Oxidschicht 186 aufgebracht, welche Teile der zweiten Bauelement- Isolierschicht 62 und die dritte Bauelement-Isolierschicht 64 bildet. Die Gräben 184 stellen Shallow Trenches bzw. flache Gräben dar. FIG. 10 shows a state of the semiconductor structure according to the invention in which, starting from the state shown in FIG. 9, edge regions 184 of the collectors 36 and the first collector contact regions 48 have been structured by etching in order to reduce the lateral expansion of the collectors 36 . A further oxide layer 186 was then applied, which forms parts of the second component insulation layer 62 and the third component insulation layer 64 . The trenches 184 represent shallow trenches.

Nach dem in Fig. 10 dargestellten Zustand folgt zunächst ein zweiter CMP-Schritt zur Planarisierung der von dem Substrat 10 abgewandten Oberfläche 188 der Oxidschicht 186, nachdem im wesentlichen die gleiche Struktur vorliegt, wie sie in Fig. 6 dargestellt ist. After the state shown in FIG. 10, a second CMP step follows for planarization of the surface 188 of the oxide layer 186 facing away from the substrate 10 , after essentially the same structure as that shown in FIG. 6 is present.

Ein Vorteil des anhand der Fig. 8 bis 10 dargestellten Verfahrens gegenüber dem anhand der Fig. 5 bis 7 dargestellten Verfahren ist, daß Seitenwanddefekte, welche bei der selektiven Epitaxie der Kollektoren 36 entstehen können, vermieden werden. Ein Nachteil ist, daß zwei Planarisierungsschritte notwendig sind. An advantage of the method shown in FIGS. 8 to 10 over the method shown in FIGS. 5 to 7 is that side wall defects, which can arise during the selective epitaxy of the collectors 36, are avoided. A disadvantage is that two planarization steps are necessary.

Besonders in den Fig. 9 und 10 ist gut zu erkennen, daß das die Bipolar-Transistoren umgebende elektrisch isolierende Material anstatt der in den Fig. 1 und 2 dargestellten Schichten auch eine andere (Schicht-)Struktur aufweisen kann, solange es den Zwischenraum 102 zwischen den Bipolar-Transistoren 30a, 30b vollständig ausfüllt. In particular in FIGS. 9 and 10 it can be clearly seen that the electrically insulating material surrounding the bipolar transistors can have a different (layer) structure instead of the layers shown in FIGS. 1 and 2, as long as it has the intermediate space 102 completely fills between the bipolar transistors 30 a, 30 b.

Während in den oben dargestellten Ausführungsbeispielen Silizium als Halbleitermaterial verwendet wird, können auch andere Halbleitermaterialien verwendet werden, beispielsweise GaAs. Die Isolierschicht 14, die Emitterisolierschichten 42 und die Bauelement-Isolierschichten 60 bis 68 können das gleiche oder verschiedene elektrisch isolierende Materialien aufweisen, beispielsweise Oxide, insbesondere Siliziumoxid, oder ein Nitrid. Die erfindungsgemäße Halbleiterstruktur kann abweichend von den dargestellten Ausführungsbeispielen ferner umgekehrte Dotierungsvorzeichen aufweisen, also pnp-Bipolar- Transistoren auf einem im wesentlichen n-dotierten Substrat. In diesem Fall sind auch die Vorzeichen aller anderen Dotierungen umzukehren. While silicon is used as the semiconductor material in the exemplary embodiments illustrated above, other semiconductor materials can also be used, for example GaAs. The insulating layer 14 , the emitter insulating layers 42 and the component insulating layers 60 to 68 can have the same or different electrically insulating materials, for example oxides, in particular silicon oxide, or a nitride. In contrast to the exemplary embodiments shown, the semiconductor structure according to the invention can also have reversed doping signs, ie pnp bipolar transistors on an essentially n-doped substrate. In this case, the signs of all other doping must also be reversed.

Ein wichtiger Aspekte der vorliegenden Erfindung ist, daß die Bipolar-Transistoren 30a, 30b vollständig von isolierendem Material umgeben und voneinander getrennt sind und daß kein weiteres Halbleitermaterial in dem Zwischenraum 102 zwischen den Bipolar-Transistoren 30a, 30b angeordnet ist. Diese Forderung ist jedoch einzuschränken, wenn Komponenten der beiden Bipolar-Transistoren 30a, 30b direkt über Halbleitermaterial miteinander kurzgeschlossen sind. In diesem Fall ist der Zwischenraum 102 von dem Bereich, in dem die Bipolar-Transistoren 30a, 30b miteinander kurzgeschlossen sind, abgesehen vollständig von isolierendem Material erfüllt. An important aspect of the present invention is that the bipolar transistors 30 a, 30 b are completely surrounded by insulating material and are separated from one another and that no further semiconductor material is arranged in the space 102 between the bipolar transistors 30 a, 30 b. However, this requirement is to be restricted if components of the two bipolar transistors 30 a, 30 b are short-circuited to one another directly via semiconductor material. In this case, the space 102 from the region in which the bipolar transistors 30 a, 30 b are short-circuited to one another is completely fulfilled, apart from the insulating material.

Abweichend von den oben dargestellten Ausführungsbeispielen kann die erfindungsgemäße Halbleiterstruktur anstatt zweier Bipolar-Transistoren 30a, 30b eines oder mehrere beliebige anderen aktive oder passive Halbleiter-Bauelemente aufweisen. Die vorliegende Erfindung ist somit nicht auf die Bipolartechnik beschränkt sondern genauso gut auf die CMOS-Technologie, die BiCMOS-Technologie, etc. anwendbar. Bezugszeichenliste 10 Substrat
12 Oberfläche des Substrats 10
14 Isolierschicht
16 Oberfläche der Isolierschicht 14
18 Bauelementschicht
20 Oberfläche der Bauelementschicht 18
30a erster Bipolar-Transistor
30b zweiter Bipolar-Transistor
32 Emitter
34 Basis
36 Kollektor
42 Emitterisolierschicht
44 erster Basiskontaktierbereich
46 zweiter Basiskontaktierbereich
48 erster Kollektorkontaktierbereich
50 zweiter Kollektorkontaktierbereich
60 erste Bauelement-Isolierschicht
62 zweite Bauelement-Isolierschicht
64 dritte Bauelement-Isolierschicht
66 vierte Bauelement-Isolierschicht
68 fünfte Bauelement-Isolierschicht
80 Substratkontaktierbereich
90a, 90b, 90c Unterbrechungsbereich
94 Inversionsschicht
94a, 94b Abschnitt der Inversionsschicht 94
96 Raumladungszone
98 Bereich
102 Zwischenraum
110 n-dotierter Bereich in Substrat 10
120 Abschnitt
122 Oberfläche des Abschnittes 120
130 tiefer Graben
132 Oberfläche
134 Loch
150 Loch
180 Loch
182 Oberfläche
184 Graben
186 Oxidschicht
188 Oberfläche
In contrast to the exemplary embodiments shown above, the semiconductor structure according to the invention can have one or more other arbitrary active or passive semiconductor components instead of two bipolar transistors 30 a, 30 b. The present invention is therefore not limited to bipolar technology, but can equally well be applied to CMOS technology, BiCMOS technology, etc. LIST OF REFERENCE NUMERALS 10 substrate
12 surface of the substrate 10
14 insulating layer
16 surface of the insulating layer 14
18 component layer
20 surface of the component layer 18
30 a first bipolar transistor
30 b second bipolar transistor
32 emitters
34 base
36 collector
42 Emitter insulation layer
44 first basic contact area
46 second basic contact area
48 first collector contact area
50 second collector contact area
60 first component insulation layer
62 second component insulation layer
64 third component insulation layer
66 fourth component insulation layer
68 fifth component insulation layer
80 substrate contact area
90 a, 90 b, 90 c break area
94 inversion layer
94 a, 94 b section of the inversion layer 94
96 space charge zone
98 area
102 space
110 n-doped region in substrate 10
120 section
122 surface of section 120
130 deep trench
132 surface
134 holes
150 holes
180 holes
182 surface
184 ditch
186 oxide layer
188 surface

Claims

1. Semiconductor structure with the following features:
a substrate ( 10 );
an insulating layer ( 14 ) arranged on a surface ( 12 ) of the substrate ( 10 );
a component layer ( 18 ) which is arranged on a surface ( 16 ) of the insulating layer ( 14 ) facing away from the substrate ( 10 );
a semiconductor component ( 30 a, 30 b) which is arranged in the component layer ( 18 ); and
an area for capacitive decoupling of the semiconductor component ( 30 a, 30 b) from the substrate ( 10 ), which is formed by a space charge zone ( 96 ) formed in an area of the substrate ( 10 ) adjoining the insulating layer ( 14 ).

2. Semiconductor structure according to claim 1, in which the substrate ( 10 ) in a region adjacent to the insulating layer ( 14 ) has a parallel pn junction parallel to the surface ( 12 ) of the substrate ( 10 ).

3. The semiconductor structure as claimed in claim 1, in which the space charge zone is generated by applying a voltage to the substrate ( 10 ), by means of which an inversion layer ( 94 ) adjacent to the insulating layer ( 14 ) is also produced in the substrate ( 10 ).

4. The semiconductor structure according to claim 2, wherein the substrate ( 10 ) essentially has a specific resistance of 1000 Ωcm ^-1 and the insulating layer ( 14 ) has a thickness of 20 nm and a breakdown field strength of 10 MVcm ^-1 .

5. The semiconductor structure according to one of claims 1 to 4, further comprising a further semiconductor component ( 30 a, 30 b) which is laterally spaced in the component layer ( 18 ) and from the semiconductor component ( 30 a, 30 b) ,

6. The semiconductor structure according to claim 5, further comprising an interruption region ( 90 b) which, in the region of the substrate ( 10 ) adjoining the insulating layer ( 14 ), laterally between the semiconductor component ( 30 a, 30 b) and the further semiconductor Component ( 30 a, 30 b) is arranged, has the same conductivity type as the substrate ( 10 ) and has a higher doping density than the substrate ( 10 ).

7. The semiconductor structure according to claim 5 or 6, wherein the semiconductor component is a bipolar transistor ( 30 a, 30 b), further with an insulating region ( 60 , 62 , 64 , 66 , 68 ) connected to the bipolar transistor ( 30 a, 30 b), the further semiconductor component ( 30 a, 30 b) and the insulating layer ( 14 ) are adjacent, an intermediate space between the bipolar transistor ( 30 a, 30 b) and the further semiconductor component ( 30 a, 30 b) completely occupies and has an electrically insulating material.

The semiconductor structure of claim 7, wherein the isolation region ( 60-68 ) has a deep trench ( 130 ) and a shallow trench ( 184 ) filled with the electrically insulating material.

9. The semiconductor structure according to claim 8, wherein the deep trench ( 130 ) directly adjacent to a buried layer of the bipolar transistor ( 30 a, 30 b) and the shallow trench ( 184 ) directly to a collector ( 36 ) of the bipolar transistor ( 30 a, 30 b).

10. The semiconductor structure as claimed in one of claims 1 to 9, in which the substrate ( 10 ) is essentially p-doped.

11. Semiconductor structure according to one of claims 1 to 10, wherein the semiconductor component ( 30 a, 30 b) is an npn bipolar transistor.

12. Semiconductor structure according to one of claims 1 to 11, wherein the insulating layer ( 14 ) has a thickness which is less than 1 µm.

13. Semiconductor structure according to one of claims 1 to 12, wherein the insulating layer ( 14 ) has a thickness in the range of 3 nm to 400 nm.

14. The semiconductor structure according to one of claims 1 to 13, wherein the substrate ( 10 ) has a doping density of 1 × 10 ¹³ cm ^-3 .

15. A method for producing a semiconductor structure, comprising the following steps:
Creating a substrate ( 10 );
Creating an insulating layer ( 14 ) on a surface ( 12 ) of the substrate ( 10 );
Creating a component layer ( 18 ) on a surface ( 16 ) of the insulating layer ( 14 ) facing away from the substrate ( 10 );
Generating a semiconductor component ( 30 a, 30 b) in the component layer ( 18 ); and
Generating an area for capacitive decoupling of the semiconductor component ( 30 a, 30 b) from the substrate ( 10 ), which is formed by a space charge zone ( 96 ) formed in an area of the substrate ( 10 ) adjacent to the insulating layer ( 14 ).