DE10139488C1

DE10139488C1 - Analog/Digital-Wandler

Info

Publication number: DE10139488C1
Application number: DE10139488A
Authority: DE
Inventors: Franz Kuttner
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2001-08-10
Filing date: 2001-08-10
Publication date: 2003-01-02
Anticipated expiration: 2021-08-11
Also published as: US20030052809A1; US7173557B2

Abstract

Die vorliegende Erfindung schafft einen Analog/Digital-Wandler (100) zum Umwandeln eines analogen Eingangssignals in ein Datenwort während einer Zahl von Wandlungsschritten, mit einer Einrichtung (102) zum Speichern von Bitgewichten; Einrichtungen (104, 106) zum Zwischenspeichern eines unteren und oberen Bitgewichtwerts; einem Digital/Analog-Wandler (108) mit Kapazitätsnetzwerk und Thermometercodeansteuerung zum Umwandeln des oberen oder unteren Bitgewichtwerts in ein analoges Bitgewichtsignal; einer Einrichtung (110) zum Vergleichen des analogen Eingangssignals mit dem analogen Bitgewichtsignal und zum Liefern eines Vergleichsergebnisses; einer Einrichtung (112) zum Auswählen des oberen oder unteren Bitgewichtwerts abhängig von dem Vergleichsergebnis und zum Liefern eines ausgewählten Bitgewichtwerts; einer Einrichtung (124) zum Subtrahieren eines zu dem Bitgewicht eines vorhergehenden Wandlungsschritts nächst kleineren Bitgewichts von dem ausgewählten Bitgewichtwert eines vorhergehenden Wandlungsschritts, um einen neuen unteren Bitgewichtwert zu liefern; einer Einrichtung (126) zum Addieren des zu dem Bitgewicht eines vorhergehenden Wandlungsschritts nächst kleineren Bitgewichts zu dem neuen unteren Bitgewichtwert, um einen neuen oberen Bitgewichtwert zu liefern.

Description

Die vorliegende Erfindung bezieht sich auf Analog/Digital- Wandler und insbesondere auf Analog/Digital-Wandler nach dem Prinzip der sukzessiven Approximation.

Die sukzessive Approximation ist ein Wandlungsverfahren, das für mittelschnelle Analog/Digital-Wandler (A/D) verwendet wird [U. Tietze - Ch. Schenk, Halbleiterschaltungstechnik, 10. Auflage, S. 780 ff].

Die US 5 057 841 beschreibt einen Analog/Digital-Wandler mit redundantem Code, bei dem die Spannungen des DAC in den Wand lungsschritten überlappen.

Fig. 5 zeigt den prinzipiellen Aufbau eines bekannten Ana log/Digital-Wandlers 500 mit Wägeverfahren und mit sukzessi ver Approximation. Der Analog/Digital-Wandler 500 weist ein Abtast-Halte-Glied 502 zum Abtasten und Speichern eines ana logen Eingangssignals U_E und einen Komparator 504 zum Ver gleichen des gespeicherten Eingangssignals U_E mit dem analo gen Ausgangssignal U(Z) eines Digital/Analog-Wandlers 506 auf. Das Abtast-Halte-Glied 502 wird benötigt, um ein Ein gangssignal U_E zwischenzuspeichern, damit Änderungen des Ein gangssignals U_E während der Wandlungsdauer keinen Fehler ver ursachen.

Zu Beginn einer Wandlung wird die Zahl Z am Eingang des Digi tal/Analog-Wandlers 506 auf Null gesetzt. Anschließend wird das höchste Bit (MSB; MSB = Most Significant Bit) auf Eins gesetzt und geprüft, ob das analoge Eingangssignal U_E des Analog/Digital-Wandlers 500 größer als U(Z) ist. Ist dies der Fall, bleibt das Bit gesetzt. Andernfalls wird es wieder ge löscht. Damit ist das höchste Bit "gewogen". Dieser Wägevor gang wird anschließend für jedes weitere Bit wiederholt, bis zum Schluß auch das niedrigste Bit (LSB; LSB = Least Signifi cant Bit) feststeht. Auf diese Weise entsteht in einem Regis ter 508, das auch ein Register für eine sukzessive Approxima tion (SAR; SAR = Successive Approximation Register) genannt wird, eine Zahl, die nach Wandlung durch den Digital/Analog- Wandler 506 eine Spannung U(Z) ergibt, die innerhalb einer Auflösung für das niedrigste Bit U_LSB mit dem analogen Ein gangssignal U_E übereinstimmt. Das Register 508 weist typi scherweise Flip-Flops auf, die zu einem Schieberegister ver schaltet sind.

Die maximale Wandlungsgeschwindigkeit des Analog/Digital- Wandlers 500 von Fig. 5 ist dadurch bestimmt, daß der n-Bit- Digital/Analog-Wandler 506 n Entscheidungen treffen muss, wo bei jede dieser Entscheidungen mindestens so genau sein muß, wie das endgültige Wandlungsergebnis selbst. Der Digi tal/Analog-Wandler 506 muß für jede Wandlung eines Eingangs signals U_E n Vergleichswerte U(Z) liefern, wobei natürlich Zeit gebraucht wird, bis diese n Vergleichswerte U(Z) mit der gewünschten Genauigkeit von dem Digital/Analog-Wandler 506 generiert werden. Der Digital/Analog-Wandler 506 schwingt nä herungsweise exponentiell auf den gewünschten Wert u = U₀(1 - e^-t/τ) ein. Auch der Komparator 504 braucht Zeit, um die Ver gleichswerte mit dem zu wandelnden analogen Eingangssignal U_E zu vergleichen. Diese Zeit ist von der Sprunghöhe des analo gen Eingangssignals U_E abhängig. Die Zeit, die der Digi tal/Analog-Wandler 506 verbraucht, um auf ein 1/2 LSB einzu schwingen, ergibt sich zu

Um die Wandlungsgeschwindigkeit eines Analog/Digital-Wandlers zu erhöhen, kann bei jedem Wandlungsschritt ein größerer Feh ler zugelassen werden, was zu den bereits bekannten Wandlern mit redundantem Code führt.

Aus einem binären Analog/Digital-Wandler entsteht ein Ana log/Digital-Wandler mit redundantem Code, wenn die Elemente, wie z. B. Widerstände, mit denen der Referenzwert, wie z. B. eine Referenzspannung, geteilt wird, um Vergleichswerte zu liefern, nicht binär gewichtet, sondern mit einer kleineren Zahlenbasis als 2 gewichtet werden. Es gibt damit mehrere Co des zu ein und demselben Analogwert, dadurch haben kleine Fehlentscheidungen keinen Einfluß auf das Wandlungsergebnis. Bei einem konventionellen binären Wandler ohne Redundanz kann z. B. das MSB, wenn es durch einen Fehler falsch gesetzt wird, in den nachfolgenden Wandlungsschritten nicht mehr kor rigiert werden. Bei einem Analog/Digital-Wandler mit redun dantem Code gibt es, wenn der Fehler nicht zu groß ist, einen zweiten Code, der dem selben analogen Eingangssignal ent spricht.

Bei einem Analog/Digital-Wandler mit redundantem Code baut man beispielsweise den Digital/Analog-Wandler nicht mit einem Referenzelement, einem doppelt so großen Referenzelement, ei nem viermal so großen Referenzelement auf, sondern man mul tipliziert mit einem kleineren Wert als 2. Die Referenzele mente können dabei z. B. die Gewichtung 1; 1,8; 1,8 × 1,8; 1,8 × 1,8 × 1,8 usw. aufweisen. Referenzelemente können dabei z. B. Kapazitäten, Stromquellen, Widerstände etc. sein.

Die Analog/Digital-Wandlung wird dann derart durchgeführt, daß zuerst der zu wandelnde Analogwert bzw. das analoge Ein gangssignal gespeichert wird. Der Analogwert wird daraufhin mit etwas mehr als dem halben Referenzwert verglichen, indem beim Digital/Analog-Wandler das größte Referenzelement und zusätzlich ein oder mehrere kleinere Referenzelemente gesetzt werden. Wenn z. B. die Zahlenbasis 1,8556 verwendet wird, kann der Versuch mit 1000100 . . . durchgeführt werden. Ist der zu messende Analogwert größer als der Vergleichswert, bleibt die führende 1 gesetzt, und der nächste Vergleich wird mit 1100010 . . . durchgeführt. Ist der Analogwert kleiner, so wird das MSB auf Null gesetzt, und der nächste Vergleich wird mit 0100010 . . . ausgeführt. Bei diesem Algorithmus entsteht ein redundanter Code, bei dem es mehrere Codes zu ein und demsel ben Analogwert gibt. Ein Fehler, der bei dem MSB auftritt, kann dadurch in den nachfolgenden Wandlungsschritten ausge glichen werden.

Fig. 6 zeigt einen bekannten Analog/Digital-Wandler mit re dundantem Code. Der Analog/Digital-Wandler 600 weist eine An ordnung 602 von Referenzkapazitäten 604 mit fester Gewichtung 1p; 1,8556p; 3,4432p; 6,3892p und 11,8559p auf, die einen Di gital/Analog-Wandler bildet. An diese Anordnung 602 von Refe renzkapazitäten 604 kann wahlweise über Schalter 606 entweder zur Abtastung einer analogen Eingangsspannung U_E oder zur Er zeugung einer Vergleichsspannung zum Vergleichen mit der ana logen Eingangsspannung eine Referenzspannung U_REF angelegt werden. Der Analog/Digital-Wandler 600 weist ferner einen Komparator 608 auf, an dem die Eingangsspannung U_E und die aus der Referenzspannung U_REF erzeugte Vergleichsspannung an Eingängen 610 und 612 verglichen werden können. Der Kompara tor 608 kann durch Schalter 614 und 616 überbrückt werden, um am Anfang einer Wandlung die Eingangsspannung U_E abzutasten und zu speichern. Bei einem Vergleich durch den Komparator 608 wird das Ergebnis des Vergleichs an ein Register 618 mit sukzessiver Approximation (SAR) weitergegeben, das abhängig von dem Ergebnis des momentanen Vergleichs die Referenzkapa zitäten 604 der Anordnung 602 für den nächsten Vergleich der art ansteuert und auswählt, daß eine allmähliche Annäherung (sukzessive Approximation) an die tatsächliche Eingangsspan nung U_E erreicht wird. Das Vergleichen und allmähliche Annä hern wird bis zu den niedrigsten Bit (LSB) durchgeführt. Ist das Ergebnis der Wandlung erreicht, so gibt das Register 618 den ermittelten Wert, der mit dem redundanten Code codiert ist, an einen Addierer 620 weiter. Der Addierer 620 ruft aus einem Speicher 622 die Referenzkapazitätswerte der Anordnung 602 ab und korrigiert durch Addition mit einem Addierer 620 den im redundanten Code ermittelten Wert, um einen binären Wert zu erzeugen. Ein Akkumulator-Register AKK REG 624 spei chert den binär codierten Wert als Ergebnis der Analog/Digi tal-Wandlung und gibt ihn aus.

Ein Nachteil des Analog/Digital-Wandlers 600 von Fig. 6, der Referenzelemente aufweist, die nicht binär gewichtet sind, sondern mit einer kleineren Zahlenbasis als 2 gewichtet sind, besteht darin, daß solche Referenzelemente, die z. B. einen Grundwert von 1,8556 aufweisen, wie in Fig. 6 gezeigt, nicht ohne weiteres durch Verdoppeln etc. des Grundreferenzelemen tes erzeugt werden können. Dies liegt daran, daß im Layout einer Schaltung für einen Analog/Digital-Wandler ungerade Re ferenzwerte schwerer zu realisieren sind als einfache Verdop pelungen, wie bei der binären Gewichtung. Es ergeben sich da durch prinzipiell größere Fehler als bei einem binären Ana log/Digital-Wandler.

Ein weiterer Nachteil des Analog/Digital-Wandlers 600 von Fig. 6 besteht darin, daß der redundante Code zur weiteren Verwendung in einen binären Code in dem Addierer 620 umgewan delt werden muß. Dabei treten Rundungsfehler auf.

Ein weiterer Nachteil des Analog/Digital-Wandlers 600 von Fig. 6 besteht darin, daß bei einem redundanten Code oftmals zur Erzeugung eines Vergleichswertes kleinere Referenzkapazi täten weggeschaltet und größere Referenzkapazitäten hinzuge schaltet werden müssen, also viele Umschaltvorgänge auftre ten, die ein Umladen von Kapazitäten erforderlich machen und daher zu einem erhöhten Leistungsverbrauch des Analog/Digi tal-Wandlers führen.

Die Aufgabe der vorliegenden Erfindung besteht darin, einen schnell, genau und energieeffizient arbeitenden Ana log/Digital-Wandler zu schaffen.

Diese Aufgabe wird durch einen Analog/Digital-Wandler nach Anspruch 1 gelöst.

Ein Vorteil des Analog/Digital-Wandlers gemäß der Erfindung besteht darin, daß beliebige Bitgewichte bzw. Referenzwerte für den Vergleich eines analogen Eingangswerts mit einem Vergleichswert, je nach Bedarf an Geschwindigkeit und Genauig keit, verwendet werden können.

Ein weiterer Vorteil des Analog/Digital-Wandlers gemäß der vorliegenden Erfindung besteht darin, daß bei der Erzeugung von Vergleichswerten beispielsweise lediglich Referenzkapazi täten hinzugeschaltet und nicht weggeschaltet werden, was ei nen energieeffizienten Betrieb des Analog/Digital-Wandlers ermöglicht.

Ein weiterer Vorteil des Analog/Digital-Wandlers gemäß der vorliegenden Erfindung besteht darin, daß derselbe ohne wei teres sowohl einen Kaltstart als auch einen Warmstart, bei dem die Wandlungswerte einer vorhergehenden Wandlung genutzt werden, um die Wandlungszeit zu reduzieren, ermöglicht.

In den Unteransprüchen finden sich vorteilhafte Weiterbildun gen des in Anspruch 1 angegebenen Analog/Digital-Wandlers.

Gemäß einer bevorzugten Weiterbildung weist der Analog/Digi tal-Wandler ferner eine Einrichtung zum Initialisieren des unteren Bitgewichtwerts in der ersten Einrichtung zum Zwi schenspeichern und des oberen Bitgewichtwerts in der zweiten Einrichtung zum Zwischenspeichern auf.

Gemäß einer weiteren bevorzugten Weiterbildung weist der Ana log/Digital-Wandler ferner eine Einrichtung zum Auslesen ei nes binär codierten Bitgewichts aus der Einrichtung zum Spei chern und zum Liefern des ausgelesenen binär codierten Bitge wichts zu der Einrichtung zum Substrahieren und der Einrich tung zum Addieren auf.

Gemäß einer weiteren bevorzugten Weiterbildung initialisiert die Einrichtung zum Initialisieren den unteren und den oberen Bitgewichtwert zu Beginn des ersten Wandlungsschritts auf das mittlere binär codierte Bitgewicht der Gruppe von binär co dierten Bitgewichten, und die Einrichtung zum Auslesen liest das maximale binär codierte Bitgewicht während des ersten Wandlungsschritts aus.

Gemäß einer weiteren bevorzugten Weiterbildung initialisiert die Einrichtung zum Initialisieren den unteren und den oberen Bitgewichtwert zu Beginn des ersten Wandlungsschritt auf das binär codierte Datenwort einer vorhergehenden Wandlung, und die Einrichtung zum Auslesen liest ein binär codiertes Bitge wicht während des ersten Wandlungsschritts aus, das einem oberen und unteren Bitgewichtwert zugeordnet ist, die sich in der Nähe des binär codierten Datenworts der vorhergehenden Wandlung befinden.

Gemäß einer weiteren bevorzugten Weiterbildung umfasst der Digital/Analog-Wandler

a) eine Kondensatorzellenmatrix, die aus matrixförmig in Spalten und Zeilen angeordneten Kondensatorzellen be steht, welche über Steuerleitungen durch thermometer- codierte Steuersignale angesteuert werden;
b) eine erste Codiereinrichtung zum Umcodieren der n höher wertigen Datenbits des umzuwandelnden Bitgewichtswerts in ein 2ⁿ Bit breites thermometer-codiertes Spalten- Steuersignal, das über Spaltensteuerleitungen an die Kondensatorzellmatrix angelegt wird;
c) eine zweite Codiereinrichtung zur Umcodierung der m nie derwertigen Datenbits des umzuwandelnden Bitgewichtwerts in ein 2^m Bit breites thermometer-codiertes Zeilensteu ersignal, das über Zeilensteuerleitungen an die Konden satorzellenmatrix angelegt wird;
d) wobei jede Kondensatorzelle der Kondensatorzellenmatrix jeweils eine zugehörige lokale Decodierschaltung auf weist, die in Abhängigkeit von dem thermometer-codierten Zeilensteuersignal und dem thermometer-codierten Spal tensteuersignal Schalter ansteuert, die mindestens einen in der Kondensatorzelle enthaltenen Kondensator an ver schiedene Referenzspannungen (V_p, V_n) durchschalten.

Gemäß einer weiteren bevorzugten Weiterbildung weist die lo kale Decodierschaltung der in der i-ten Spalte und der j-ten Zeile angeordneten Kondensatorzelle des Digital/Analog- Wandlers

eine erste logische Schaltung zur logischen NAND-Verknüpfung des an der iten Spaltensteuerleitung und des an der j-ten Zeilensteuerleitung anliegenden Signals,
eine zweite logische Schaltung zur logischen Invertierung des an der i-1-ten-Spaltensteuerleitung anliegenden Signals und
eine dritte logische Schaltung zur logischen NAND-Verknüpfung der Ausgangssignale der ersten logischen Schaltung und der zweiten logischen Schaltung zu einem lokalen Steuersignal für die Schalter der Kondensatorzelle auf.

Gemäß einer weiteren bevorzugten Weiterbildung sind die Kon densatorzellen der Kondensatorzellenmatrix des Digital/Ana log-Wandlers differentiell aufgebaut.

Gemäß einer weiteren bevorzugten Weiterbildung weist die Kon densatorzelle des Digital/Analog-Wandlers zwei Kondensatoren mit gleicher Kapazitätat auf, die jeweils über zwei zugehöri ge Schalter an eine positive Referenzspannung (V_p) oder eine negative Referenzspannung (V_N) schaltbar sind.

Gemäß einer weiteren bevorzugten Weiterbildung ist die lokale Decodierschaltung des Digital/Analog-Wandlers differentiell aufgebaut.

Gemäß einer weiteren bevorzugten Weiterbildung weist die lo kale Decodierschaltung des Digital/Analog-Wandlers eine erste Decodiereinrichtung, die in Abhängigkeit von dem anliegenden thermometer-codierten Steuersignalen die Schalter des ersten Kondensators der differentiell aufgebauten Kondensatorzelle ansteuert, und
eine zweite Decodiereinrichtung auf, die in Abhängigkeit von den anliegenden invertierten thermometer-codierten Steuersig nalen die Schalter des zweiten Kondensators der differentiell aufgebauten Kondensatorzelle ansteuert.

Gemäß einer weiteren bevorzugten Weiterbildung weisen die Kondensatoren der Kondensatorzellen des Digital/Analog- Wandlers jeweils einen ersten Anschluß, der mit zwei steuer baren Schaltern zum Schalten an eine positive und eine nega tive Referenzspannung verbunden ist, und einen zweiten Anschluß auf, der mit einem gemeinsamen Potentialknoten der Kondensatorzellenmatrix verbunden ist.

Gemäß einer weiteren bevorzugen Weiterbildung ist der gemein same Potentialknoten der Kondensatorzellenmatrix des Digi tal/Analog-Wandlers mit einem Signalausgang des Digital- Analog-Wandlers zur Abgabe des analogen Ausgangssignals ver bunden.

Gemäß einer weiteren bevorzugten Weiterbildung wird die loka le Decodierschaltung des Digital/Analog-Wandlers über eine Pegelwandlerschaltung zur Erhöhung des Spannungshubs an den Kondensatoren mit einer Versorgungsspannung (V_DD) versorgt.

Gemäß einer weiteren bevorzugten Weiterbildung sind die Steu erleitungen des Digital/Analog-Wandlers differentiell aufge baut.

Gemäß einer weiteren bevorzugten Weiterbildung weist der Di gital/Analog-Wandler ferner einen Puffer zum Einlesen der Re ferenzspannungen (V_p, V_n) oder des analogen Eingangssignals in die Kondensatorzellenmatrix auf, und ist derart angeord net, um das analoge Eingangssignal abzutasten, und ist ferner mit der Einrichtung zum Vergleichen verbunden, um das analoge Eingangssignal und das analoge Bitgewichtsignal zu der Ein richtung zum Vergleichen zu liefern.

Gemäß einer weiteren bevorzugten Weiterbildung werden die Wandlungsschritte durch ein Taktsignal gesteuert.

Gemäß einer weiteren bevorzugten Weiterbildung werden der un tere Bitgewichtwert und der obere Bitgewichtwert einen Takt vor dem Auswählen in der Einrichtung zum Auswählen berechnet.

Gemäß einer weiteren bevorzugten Weiterbildung weist die Gruppe der binär codierten Bitgewichte bei einer 10-Bit- Wandlung Bitgewichte von 512, 256, 128, 64, 32, 16, 8, 4, 2, 1 mit 10 Wandlungsschritten, oder 478, 255, 136, 72, 38, 20, 11, 6, 4, 2, 1 mit 11 Wandlungsschritten oder 447, 251, 142, 80, 45, 25, 14, 8, 5, 3, 2, 1 mit 12 Wandlungsschritten auf.

Gemäß einer weiteren bevorzugten Weiterbildung weist die Ein richtung zum Speichern einen Nur-Lese-Speicher (ROM), einen Direktzugriffsspeicher (RAM), einen elektrisch löschbaren programmierbaren Nur-Lese-Speicher (EPROM) oder einen Dekoder auf.

Gemäß einer weiteren bevorzugten Weiterbildung weist die ers te, zweite und dritte Einrichtung zum Zwischenspeichern je weils ein Register auf, das durch das Taktsignal gesteuert wird.

Gemäß einer weiteren bevorzugten Weiterbildung weist die Ein richtung zum Auswählen einen digitalen Multiplexer auf.

Gemäß einer weiteren bevorzugten Weiterbildung weist die Ein richtung zum Vergleichen einen Komparator auf.

Gemäß einer weiteren bevorzugten Weiterbildung weist der Ana log/Digital-Wandler ferner einen Pufferspeicher zum Zwischenspeichern und zum Ausgeben des binär codierten Datenworts auf.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung sind nachfolgend unter Bezugnahme auf die beigefügten Zeich nungen näher erläutert.

Es zeigen:

Fig. 1 einen Analog/Digital-Wandler gemäß der vorliegenden Erfindung;

Fig. 2 ein Blockschaltbild eines Digital/Analog-Wandlers mit thermometer-codierten Steuersignalen zur An steuerung des Kondensatornetzwerkes;

Fig. 3 ein Schaltkreisdiagramm einer Kondensatorzelle des Digital/Analog-Wandlers von Fig. 2;

Fig. 4 eine differentiell aufgebaute Kondensatorzelle;

Fig. 5 den prinzipiellen Aufbau eines bekannten Ana log/Digital-Wandlers mit Wägeverfahren und mit suk zessiver Approximation; und

Fig. 6 einen bekannten Analog/Digital-Wandler mit redun dantem Code.

Der oben zu einer Analog/Digital-Wandlung mit redundantem Co de für den Start einer Wandlung beschriebene Vergleich mit etwas mehr als dem halben Referenzwert kann natürlich auch mit einem binär gewichteten Digital/Analog-Wandler durchge führt werden, indem man den ersten Vergleich nicht mit dem halben Referenzwert sondern etwas mehr durchführt. Bei einem 10-Bit-Wandler wird beispielsweise der erste Vergleich nicht mit 512 (halber Referenzwert), sondern mit 577 ausgeführt. Ist der zu wandelnde Analogwert größer als 577, kann man annehmen, daß der Analogwert sicher größer als 447 ist. Beim nächsten Wandlungsschritt wird, je nachdem wie das Ergebnis des ersten Vergleichs war, mit 316 oder 763 (447 + 316) ver glichen. Die Werte für den nächsten Wandlungsschritt, hier 316 und 763, können abhängig davon gewählt werden, wie groß der Fehler bei jedem Wandlungsschritt sein soll.

Da der Wandlungsablauf komplexer wird, kann die digitale Funktion nicht mehr durch ein Register mit sukzessiver Appro ximation, wie in Fig. 5 oder 6 gezeigt, realisiert werden. Bei einem konventionellen Analog/Digital-Wandler mit sukzes siver Approximation wird die digitale Steuerung wie bekannt durch ein Schieberegister realisiert, daß als Startwert 10000 . . . aufweist. Die 1 wird bei jedem Wandlungsschritt wei tergeschoben, und in die Stelle, an der die 1 gestanden hat, wird das Ergebnis des Vergleichs geschrieben. Bei einem re dundanten Wandler wird als Startwert z. B. 10001000 . . . verwen det, wobei bei jedem Schritt beide Einsen weitergeschoben werden.

Fig. 1 zeigt einen erfindungsgemäßen Analog/Digital-Wandler zum Umwandeln eines analogen Eingangssignals U_E in ein binär codiertes Datenwort DW während einer Zahl von Wandlungs schritten. Der Analog/Digital-Wandler 100 weist einen Spei cher 102 zum Speichern von binär codierten Bitgewichten auf. Der Speicher 102 weist vorzugsweise einen Nur-Lese-Speicher (ROM; ROM = Read Only Memory), einen Direktzugriffsspeicher (RAM; RAM = Random Access Memory), einen elektrisch löschba ren programmierbaren Nur-Lese-Speicher (EPROM; EPROM = Era sable Programmable ROM) oder einen Decoder auf.

In dem Speicher 102 sind mindestens ein minimales, ein mitt leres und ein maximales binär codiertes Bitgewicht gespei chert. In dem Speicher 102 ist bei einer 10-Bit-Wandlung vor zugsweise eine Gruppe von Bitgewichten 512, 256, 128, 64, 32, 16, 8, 4, 2 und 1 gespeichert. Diese Gruppe von 10 Bitgewich ten entspricht einem normalen binären Wandler und umfaßt 10 Wandlungsschritte bzw. bei einer Steuerung durch eine Takt frequenz 10 Takte, die für die 10-Bit-Wandlung benötigt wer den. Es kann alternativ eine Gruppe von 11 Bitgewichten 478, 255, 136, 72, 38, 20, 11, 6, 4, 2, 1, die einer 10-Bit- Wandlung mit 11 Wandlungsschritten entspricht, oder eine Gruppe von 12 Bitgewichten 447, 251, 142, 80, 45, 25, 14, 8, 5, 3, 2 und 1, die einer 10-Bit-Wandlung mit 12 Wandlungs schritten entspricht, verwendet werden. Die Bitgewichte sind in den Gruppen derart ausgewählt, daß bei der zuerst genann ten Gruppe ein Fehler von ±0% bei jedem Wandlungsschritt, bei der zweitgenannten Gruppe ein Fehler von ±7% bei jedem Wandlungsschritt und bei der zuletzt genannten Gruppe ein Fehler von ±14,5% bei jedem Wandlungsschritt zugelassen wird. Die Gruppen der Bitgewichte können alleine oder zusam men in dem Speicher 102 gespeichert sein, um einen flexiblen Betrieb des Analog/Digital-Wandlers 100 zu ermöglichen. Die Erfindung stellt also eine digitale Lösung mit einer beliebi gen Auswahl der Codes dar. Der Speicher 102 wird vorzugsweise durch eine Ablaufsteuerung angesteuert, und es werden die Bitgewichte darin selektiert, wobei die Ablaufsteuerung den Startpunkt in einer Gruppe von binär codierten Bitgewichten kennt. Es wird immer lediglich eine Gruppe von binär codier ten Bitgewichten bzw. eine Bitgewichtfolge ausgewählt, und es werden nicht mehrere Bitgewichtfolgen parallel oder gemischt durchlaufen.

Der Analog/Digital-Wandler 100 weist ferner ein erstes Regis ter 104 zum Speichern eines Wertes, das von einem Taktsignal CLK gesteuert wird und seinen gespeicherten Wert bei einer steigenden Taktflanke abgibt, oder eine andere Art eines zeitlich steuerbaren Zwischenspeichers auf. In dem ersten Re gister 104 wird ein unterer Bitgewichtwert UW während eines Wandlungsschrittes des Analog/Digital-Wandlers 100 bzw. Tak tes des Signals CLK zwischengespeichert. Der Analog/Digital- Wandler 100 weist ferner ein zweites Register 106, das von dem Taktsignal CLK gesteuert wird und seinen gespeicherten Wert bei einer steigenden Taktflanke abgibt, oder einen anderen zeitlich steuerbaren Zwischenspeicher auf, in dem ein o berer Bitgewichtwert OW während eines Wandlungsschritts bzw. Taktes des Taktsignals CLK zwischengespeichert wird. Der un tere Bitgewichtwert UW und der obere Bitgewichtwert OW werden aus den Bitgewichten berechnet, die in dem Speicher 102 ge speichert sind.

Der Analog/Digital-Wandler 100 weist ferner einen Digi tal/Analog-Wandler 108, der wählbar entweder den unteren Bit gewichtwert UW des ersten Registers 104 oder den oberen Bit gewichtwert OW des zweiten Registers 106 in ein analoges Bit gewichtsignal U_DA während eines Wandlungsschritts umwandelt auf. Der Digital/Analog-Wandler 108 ist vorzugsweise ein Di gital/Analog-Wandler mit Kapazitätsnetzwerk und Thermometer codeansteuerung, der weiter unten in der Beschreibung und in der deutschen Patentanmeldung Nr. 100 52 944.5, "Digi tal/Analog-Wandler" der Anmelderin, die hierin durch Bezug nahme vollständig aufgenommen ist, beschrieben ist.

Der Analog/Digital-Wandler 100 weist ferner einen Komparator 110 zum jeweils Vergleichen des analogen Eingangssignals U_E mit dem analogen Bitgewichtsignal U_DA und zum Liefern eines Vergleichsergebnisses COMP während eines Wandlungsschritts bzw. Taktes auf. Dem Komparator 110 folgt ein weiteres drit tes Register 112 zum jeweils Zwischenspeichern des Ver gleichsergebnisses COMP des Komparators 110 während eines Wandlungsschrittes. Das dritte Register 112 kann jede andere Einrichtung zum Zwischenspeichern eines Werts aufweisen und wird ebenfalls über das Taktsignal CLK, vorzugsweise mit ei ner steigenden Flanke des Taktsignals, zeitlich gesteuert.

Der Analog/Digital-Wandler 100 weist ferner einen Multiplexer 114 oder eine andere Einrichtung zum Auswählen eines Signals aus einer Mehrzahl von Signalen auf. Der Multiplexer 114 ist einerseits derart angeordnet, um während eines Wandlungs schrittes jeweils den oberen Bitgewichtwert OW, der in dem zweiten Register 106 zwischengespeichert ist, auszuwählen und an einem Ausgang 116 des Multiplexers 114 auszugeben, wenn das Vergleichsergebnis COMP, das in dem dritten Register 112 zwischengespeichert ist, anzeigt, daß das analoge Eingangs signal U_E des Analog/Digital-Wandlers 100 größer als das ana loge Bitgewichtsignal U_DA des Digital/Analog-Wandlers 108 ist. Der Multiplexer 114 ist andererseits derart angeordnet, um während eines Wandlungsschrittes jeweils den unteren Bit gewichtwert UW, der in dem ersten Register 104 zwischenge speichert ist, auszuwählen und an dem Ausgang 116 des Multi plexers 114 auszugeben, wenn das Vergleichsergebnis COMP, das in dem dritten Register 112 zwischengespeichert ist, anzeigt, daß das analoge Eingangssignal U_E kleiner als das analoge Bitgewichtsignal U_DA ist.

Der Multiplexer 114 liefert daher während eines Wandlungs schrittes jeweils einen aus dem oberen Bitgewichtwert OW und dem unteren Bitgewichtwert UW ausgewählten Bitgewichtwert AW an dem Ausgang 116 desselben. Der Multiplexer 114 ist dazu vorzugsweise über Verbindungen 118 und 120 mit dem ersten Re gister 104 bzw. dem zweiten Register 106 und über eine Ver bindung 122 mit dem dritten Register 112 verbunden.

Der Analog/Digital-Wandler 100 weist ferner einen Subtrahie rer 124 und einen Addierer 126 auf. Der Subtrahierer 124 sub trahiert während eines Wandlungsschritts jeweils ein binär codiertes Bitgewicht BG von dem durch den Multiplexer 114 ausgewählten Bitgewichtwert AW, um einen neuen unteren Bitge wichtwert UW zu erzeugen. Das subtrahierte binär codierte Bitgewicht BG, z. B. 256, ist ein zu dem binär codierten Bit gewicht eines vorhergehenden Wandlungsschritts, z. B. 512, nächstkleineres binär codiertes Bitgewicht einer Gruppe, z. B. 512, 256, 128, . . ., von binär codierten Bitgewichten. Der ausgewählte Bitgewichtwert AW ist der durch den Multiplexer 114 ausgewählte Bitgewichtwert AW eines vorhergehenden Wand lungsschrittes. Der Subtrahierer 114 liefert an einem Ausgang desselben nach der Subtraktion daher einen neuen unteren Bit gewichtwert UW.

Der Addierer 126 addiert während eines Wandlungsschritts je weils das binär codierte Bitgewicht BG, daß das nächstkleine rer binär codierte Bitgewicht, z. B. 256, zu dem binär co dierten Bitgewicht, z. B. 512, eines vorhergehenden Wand lungsschrittes ist, zu dem neuen unteren Bitgewichtwert UW des Subtrahierers 124, um einen neuen oberen Bitgewichtwert OW während eines Wandlungsschritts zu liefern.

Der Analog/Digital-Wandler 100 weist zum Auslesen von binär codierten Bitgewichten BG vorzugsweise ferner eine Einrich tung zum Auslesen eines binär codierten Bitgewichts BG aus dem Speicher 102 und zum Liefern des ausgelesenen binär co dierten Bitgewichts BG zu dem Subtrahierer 124 und dem Addie rer 126 auf.

Damit die Wandlungsgeschwindigkeit des Analog/Digital- Wandlers 100 nicht durch die Berechnung der digitalen Werte verringert wird, werden der untere Bitgewichtwert UW und der oberer Bitgewichtwert OW, mit denen verglichen werden soll, einen Wandlungsschritt bevor sie gebraucht werden berechnet. Je nach Ergebnis des Vergleichs des Komparators 110 wird über den digitalen Multiplexer 114 ein Wert dieser Bitgewichtwerte für den nächsten Vergleich ausgewählt und der andere wird verworfen.

Der Analog/Digital-Wandler 100 weist ferner eine Einrichtung 128 zum Zwischenspeichern und Ausgeben eines binär codierten Datenworts DW bei dem letzten Wandlungsschritt einer Mehrzahl von Wandlungsschritten auf, wobei das binär codierte Daten wort DW dem ausgewählten Bitgewichtwert AW bei dem letzten Wandlungsschritt entspricht. Die Einrichtung 128 weist dazu vorzugsweise ein Latch bzw. einen Pufferspeicher auf.

Beim Beginn des Betriebs des Analog/Digital-Wandlers 100 be findet sich in dem ersten und zweiten Register 104, 106 ein Startwert. Liegt beispielsweise ein 10-Bit-Wandler mit zehn Takten bzw. Wandlungsschritten und binär codierten Bitgewich ten 512, 256, 128, 64, 32, 16, 8, 4, 2, 1, vor, beginnt man für einen Kaltstart, bei dem man keine Vorkenntnisse über den zu wandelnden analogen Wert U_E besitzt, mit dem halben maxi malen Bitgewicht 256. Dieser Wert ist zu Beginn der A/D- Wandlung in den Registern 104 und 106 vorhanden bzw. die Re gister sind darauf initialisiert. In den Registern 104 und 106 kann alternativ der Wert der letzten Analog/Digital- Wandlung gespeichert sein, um einen Warmstart des Ana log/Digital-Wandlers und damit eine höhere Wandlungsgeschwin digkeit zu ermöglichen.

Zum Initialisieren der Register 104, 106 weist der Ana log/Digital-Wandler 100 vorzugsweise eine Einrichtung zum Initialisieren des unteren Bitgewichtwerts UW in dem ersten Register 104 und des oberen Bitgewichtwerts OW in dem zweiten Register 106 auf. Die Einrichtung zum Initialisieren ist für einen Kaltstart derart angeordnet, daß dieselbe den unteren Bitgewichtwert UW und den oberen Bitgewichtwert OW zu Beginn des ersten Wandlungsschritts auf das mittlere binär codierte Bitgewicht einer Gruppe von binär codierten Bitgewichten ini tialisiert, und die Einrichtung zum Auslesen von binär co dierten Bitgewichten aus dem Speicher 102 ist derart angeord net, um das maximale binär codierte Bitgewicht während des ersten Wandlungsschritts auszulesen.

Die Einrichtung zum Initialisieren ist für einen Warmstart derart angeordnet, dass dieselbe den unteren Bitgewichtwert UW und den oberen Bitgewichtwert OW zu Beginn des ersten Wandlungsschrittes auf das binär codierte Datenwort DW einer vorhergehenden Wandlung initialisiert, und die Einrichtung zum Auslesen von binär codierten Bitgewichten aus dem Spei cher 102 ist derart angeordnet, dass dieselbe ein binär co diertes Bitgewicht BG während des ersten Wandlungsschritts aus dem Speicher 102 ausliest, das einem unteren Bitgewicht wert UW und einem oberen Bitgewichtwert OW zugeordnet ist, die sich in der Nähe des binär codierten Datenworts der vor hergehenden Wandlung befinden.

Durch den digitalen Aufbau des Analog/Digital-Wandlers ist es daher möglich, den Startwert der Wandlung auf das Ergebnis der letzten Wandlung zu setzen. Die sukzessive Approximation muß dann nicht über den gesamten Wandlungsbereich durchge führt werden. Dadurch kann mit weniger Wandlungsschritten die Umsetzrate gesteigert werden und der Leistungsverbrauch ver ringert werden.

Da bei den einzelnen Wandlungsschritten nicht nur wie bei ei nem konventionellen Wandler mit sukzessiver Approximation (SAR), maximal ein Referenzelement, wie z. B. eine Kapazität, dazu und ein Referenzelement weggeschaltet werden soll, um den neuen Vergleichswert über den Digital/Analog-Wandler 108 zu erzeugen, ist der Digital/Analog-Wandler 108 vorzugsweise derart ausgeführt, daß der binäre Code an dem Eingang dessel ben in einen Thermometercode umgewandelt wird. Ein solcher Digital/Analog-Wandler ist im folgenden (Fig. 2 bis 4) und in der oben angegebenen deutschen Patentanmeldung Nr. 100 52 944.5 der Anmelderin beschrieben. Dadurch werden, wenn der binäre Code größer wird, im Digital/Analog-Wandler nur Kapa zitäten dazugeschaltet und keine Kapazitäten weggeschaltet, wodurch die Monotonie des Digital/Analog-Wandlers garantiert ist und die Belastung der Referenzspannung minimal wird, da ja bei jedem Umladen eines Kondensators die Referenzspan nungsquelle belastet wird.

Fig. 2 zeigt einen Digital/Analog-Wandler mit Kapazitätsnetz werk und einer Thermometercodeansteuerung, der bei der vor liegenden Erfindung für den Digital/Analog-Wandler 108 von Fig. 1 vorzugsweise verwendet wird.

Wie man aus Fig. 2 erkennen kann, weist der Digital/Analog- Wandler 1 einen digitalen Signaleingang 2 und einen analogen Signalausgang 3 auf. Über den digitalen Signaleingang 2 wird über Datenleitungen 4 ein n + m Bit breites Datenwort in einen Zwischenspeicher 5 eingeschrieben. Das umzuwandelnde digitale Datenwort D besteht bei dem in Fig. 2 gezeigten Beispiel aus sechs Bit. Der Digital/Analog-Wandler 1 enthält eine erste Codiereinrichtung 6, die die n höherwertigen Datenbits des umzuwandelnden Datenwortes D enthält und in ein 2ⁿ Bit brei tes thermometer-codiertes Spaltensteuersignal umcodiert, das über Spaltensteuerleitungen 8 an eine Kondensatorzellenmatrix 9 angelegt ist.

Die niederwertigen m Datenbits d des umzuwandelnden digitalen Datenwortes D werden über m Datenleitungen 10 an eine zweite Codiereinrichtung 11 angelegt, die die m niederwertigen Da tenbits des umzuwandelnden Datenwortes D in ein 2^m Bit brei tes thermometer-codiertes Zeilensteuersignal umcodiert, das über 2^m Zeilensteuerleitungen 12 an die Kondensatorzellenmat rix 9 angelegt wird.

Bei dem in Fig. 2 dargestellten Ausführungsbeispiel beträgt die Zahl m der niederwertigen Datenbits drei und die Zahl n der höherwertigen Datenbits ebenfalls drei, so dass die Kon densatorzellenmatrix 9 über acht Spaltensteuerleitungen 8 und über acht Zeilensteuerleitungen 12 angesteuert wird. Die Kon densatorzellenmatrix 9 enthält matrixförmig in acht Spalten und acht Zeilen angeordnete Kondensatorzellen 13 _ij. Bei dem in Fig. 2 dargestellten Ausführungsbeispiel enthält die Kon densatorzellenmatrix 9 somit 64 Kondensatorzellen 13.

Die Kondensatorzellenmatrix 9 wird über eine Versorgungsspan nungsleitung 14 mit einer Versorgungsspannung VDD mit Span nung versorgt. Die in der Kondensatorzellenmatrix 9 enthalte nen Kondensatorzellen 13 erhalten über Leitungen 15, 16 Refe renzspannungen V_p und V_n, die an Referenzspannungsanschlüssen 17, 18 des Digital/Analogwandlers 1 angelegt werden.

Fig. 3 zeigt den Aufbau einer in der Kondensatorzellenmatrix 9 enthaltenen Kondensatorzelle 13 gemäss der Erfindung.

Die Kondensatorzelle 13 enthält einen lokalen Dekoder 19, der über Steueranschlüsse 20, 21, 22 Steuersignale von den Co diereinrichtungen 6, 11 über die Spaltensteuerleitungen 8 und die Zeilensteuerleitungen 12 empfängt und decodiert. Die in der Kondensatorzelle 13 _ij enthaltene lokale Decodierschaltung 19 _ij weist ferner Ausgänge 23, 24 zur Ansteuerung von Schal tern auf. Bei der in Fig. 3 gezeigten Ausführungsform enthält die lokale Decodierschaltung 19 _ij eine erste logische Schal tung 25 zur logischen NAND-Verknüpfung des an der i-ten Spal tensteuerleitung 81 anliegenden Signals und des an der j-ten Zeilensteuerleitung 12 _j anliegenden Signals. Die lokale Deco dierschaltung 19 _ij enthält ferner eine zweite logische Schal tung 26 zur logischen Invertierung des an der i-1-ten Spal tensteuerleitung 8 _i-1 anliegenden Steuersignals, wobei die von der ersten und zweiten logischen Schaltung abgegebenen Signa le durch eine dritte logische Schaltung 27 logisch NAND- verknüpft werden. Das Ausgangssignal der dritten logischen Schaltung 27 wird über eine Leitung 28 direkt an den Steuer ausgang 23 zur lokalen Decodierschaltung 19 oder durch eine Inverterschaltung 29 invertiert an einen zweiten Steueraus gang 24 der lokalen Decodierschaltung 19 abgegeben. Die drei logischen Schaltungen 25, 26, 27 der lokalen Decodierschal tung 19 werden bei der in Fig. 3 gezeigten Ausführungsform durch NAND-Gatter gebildet.

Die Kondensatorzelle 13 besitzt neben der lokalen Decodier schaltung 19 zwei Kondensatoren 30, 31, die die gleiche Kapa zität aufweisen. Die beiden Kondensatoren 30, 31 besitzen je weils einen ersten Anschluss 32, 33 und einen gemeinsamen zweiten Anschluss 34a, der mit einem gemeinsamen Potential knoten 35a der Kondensatorzellenmatrix 9 verbunden ist. An dem Potentialknoten 35a der Kondensatorzellenmatrix 9 sind alle Kondensatoren der Kondensatorzellenmatrix 9 angeschlos sen.

Der erste Kondensator 30 der Kondensatorzelle 13 ist über ei nen steuerbaren Schalter 34 an eine negative Referenzspannung V_n schaltbar und über einen steuerbaren Schalter 35 an eine positive Referenzspannung V_p schaltbar. Der zweite Kondensa tor 31 der Kondensatorzelle 13 ist über einen steuerbaren Schalter 36 an die positive Referenzspannung V_p und über ei nen steuerbaren Schalter 37 an die negative Referenzspannung V_n schaltbar.

Die Schalter 34, 36 werden über Steuerleitungen 38, 39 von dem Steuerausgang 23 der lokalen Decocierschaltung 19 ange steuert. Die Schalter 35, 37 werden über Steuerleitungen 40, 41 von dem zweiten Steuerausgang 24 der lokalen Decodier schaltung 19 angesteuert. Die beiden Kondensatoren 30, 31 werden durch die lokale Decodierschaltung 19 an entgegenge setzte Referenzspannungen V_p, V_n angelegt.

Fig. 4 zeigt eine bevorzugte Ausführungsform einer in der Kondensatorzellenmatrix 9 enthaltenen Kondensatorzelle 13 _ij gemäss der Erfindung.

Die in Fig. 4 dargestellte Kondensatorzelle 13 _ij ist voll differentiell aufgebaut. Dabei wird die Kondensatorzelle über einen Versorgungsspannungsanschluss 42 mit einer Versorgungs spannung V_DD versorgt. Die Kondensatorzelle enthält eine Pe gelwandlerschaltung 43, die bei der in Fig. 4 gezeigten Aus führungsform zwei PMOS-Feldeffekttransistoren 44, 45 auf weist. Die lokale Decodierschaltung 19 _ij der Kondensatorzelle 13 _ij ist ebenfalls voll-differentiell aufgebaut und enthält eine erste Decodiereinrichtung 19a und eine zweite Decodier einrichtung 19b.

Die erste Decodiereinrichtung 19a steuert in Abhängigkeit von dem an den Steuersignalanschlüssen 20a, 21a, 22a anliegenden thermometer-codierten Steuersignalen, die von den Codierein richtungen 6, 11 stammen, die Schalter 34, 35, die mit dem ersten Kondensator 30 der differentiell aufgebauten Kondensa torzelle 13 verbunden sind.

Die zweite Decodiereinrichtung 19b steuert in Abhängigkeit von dem an den Steueranschlüssen 20b, 21b, 22b anliegenden invertierten thermometer-codierten Steuersignalen die Schal ter 36, 37, die mit dem zweiten Kondensator 31 der differen tiell aufgebauten Kondensatorzelle 13 _ij verbunden sind. Die steuerbaren Schalter 34, 35, 36, 37 sind bei der in Fig. 4 gezeigten bevorzugten Ausführungsform aus zwei komplementären MOSFET-Transistoren aufgebaut. Dabei ist der Schalter 34 und der Schalter 37 an einen Referenzspannungsanschluss 46 der Kondensatorzelle 13 zum Anlegen einer negativen Referenzspan nung angeschlossen. Die steuerbaren Schalter 35, 36 sind an einen zweiten Referenzspannungsanschluss 47 der Kondensator zelle 13 zum Anlegen einer positiven Referenzspannung V_p an geschlossen.

Die Decodiereinrichtungen 19a, 19b der differentiell aufge bauten lokalen Decodierschaltung 19 weisen jeweils drei MOS- Feldeffekttransistoren 49, 50 auf. Das an dem Steuereingang 20a anliegende Signal des von der Codiereinrichtung 6 über die i-1-te-Spaltensteuerleitung abgegebene Signal wird durch den NMOS-Feldeffekttransistor 48a invertiert. Durch die bei den Feldeffekttransistoren 49a, 50a werden die an den Steuer anschlüssen 21, 22 anliegenden Steuersignale der i-ten Spal tensteuerleitung und der j-ten Zeilensteuerleitung 12 mitein ander logisch NAND-verknüpft.

Die Spaltensteuerleitungen 8 und die Zeilensteuerleitungen 12 sind ebenfalls differentiell aufgebaut, d. h. wenn die Steuer leitung 8 von einem logisch niedrigen Wert 0 auf einen lo gisch hohen Wert 1 übergeht, geht die dazu komplementäre Lei tung 8¹ von dem logischen Wert 1 auf den logischen Wert 0 über. Hierdurch werden kapazitive Einkopplungen kompensiert.

Die in Fig. 4 gezeigte Ausführungsform hat aufgrund der Pe gelwandlerschaltung 43 den Vorteil, dass die Spannungshübe an den Steuerleitungen 8, 12 kleiner sein können als die Span nungshübe an den Kondensatoren 30, 31 der Kondensatorzelle 13. Die Kodierschaltung 19 wird beispielweise von Steuersig nalen gesteuert, die einen Spannungshub von 1,8 Volt besit zen, während die Kondensatoren 30, 31 mit einem Versorgungs spannung V_DD entsprechenden Spannungshub von beispielsweise 3,3 Volt aufgeladen werden können.

Die Kondensatorzellen 13 der Kondensatorzellenmatrix 9 inner halb des erfindungsgemäßen Digital/Analogwandlers werden vor zugsweise in CMOS-Technologie hergestellt.

Bei dem Digital/Analog-Wandler 1 wird die Kondensatorzellen matrix 9 mit zwei thermometer-codierten Steuersignalen ange steuert, die durch die beiden Codiereinrichtungen 6, 11 er zeugt werden. Die beiden Codiereinrichtungen 6, 11 führen ei ne Umcodierung von binär codierten Datenbits des umzuwandeln den Datenwortes in einen Thermometercode um, wobei jede Co diereinrichtung 6, 11 vorzugsweise die Hälfte der umzuwan delnden Datenbits umcodiert. Die letztendliche Codierung er folgt in dem Kapazitätsnetzwerk 9 durch die in den Kondensa torzellen 13 enthaltenen lokalen Decodierschaltungen 19. Die Steuerleitungen 8, 12 sind zur Kompensation von kapazitiven Einkopplungen differentiell aufgebaut.

Aufgrund der Verwendung von thermometer-codierten Steuersig nalen wird die differentielle Nichtlinearität DNL des erfin dungsgemäßen Digital/Analog-Wandlers 1 erheblich abgesenkt, da bei einem Übergang von einem Digitalwert zu dem nächsten Digitalwert lediglich eine Kondensatorzelle 13 des Kondensa tornetzwerkes 9 an- oder ausgeschaltet wird und somit die Auswirkungen von Matchingfehlern erheblich geringer sind.

Der Vorteil der sehr geringen Leistungsaufnahme des erfin dungsgemäßen Analog/Digital-Wandlers kann noch vergrößert werden, wenn man eine Einschränkung der Slew-Rate bzw. der Anstiegsrate der zu wandelnden Eingangswerte in Kauf nimmt. Bei einem Nyquist-Wandler geht man davon aus, daß sich das zu wandelnde Signal beliebig von einer Abtastung zu der nächsten Abtastung ändern kann. Bei einer Überabtastung kann jedoch die Genauigkeit gesteigert werden und die Einschränkung ge macht werden, daß sich das analoge Eingangssignal U_E von ei ner Abtastung zu der nächsten Abtastung nur um eine bestimmte Anzahl von LSB ändert. Wenn die Register 104, 106 des Ana log/Digital-Wandlers 102 von Fig. 1 bei einer neuen Wandlung nicht zurückgesetzt werden, kann der neue zu wandelnde Wert zuerst mit dem letzten gewandelten Wert verglichen werden. Läßt man nun beispielsweise die ersten vier Wandlungsschritte wegfallen und vergleicht man beim nächsten Schritt mit einem Wert, der je nach Ergebnis des ersten Schritts um 38 LSB grö ßer oder kleiner ist, beschränkt man zwar die mögliche Slew- Rate auf diese 38 LSB, dafür ist aber die Wandlung aufgrund der vier weggelassenen Schritte schneller und vor allem muß bei jeder Wandlung sowohl der Treiber für die analoge Ein gangsspannung als auch der Treiber für die Referenzspannung lediglich diesen 38 LSB-Anteil vom Gesamtbereich umladen, wo durch sehr viel Verlustleistung gespart werden kann.

Es sei ferner bemerkt, daß die Kapazitäten des Digi tal/Analog-Wandlers der Fig. 2 bis 4 auch als Abtast-Halte- Kapazitäten dienen können, wobei bei der Wandlung durch die Thermometercodeansteuerung maximal die Ladung benötigt wird, um das Kapazitätsnetzwerk einmal umzuladen.

Obwohl die vorliegende Erfindung vorstehend anhand eines be vorzugten Ausführungsbeispiels beschrieben ist, ist dieselbe darauf nicht beschränkt, sondern auf vielfältige Art und Wie se modifizierbar.

Bezugszeichenliste

100

Analog/Digital-Wandler

102

Speicher

104

erstes Register

106

zweites Register

108

Digital/Analog-Wandler

110

Komparator

112

drittes Register

114

Multiplexer

116

Ausgang von

114

118

Verbindung

120

Verbindung

122

Verbindung

124

Subtrahierer

126

Addierer

128

Einrichtung zum Zwischenspeichern

1

Digital/Analog-Wandler

2

Digitaler Dateneingang

3

Analoger Signalausgang

4

Datenleitungen

5

Zwischenspeicher

6

erste Codiereinrichtung

7

Leitungen

8

Spaltensteuerleitungen

9

Kondensatorzellenmatrix

10

Leitungen

11

zweite Codiereinrichtung

12

Zeilensteuerleitungen

13

Kondensatorzelle

14

Spannungsversorgungsleitung

15

Leitung

16

Leitung

17

Referenzspannungsanschluss

18

Referenzspannungsanschluss

19

lokale Decodierschaltung

20

Steueranschluss

21

Steueranschluss

22

Steueranschluss

23

Steuerausgang

24

Steuerausgang

25

Logische Schaltung

26

Logische Schaltung

27

Logische Schaltung

28

Leitung

29

Invertierer

30

Kondensator

31

Kondensator

34

a Knoten

35

a Knoten

34

Schalter

35

Schalter

36

Schalter

37

Schalter

38

Steuerleitung

39

Steuerleitung

40

Steuerleitung

41

Steuerleitung

42

Versorgungsspannungsanschluss

43

Pegelwandlerschaltung

44

PMOS-Feldeffekttransistor

45

PMOS-Feldeffekttransistor

46

Referenzspannungsanschluss

47

Referenzspannungsanschluss

48

NMOS-Feldeffekttransistor

49

NMOS-Feldeffekttransistor

50

NMOS-Feldeffekttransistor

500

Analog/Digital-Wandler

502

Abtast-Halte-Glied

504

Komparator

506

Digital/Analog-Wandler

508

Register

600

Analog/Digital-Wandler

602

Anordnung

604

Referenzkapazitäten

606

Schalter

608

Komparator

610

Eingang

612

Eingang

614

Schalter

616

Schalter

618

Register

620

Addierer

622

Speicher

624

Akkumulator Register

Claims

1. Analog/Digital-Wandler (100) zum Umwandeln eines analogen Eingangssignals (U_E) in ein binär codiertes Datenwort (DW) während einer Zahl von Wandlungsschritten, mit:

a) einer Einrichtung (102) zum Speichern von mindestens einer Gruppe von binär codierten Bitgewichten (BG), die mindestens ein maximales, ein mittleres und ein minimales binär codier tes Bitgewicht aufweist, wobei die Zahl der Wandlungsschritte der Zahl der binär codierten Bitgewichte (BG) in der Gruppe von binär codierten Bitgewichten entspricht;
b) einer ersten Einrichtung (104) zum jeweils Zwischenspei chern eines unteren Bitgewichtwerts (UW) während eines Wand lungsschritts;
c) einer zweiten Einrichtung (106) zum jeweils Zwischenspei chern eines oberen Bitgewichtwerts (OW) während eines Wand lungsschritts;
d) einem Digital/Analog-Wandler (108) zum jeweils Umwandeln des oberen oder unteren Bitgewichtwerts (UW, OW) in ein ana loges Bitgewichtsignal (U_DA) während eines Wandlungsschritts;
e) einer Einrichtung (110) zum jeweils Vergleichen des analo gen Eingangssignals (U_E) mit dem analogen Bitgewichtsignal (U_DA) und zum jeweils Liefern eines Vergleichsergebnisses (COMP) während eines Wandlungsschritts;
f) einer dritten Einrichtung (112) zum jeweils Zwischenspei chern des Vergleichsergebnisses (Comp) während eines Wand lungsschritts;
g) einer Einrichtung (112) zum jeweils Auswählen des oberen Bitgewichtwerts (OW), wenn das Vergleichsergebnis (COMP) an zeigt, dass das analoge Eingangssignal (U_E) größer als das analoge Bitgewichtsignal (U_DA) ist, und Auswählen des unteren Bitgewichtwerts (UW), wenn das Vergleichsergebnis (COMP) an zeigt, dass das analoge Eingangssignal (U_E) kleiner als das analoge Bitgewichtsignal (U_DA) ist, und zum jeweils Liefern des ausgewählten oberen oder unteren Bitgewichtwerts (AW) während eines Wandlungsschritts;
h) einer Einrichtung (124) zum jeweils Subtrahieren eines zu dem binär codierten Bitgewicht (BG) eines vorhergehenden Wandlungsschritts nächst kleineren binär codierten Bitge wichts der Gruppe von binär codierten Bitgewichten von dem ausgewählten oberen oder unteren Bitgewichtwert (AW) eines vorhergehenden Wandlungsschritts, um jeweils einen neuen un teren Bitgewichtwert (UW) während eines Wandlungsschritts zu liefern;
i) einer Einrichtung (126) zum jeweils Addieren des zu dem binär codierten Bitgewicht (BG) eines vorhergehenden Wand lungsschritts nächst kleineren binär codierten Bitgewichts zu dem neuen unteren Bitgewichtwert (UW) während eines Wand lungsschritts, um jeweils einen neuen oberen Bitgewichtwert (OW) während eines Wandlungsschritts zu liefern; und
j) einer Einrichtung (128) zum Ausgeben des bei dem letzten Wandlungsschritt der Mehrzahl von Wandlungsschritten ausge wählten oberen oder unteren Bitgewichtwerts (AW) als das bi när codierte Datenwort (DW).

2. Analog/Digital-Wandler (100) nach Anspruch 1, dadurch gekennzeichnet, dass der Analog/Digital-Wandler (100) ferner eine Einrichtung zum Initialisieren des unteren Bitgewichtwerts (UW) in der ersten Einrichtung (104) zum Zwischenspeichern und des oberen Bitgewichtwerts (OW) in der zweiten Einrichtung (106) zum Zwischenspeichern aufweist.

3. Analog/Digital-Wandler (100) nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der Analog/Digital-Wandler (100) ferner eine Einrichtung zum Auslesen eines binär codierten Bitgewichts (BG) aus der Einrichtung (102) zum Speichern und zum Liefern des ausgele senen binär codierten Bitgewichts zu der Einrichtung (124) zum Subtrahieren und der Einrichtung (126) zum Addieren auf weist.

4. Analog/Digital-Wandler (100) nach Anspruch 3, dadurch gekennzeichnet, dass die Einrichtung zum Initialisieren den unteren und den oberen Bitgewichtwert (UW, OW) zu Beginn des ersten Wand lungsschritts auf das mittlere binär codierte Bitgewicht der Gruppe von binär codierten Bitgewichten initialisiert, und die Einrichtung zum Auslesen das maximale binär codierte Bit gewicht während des ersten Wandlungsschritts ausliest.

5. Analog/Digital-Wandler (100) nach Anspruch 3, dadurch gekennzeichnet, dass die Einrichtung zum Initialisieren den unteren und den oberen Bitgewichtwert (UW, OW) zu Beginn des ersten Wand lungsschritts auf das binär codierte Datenwort (DW) einer vorhergehenden Wandlung initialisiert, und die Einrichtung zum Auslesen ein binär codiertes Bitgewicht (BG) während des ersten Wandlungsschritts ausliest, das einem oberen und unte ren Bitgewichtwert zugeordnet ist, die sich in der Nähe des binär codierten Datenworts der vorhergehenden Wandlung befin den.

6. Analog/Digital-Wandler (100) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Digital-Analog-Wandler (108)

a) eine Kondensatorzellenmatrix (9), die aus matrixförmig in Spalten und Zeilen angeordneten Kondensatorzellen besteht, welche über Steuerleitungen durch thermometer-codierte Steu ersignale angesteuert werden;
b) eine erste Codiereinrichtung (6) zum Umcodierung der n höherwertigen Datenbits des umzuwandelnden Bitgewichtwerts in ein 2ⁿ Bit breites thermometer-codiertes Spalten- Steuersignal, das über Spaltensteuerleitungen (8) an die Kon densatorzellenmatrix (9) angelegt wird;
c) eine zweite Codiereinrichtung (11) zur Umcodierung der m niederwertigen Datenbits des umzuwandelnden Bitgewichtwerts in ein 2^m Bit breites thermometer-codiertes Zeilensteuersig nal, das über Zeilensteuerleitungen (12) an die Kondensator zellenmatrix (9) angelegt wird;
d) wobei jede Kondensatorzelle (13 _ij) der Kondensatorzellen matrix (9) jeweils eine zugehörige lokale Decodierschaltung (19 _ij) aufweist, die in Abhängigkeit von dem thermometer- codierten Zeilensteuersignal und dem thermometer-codierten Spaltensteuersignal Schalter (34, 35, 36, 37) ansteuert, die mindestens einen in der Kondensatorzelle (13 _ij) enthaltenen Kondensator (30, 31) an verschiedene Referenzspannungen (V_p, V_n) durchschalten.

7. Analog/Digital-Wandler (100) nach Anspruch 6, dadurch gekennzeichnet, dass die lokale Decodierschaltung (19 _ij) der in der i-ten Spalte und der j-ten Zeile angeordneten Kondensatorzelle (13 _ij) des Digital/Analog-Wandlers (108)
eine erste logische Schaltung (25) zur logischen NAND- Verknüpfung des an der i-ten Spaltensteuerleitung (8 _i) und des an der j-ten Zeilensteuerleitung (12 _j) anliegenden Sig nals,
eine zweite logische Schaltung (26) zur logischen Invertie rung des an der i-1-ten Spaltensteuerleitung (8 _i-1) anliegen den Signals und
eine dritte logische Schaltung (27) zur logischen NAND- Verknüpfung der Ausgangssignale der ersten logischen Schal tung (25) und der zweiten logischen Schaltung (26) zu einem lokalen Steuersignal für die Schalter (34, 35, 36, 37) der Kondensatorzelle (13 _ij) aufweist.

8. Analog/Digital-Wandler (100) nach Anspruch 6 oder 7, dadurch gekennzeichnet, dass die Kondensatorzellen (13 _ij) der Kondensatorzellenmatrix (9) des Digital/Analog-Wandlers (108) differentiell (9) auf gebaut sind.

9. Analog/Digital-Wandler (100) nach Anspruch 6, 7 oder 8, dadurch gekennzeichnet, dass die Kondensatorzelle (13 _ij) des Digital/Analog-Wandlers (108) zwei Kondensatoren (30, 31) mit gleicher Kapazität auf weist, die jeweils über zwei zugehörige Schalter (34, 35; 36, 37) an eine positive Referenzspannung (V_p) oder eine negative Referenzspannung (V_n) schaltbar sind.

10. Analog/Digital-Wandler (100) nach einem der Ansprüche 6 bis 9, dadurch gekennzeichnet, dass die lokale Decodierschaltung (19 _ij) des Digital/Analog- Wandlers (108) differentiell aufgebaut ist.

11. Analog/Digital-Wandler (100) nach einem der Ansprüche 6 bis 10, dadurch gekennzeichnet,
dass die lokale Decodierschaltung (19 _ij) des Digital/Analog- Wandlers (108) eine erste Decodiereinrichtung (19a), die in Abhängigkeit von den anliegenden thermometer-codierten Steu ersignalen die Schalter (34, 35) des ersten Kondensators (30) der differentiell aufgebauten Kondensatorzelle (13 _ij) ansteu ert, und
eine zweite Decodiereinrichtung (1%) aufweist, die in Abhän gigkeit von den anliegenden invertierten thermometer- codierten Steuersignalen die Schalter (36, 37) des zweiten Kondensators (31) der differentiell aufgebauten Kondensator zelle (13 _ij) ansteuert.

12. Analog/Digital-Wandler (100) nach einem der Ansprüche 6 bis 11, dadurch gekennzeichnet, dass die Kondensatoren (30, 31) der Kondensatorzellen (13 _ij) des Digital/Analog-Wandlers (108) jeweils einen ersten An schluss (32, 33), der mit zwei steuerbaren Schaltern (34, 35, 36, 37) zum Schalten an eine positive und eine negative Refe renzspannung (V_p, V_n) verbunden ist, und einen zweiten An schluss aufweisen, der mit einem gemeinsamen Potentialknoten (35a) der Kondensatorzellenmatrix (9) verbunden ist.

13. Analog/Digital-Wandler (100) nach einem der Ansprüche 6 bis 12, dadurch gekennzeichnet, dass der gemeinsame Potentialknoten (35a) der Kondensator zellenmatrix (9) des Digital/Analog-Wandlers (108) mit einem Signalausgang (3) des Digital/Analog-Wandlers (108) zur Abga be des analogen Ausgangssignals verbunden ist.

14. Analog/Digital-Wandler (100) nach einem der Ansprüche 6 bis 13, dadurch gekennzeichnet, dass die lokale Decodierschaltung (19 _ij) des Digital/Analog- Wandlers (108) über eine Pegelwandlerschaltung (43) zur Erhö hung des Spannungshubs an den Kondensatoren (30, 31) mit ei ner Versorgungsspannung (V_DD) versorgt wird.

15. Analog/Digital-Wandler (100) nach einem der Ansprüche 6 bis 14, dadurch gekennzeichnet, dass die Steuerleitungen (8, 12) des Digital/Analog-Wandlers (108) differentiell aufgebaut sind.

16. Analog/Digital-Wandler (100) nach einem der Ansprüche 6 bis 15, dadurch gekennzeichnet, dass der Digital/Analog-Wandler (108) ferner einen Puffer zum Einlesen der Referenzspannungen (V_p, V_n) oder des analogen Eingangssignals in die Kondensatorzellenmatrix aufweist und derart angeordnet ist, um das analoge Eingangssignal abzutas ten, und ferner mit der Einrichtung zum Vergleichen verbunden ist, um das analoge Eingangssignal und das analoge Bitge wichtsignal zu der Einrichtung zum Vergleichen zu liefern.

17. Analog/Digital-Wandler (100) nach einem der vorhergehen den Ansprüche, dadurch gekennzeichnet, dass die Wandlungschritte durch ein Taktsignal (CLK) gesteu ert werden.

18. Analog/Digital-Wandler (100) nach Anspruch 17, dadurch gekennzeichnet, dass der untere Bitgewichtwert (UW) und der obere Bitgewicht wert (OW) einen Takt vor dem Auswählen in der Einrichtung (114) zum Auswählen berechnet werden.

19. Analog/Digital-Wandler (100) nach einem der vorhergehen den Ansprüche, dadurch gekennzeichnet, dass die Gruppe der binär codierten Bitgewichte (BG) bei ei ner 10-Bit-Wandlung Bitgewichte von 512, 256, 128, 64, 32, 16, 8, 4, 2, 1 mit 10 Wandlungsschritten, oder 478, 255, 136, 72, 38, 20, 11, 6, 4, 2, 1 mit 11 Wandlungsschritten oder 447, 251, 142, 80, 45, 25, 14, 8, 5, 3, 2, 1 mit 12 Wand lungsschritten aufweist.

20. Analog/Digital-Wandler (100) nach einem der vorhergehen den Ansprüche, dadurch gekennzeichnet, dass die Einrichtung (102) zum Speichern einen Nur-Lese- Speicher (ROM), einen Direktzugriffsspeicher (RAM), einen e lektrisch löschbaren programmierbaren Nur-Lese-Speicher (EPROM) oder einen Dekoder aufweist.

21. Analog/Digital-Wandler (100) nach einem der vorhergehen den Ansprüche, dadurch gekennzeichnet, dass die erste, zweite und dritte Einrichtung (104, 106, 112) zum Zwischenspeichern jeweils ein Register aufweisen, das durch das Taktsignal (CLK) gesteuert wird.

22. Analog/Digital-Wandler (100) nach einem der vorhergehen den Ansprüche, dadurch gekennzeichnet, dass die Einrichtung (114) zum Auswählen einen digitalen Mul tiplexer aufweist.

23. Analog/Digital-Wandler (100) nach einem der vorhergehen den Ansprüche, dadurch gekennzeichnet, dass die Einrichtung (110) zum Vergleichen einen Komparator aufweist.

24. Analog/Digital-Wandler (100) nach einem der vorhergehen den Ansprüche, dadurch gekennzeichnet, dass der Analog/Digital-Wandler (100) ferner einen Puffer speicher (128) zum Ausgeben des binär codierten Datenworts (DW) aufweist.