DE10135559A1 - Statische Halbleiterspeichervorrichtung mit einem Redundanzsystem - Google Patents

Abstract

Die Erfindung betrifft das Gebiet der statischen Halbleiterspeichervorrichtungen und insbesondere eine statische Halbleiterspeichervorrichtung mit einem Redundanzsystem, das eine fehlerhafte Zeile oder Spalte durch eine Ersatzzeile oder -spalte ersetzt. Der SRAM enthält einen P-Kanal-MOD-Transistor (1), der entsprechend jeder Zeile vorgesehen ist und zwischen ein Ende der Speicherzellen-Stromversorgungsleitung (MVL) der entsprechenden Zeile und die Leitung des Stromversorgungspotentials (VDD') geschaltet ist und einen verhältnismäßigen hohen Leitungswiderstandswert besitzt, und eine Programmschaltung (2), die den P-Kanal-MOD-Transistor (1) elektrisch nichtleitend macht, wenn eine Sicherung (3) getrennt ist. Somit wird verhindert, daß elektrische Ströme zu einem kurzgeschlossenen Teil der fehlerhaften Speicherzelle MC fließen, wobei der elektrische Leckstrom selbst beim Erzeugen einer Einklinkerscheinung auf einen kleinen Wert beschränkt werden kann.

Description

Die Erfindung betrifft das Gebiet der statischen Halbleiter­ speichervorrichtungen und insbesondere eine statische Halb­ leiterspeichervorrichtung mit einem Redundanzsystem, das eine fehlerhafte Zeile oder Spalte durch eine Ersatzzeile oder -spalte ersetzt.

Fig. 10 ist ein Blockschaltplan eines (im folgenden als SRAM bezeichneten) statischen Schreib-Lese-Speichers.

Wie in Fig. 10 gezeigt ist, enthält dieser SRAM mehrere in mehreren Zeilen und mehreren Spalten (in dem in Fig. 10 ge­ zeigten Beispiel in vier Zeilen und vier Spalten) angeordnete Speicherzellen MC, eine entsprechend jeder Zeile vorgesehene Wortleitung WL und ein entsprechend jeder Spalte vorgesehenes Bitleitungspaar BL, /BL.

Ferner enthält dieser SRAM die Bitleitungslasten 31, 32, die entsprechend jedem Bitleitungspaar BL, /BL vorgesehen sind, um das entsprechende Bitleitungspaar BL, /BL auf einen H-Pe­ gel zu laden, ein Daten-Eingabe/Ausgabe-Leitungspaar IO, /IO, ein Spaltenauswahlgatter 33, das entsprechend jedem Bitlei­ tungspaar BL, /BL vorgesehen ist, um das entsprechende Bit­ leitungspaar BL, /BL mit dem Daten-Eingabe/Ausgabe-Leitungs­ paar IO, /IO zu verbinden, und eine Spaltenauswahlleitung CSL, die entsprechend jedem Bitleitungspaar BL, /BL vorgese­ hen ist.

Die Bitleitungslasten 31, 32 enthalten ein Paar P-Kanal-MOS- Transistoren, die jeweils zwischen das Stromversorgungspoten­ tial VDD und ein Ende der Bitleitungen BL, /BL geschaltet sind, und deren Gates beide an die Leitung eines Massepoten­ tials VSS angeschlossen sind. Das Spaltenauswahlgatter 33 enthält ein Paar N-Kanal-MOS-Transistoren, die jeweils zwi­ schen das andere Ende der Bitleitungen BL, /BL und ein Ende der Daten-Eingabe/Ausgabe-Leitungen IO, /IO geschaltet sind, und deren Gates beide über die Spaltenauswahlleitung CSL an einen Spaltendecodierer 37 angeschlossen sind.

Ferner enthält dieser SRAM einen Zeilendecodierer 34, eine Steuerschaltung 36, einen Spaltendecodierer 37, eine Schreib­ schaltung 38 und eine Leseschaltung 39. Der Zeilendecodierer 34 wählt gemäß einem von außen angelegten Zeilenadressensi­ gnal aus mehreren Wortleitungen WL eine Wortleitung WL aus und hebt die ausgewählte Wortleitung WL von einem L-Pegel, d. h. von einem nicht ausgewählten Pegel, auf einen H-Pegel, d. h. auf einen ausgewählten Pegel, an. Der Zeilendecodierer 34 enthält einen N-Kanal-MOS-Transistor 35, der entsprechend jeder Wortleitung WL vorgesehen ist, um die entsprechende Wortleitung WL auf einen L-Pegel, d. h. auf den nicht ausge­ wählten Pegel, einzustellen. Fig. 10 zeigt einen Zustand, in dem das Stromversorgungspotential VDD an das Gate jedes N- Kanal-MOS-Transistors 35 angelegt ist, während jede Wortlei­ tung WL über den entsprechenden N-Kanal-MOS-Transistor 35 geerdet ist. Die Steuerschaltung 36 steuert den gesamten SRAM gemäß einem von außen angelegten Steuersignal. Der Spaltende­ codierer 37 wählt gemäß einem von außen angelegten Spalten­ adressensignal aus mehreren Spaltenauswahlleitungen CSL eine Spaltenauswahlleitung CSL aus und hebt die ausgewählte Spal­ tenauswahlleitung CSL von dem L-Pegel, d. h. von dem nicht ausgewählten Pegel, auf den H-Pegel, d. h. auf den ausgewähl­ ten Pegel, an.

Die Schreibschaltung 38 und die Leseschaltung 39 sind beide an das andere Ende des Daten-Eingabe/Ausgabe-Leitungspaars IO, /IO angeschlossen. Die Schreibschaltung 38 schreibt die von außen angelegten Daten DI in eine durch den Zeilendeco­ dierer 34 und den Spaltendecodierer 37 ausgewählte Speicher­ zelle MC. Die Leseschaltung 39 gibt die Lesedaten DO aus ei­ ner durch den Zeilendecodierer 34 und den Spaltendecodierer 37 ausgewählten Speicherzelle MC nach außen aus.

Nachfolgend wird eine Operation des in Fig. 10 gezeigten SRAMs beschrieben. Zum Zeitpunkt einer Schreiboperation wird die Wortleitung WL der dem Zeilenadressensignal entsprechen­ den Zeile durch den Zeilendecodierer 34 auf den H-Pegel, d. h. auf den ausgewählten Pegel, angehoben, wobei jede Spei­ cherzelle MC in der Zeile aktiviert wird. Nachfolgend wird die Spaltenauswahlleitung CSL der dem Spaltenadressensignal entsprechenden Spalte durch den Spaltendecodierer 37 auf den H-Pegel, d. h. auf den ausgewählten Pegel, angehoben, wobei die aktivierte Speicherzelle MC in der Spalte über das Bit­ leitungspaar BL, /BL, das Spaltenauswahlgatter 33 und das Daten-Eingabe/Ausgabe-Leitungspaar IO, /IO mit der Schreib­ schaltung 38 verbunden wird.

Um die Schreibdaten DI in eine aktivierte Speicherzelle MC zu schreiben, stellt die Schreibschaltung 38 eine der beiden Daten-Eingabe/Ausgabe-Leitungen IO, /IO gemäß den von außen angelegten Daten DI auf den H-Pegel ein, während sie die an­ dere auf den L-Pegel einstellt. Wenn die Wortleitung WL und die Spaltenauswahlleitung CSL auf den L-Pegel, d. h. auf den nicht ausgewählten Pegel, abgesenkt werden, werden die Daten in der Speicherzelle MC gespeichert.

In einer Leseoperation wird die Spaltenauswahlleitung CSL der dem Spaltenadressensignal entsprechenden Spalte durch den Spaltendecodierer 37 auf den H-Pegel, d. h. auf den ausge­ wählten Pegel, angehoben, wobei jede Speicherzelle MC in der ausgewählten Spalte über das Bitleitungspaar BL, /BL, das Spaltenauswahlgatter 33 und das Daten-Eingabe/Ausgabe-Lei­ tungspaar IO, /IO mit der Leseschaltung 39 verbunden wird. Nachfolgend wird die Wortleitung WL der dem Zeilenadressensi­ gnal entsprechenden Zeile durch den Zeilendecodierer 34 auf den H-Pegel, d. h. auf den ausgewählten Pegel, angehoben, um jede Speicherzelle MC in der Zeile zu aktivieren. Dies ermög­ licht, daß elektrische Ströme von einer der beiden Bitleitun­ gen BL, /BL gemäß den in der durch die Decodierer 37, 34 aus­ gewählten Speicherzelle MC gespeicherten Daten zu der Spei­ cherzelle MC fließen, wodurch das Potential einer der beiden Daten-Eingabe/Ausgabe-Leitungen IO, /IO sinkt. Die Leseschal­ tung 39 vergleicht die Potentiale der Daten-Eingabe/Ausgabe- Leitungen IO, /IO und gibt die Ausgabedaten DO gemäß den Ver­ gleichsergebnissen nach außen aus.

Fig. 11A ist ein Schaltplan einer Speicherzelle MC. Wie in Fig. 11A gezeigt ist, enthält die Speicherzelle MC die Last­ transistoren (P-Kanal-MOS-Transistoren) 41, 42, die Treiber­ transistoren (N-Kanal-MOS-Transistoren) 43, 44 und die Zugriffstransistoren (N-Kanal-MOS-Transistoren) 45, 46. Die P-Kanal-MOS-Transistoren 41, 42 sind jeweils zwischen die Speicherzellen-Stromversorgungsleitung MVL und die Ablagekno­ ten N1, N2 geschaltet, wobei ihre Gates jeweils an die Knoten N2, N1 angeschlossen sind. Der Speicherzellen-Stromversor­ gungsleitung MVL wird das Stromversorgungspotential VDD zuge­ führt. Die N-Kanal-MOS-Transistoren 43, 44 sind jeweils zwi­ schen die Ablageknoten N1, N2 und eine Speicherzellen-Masse­ leitung MGL geschaltet, wobei ihre Gates jeweils an die Kno­ ten N2, N1 angeschlossen sind. Die N-Kanal-MOS-Transistoren 45, 46 sind jeweils zwischen die Ablageknoten N1, N2 und die Bitleitungen BL, /BL geschaltet, wobei ihre Gates beide an die Wortleitung WL angeschlossen sind.

In einer Schreiboperation wird eine der Bitleitungen BL, /BL gemäß den Schreibdaten DI auf den H-Pegel eingestellt, wäh­ rend die andere auf den L-Pegel eingestellt wird. Nachfolgend wird die Wortleitung WL auf den H-Pegel, d. h. auf den ausge­ wählten Pegel, eingestellt, wodurch die N-Kanal-MOS-Transi­ storen 45, 46 elektrisch leitend werden und die Pegel der Bitleitungen BL, /BL jeweils an die Ablageknoten N1, N2 ange­ legt werden. Wenn der H-Pegel und der L-Pegel jeweils an die Ablageknoten N1, N2 angelegt werden, werden die MOS-Transi­ storen 41, 44 elektrisch leitend, während die MOS-Transisto­ ren 42, 43 elektrisch nichtleitend werden, wodurch die Pegel­ der Ablageknoten N1, N2 durch die MOS-Transistoren 41 bis 44 zwischengespeichert werden. Wenn ferner der L-Pegel und der H-Pegel jeweils an die Ablageknoten N1, N2 angelegt werden, werden die MOS-Transistoren 42, 43 elektrisch leitend, wäh­ rend die MOS-Transistoren 41, 44 elektrisch nichtleitend wer­ den, wodurch die Pegel der Ablageknoten N1, N2 durch die MOS- Transistoren 41 bis 44 zwischengespeichert werden. Wenn die Wortleitung WL auf den L-Pegel, d. h. auf den nicht ausge­ wählten Pegel, eingestellt wird, werden die N-Kanal-MOS-Tran­ sistoren 45, 46 elektrisch nichtleitend, wodurch die Pegel der Ablageknoten N1, N2 erhalten bleiben.

In einer Leseoperation wird jede der Bitleitungen BL, /BL durch die Bitleitungslasten 31, 32 aus Fig. 10 auf den H-Pe­ gel geladen. Wenn die Wortleitung WL auf den H-Pegel, d. h. auf den ausgewählten Pegel, eingestellt wird, werden die N- Kanal-MOS-Transistoren 45, 46 elektrisch leitend. Falls in den Ablageknoten N1, N2 der H-Pegel bzw. der L-Pegel zwi­ schengespeichert ist, fließen elektrische Ströme von der Bit­ deitung /BL über die. N-Kanal-MOS-Transistoren 46, 44 zu der Speicherzellen-Masseleitung MGL, wodurch die Bitleitungen BL, /BL auf den H-Pegel bzw. auf den L-Pegel gebracht werden. Falls in den Ablageknoten N1, N2 der L-Pegel bzw. der H-Pegel gespeichert ist, fließen elektrische Ströme von der Bitlei­ tung BL über die N-Kanal-MOS-Transistoren 45, 43 zu der Spei­ cherzellen-Masseleitung MGL, wodurch die Bitleitungen BL, /BL auf den L-Pegel bzw. auf den H-Pegel gebracht werden. Durch den Vergleich der Pegel der Bitleitungen BL und /BL werden die in der Speicherzelle MC gespeicherten Daten ausgelesen. Wenn die Wortleitung WL auf den L-Pegel, d. h. auf den nicht ausgewählten Pegel, eingestellt wird, werden die N-Kanal-MOS- Transistoren 45, 46 elektrisch nichtleitend, wobei die Opera­ tion des Lesens der Daten abgeschlossen wird.

Fig. 11B ist eine Ansicht, die eine Anordnung der Speicher­ zelle zeigt. An der Oberfläche eines Siliciumsubstrats sind parallel zwei Gate-Elektroden GE1, GE2 ausgebildet, die in Fig. 11B in Y-Richtung verlaufen, während eine Wortleitung WL ausgebildet ist, die in Fig. 11B in X-Richtung verläuft. Die Gate-Elektroden GE1, GE2 und die Wortleitung WL sind aus ei­ ner Polysiliciumschicht ausgebildet. An einem Ende der Gate- Elektroden GE1, GE2 sind jeweils von einer Seite zur anderen die aktiven P-Schichten PA1, PA2 ausgebildet. Am anderen Ende der Gate-Elektrode GE1 und an einem Ende der Wortleitung WL ist von einer Seite zur anderen eine aktive N-Schicht NA1 ausgebildet. Am anderen Ende der Gate-Elektrode GE2 und am anderen Ende der Wortleitung WL ist von einer Seite zur ande­ ren eine aktive N-Schicht NA2 ausgebildet.

Die aktive P-Schicht PA1 zusammen mit der Gate-Elektrode GE1 und die aktive P-Schicht PA2 zusammen mit der Gate-Elektrode GE2 bilden jeweils die P-Kanal-MOS-Transistoren 41, 42. Die aktive N-Schicht NA1 zusammen mit der Gate-Elektrode GE1 und die aktive N-Schicht NA2 zusammen mit der Gate-Elektrode GE2 bilden jeweils die N-Kanal-MOS-Transistoren 43, 44. Die ak­ tive N-Schicht NA1 zusammen mit der Wortleitung WL und die aktive N-Schicht NA2 zusammen mit der Wortleitung WL bilden jeweils die N-Kanal-MOS-Transistoren 45, 46.

Außerdem sind mehrere lokale Verdrahtungsleitungen LL ausge­ bildet. In Fig. 11B sind die lokalen Verdrahtungsleitungen LL und die aktiven Schichten in dem Teil, in dem sich die loka­ len Leitungen LL mit den aktiven Schichten überschneiden, in einem leitenden Zustand. Die aktiven Schichten PA1 und PA2 an einem Ende (die Sources der P-Kanal-MOS-Transistoren 41, 42) sind beide an die Speicherzellen-Stromversorgungsleitung MVL angeschlossen. Die Speicherzellen-Stromversorgungsleitung MVL ist mit der lokalen Verdrahtungsleitung LL1 konstruiert.

Das andere Ende der aktiven P-Schicht PA1 (der Drain des P- Kanal-MOS-Transistors 41) ist über die lokale Verdrahtungs­ leitung LL2 an einen Mittelteil der aktiven N-Schicht NA1 (den Drain der N-Kanal-MOS-Transistoren 43, 45) angeschlos­ sen. Das andere Ende der aktiven P-Schicht PA2 (der Drain des P-Kanal-MOS-Transistors 42) ist über die lokale Verdrahtungs­ leitung LL3 an einen Mittelteil der aktiven N-Schicht NA2 (den Drain der N-Kanal-MOS-Transistoren 44, 46) angeschlos­ sen. Die lokalen Verdrahtungsleitungen LL2, LL3 sind jeweils über die Kontaktlöcher CH, CH an die Gate-Elektroden GE2, GE1 angeschlossen.

Ferner sind die Bitleitungen BL, /BL und die Speicherzellen- Masseleitungen MGL, MGL mit einer parallelen ersten Alumini­ umverdrahtungsschicht ausgebildet, die in Fig. 11B in Y-Rich­ tung verläuft. Die aktiven N-Schichten NA1, NA2 an einem Ende (die Sources der N-Kanal-MOS-Transistoren 43, 44) sind je­ weils über die Kontaktlöcher CH, CH an die Speicherzellen- Masseleitungen MGL, MGL angeschlossen. Die aktiven N-Schich­ ten NA1, NA2 am anderen Ende (die Drains der N-Kanal-MOS- Transistoren 45, 46) sind jeweils über die Kontaktlöcher CH, CH an die Bitleitungen BL, /BL angeschlossen.

Wie in den Fig. 12A und 12B gezeigt ist, ist das Substrat der Speicherzelle MC in der Weise ausgebildet, daß es eine Drei­ wannenstruktur besitzt. Das heißt, an der Oberfläche eines P- Siliciumsubstrats 47 ist eine vergrabene N⁺-Schicht 48 ausge­ bildet, an deren Oberfläche mehrere (in den Fig. 12A und 12B drei) N-Wannen NW ausgebildet sind. Zwischen den drei N-Wan­ nen NW sind jeweils zwei P-Wannen PW ausgebildet. Jede Spei­ cherzelle ist an der Oberfläche einer N-Wanne NW und einer P- Wanne PW ausgebildet, die zueinander benachbart sind. Die in Fig. 11B gezeigten aktiven P-Schichten PA1, PA2 sind an der Oberfläche der N-Wanne NW ausgebildet, während an der Ober­ fläche der P-Wanne PW die aktiven N-Schichten NA1, NA2 ausge­ bildet sind. In den Fig. 12A und 12B sind 16 in vier Zeilen- und vier Spalten angeordnete Speicherzellen MC gezeigt. Da in der Dreiwannenstruktur in dem P-Siliciumsubstrat 47 erzeugte Elektron-Loch-Paare durch die vergrabene N⁺-Schicht eingefan­ gen werden, wird das Auftreten von weichen Fehlern unter­ drückt.

In einem solchen SRAM können sich während der Produktion mög­ licherweise Fremdkörper an die Speicherzellen MC anheften, die (1) einen Kurzschluß zwischen den Ablageknoten N1, N2, (2) einen Kurzschluß zwischen den Knoten N1 oder N2 und der Speicherzellen-Stromversorgungsleitung MVL, (3) einen Kurz­ schluß zwischen dem Ablageknoten N1 oder N2 und der Speicher­ zellen-Masseleitung MGL, (4) einen Kurzschluß zwischen dem Ablageknoten N1 oder N2 und der Wortleitung WL, (5) einen Kurzschluß zwischen dem Ablageknoten N1 oder N2 und der Bit­ leitung BL oder /BL, (6) einen Kurzschluß zwischen der Bit­ leitung BL oder /BL und der Wortleitung WL, (7) einen Kurz­ schluß zwischen der Wortleitung WL und der Speicherzellen- Stromversorgungsleitung MVL, (8) einen Kurzschluß zwischen der Bitleitung BL oder /BL und der Speicherzellen-Masselei­ tung MGL oder (9) einen Kurzschluß zwischen der Speicherzel­ len-Stromversorgungsleitung MVL und der Speicherzellen-Masse­ leitung MGL verursachen. Da die Bitleitungen BL, /BL und die Speicherzellen-Masseleitungen MGL, MGL parallel und benach­ bart zueinander angeordnet sind, besteht in der in Fig. 11 gezeigten Speicherzelle MC eine besondere Neigung zum Auftre­ ten des Kurzschlusses (8).

Die Speicherzelle MC, in der ein solcher Kurzschluß aufgetre­ ten ist, arbeitet nicht richtig. Somit wird in einem SRAM ein Redundanzsystem angewendet, in dem der SRAM eine Ersatzzeile oder -spalte, die die Zeile oder Spalte, die eine fehlerhafte Speicherzelle MC enthält, ersetzt, und eine Programmschal­ tung, die die Adresse der fehlerhaften Zeile oder Spalte pro­ grammiert, enthält, wodurch bei der Eingabe der Adresse der­ fehlerhaften Zeile oder Spalte anstelle der fehlerhaften Zeile oder Spalte die Ersatzzeile oder -spalte ausgewählt wird, so daß das fehlerhafte Produkt korrigiert wird.

Beim einfachen Ersatz der fehlerhaften Zeile oder Spalte durch eine Ersatzzeile oder -spalte fließen aber weiter Leck­ ströme über den kurzgeschlossenen Teil, wodurch die elektri­ schen Standby-Ströme größer als ein Referenzwert sind. Somit werden verschiedene Verfahren vorgeschlagen, um den elektri­ schen Standby-Strom zu verringern.

In einem in Fig. 13 gezeigten Verfahren ist entsprechend je­ der Speicherzellenzeile eine Sicherung 50 vorgesehen. Die Sicherung 50 ist zwischen die Speicherzellen-Stromversor­ gungsleitung MVL der entsprechenden Zeile und die Leitung des Stromversorgungspotentials VDD' geschaltet und wird durchge­ schmolzen, wenn die entsprechende Zeile fehlerhaft ist. Wenn die Sicherung 50 durchgeschmolzen ist, wird der elektrische Strom, der von der Leitung des Stromversorgungspotentials VDD' zuder Speicherzellen-Stromversorgungsleitung MVL und zu dem kurzgeschlossenen Teil der fehlerhaften Speicherzelle fließt, selbst in Anwesenheit der Kurzschlüsse (1) bis (4), (7) und (9) abgeschaltet, wodurch der elektrische Standby- Strom verringert wird. Ein solches Verfahren ist beispiels­ weise in JP 07-230699 offenbart.

Dieses Verfahren führt allerdings zu einem Problem, daß eine unzureichend durchgeschmolzene Sicherung 50 zu einer ungenü­ genden Verringerung des elektrischen Standby-Stroms führt.

Ferner ist Fig. 14 eine ausführliche Ansicht eines SRAMs, auf den das in Fig. 13 gezeigte Verfahren angewendet wird. Wie in Fig. 14 gezeigt ist, enthält dieser SRAM eine Wannen-Strom­ versorgungsleitung WVL und eine Wannen-Masseleitung WGL, die für mehrere Spalten (64 Spalten in Fig. 14) angeordnet sind. Jede Wannen-Stromversorgungsleitung WVL empfängt ein Strom­ versorgungspotential VDD und ist über ein Kontaktloch CH mit jeder N-Wanne NW aus Fig. 12 verbunden. Jede Wannen-Masselei­ tung WGL empfängt ein Massepotential VSS und ist über ein Kontaktloch CH mit jeder P-Wanne PW aus den Fig. 12A und 12B verbunden. Dies kann verhindern, daß elektrische Ströme von der aktiven Schicht PA oder NA des MOS-Transistors zu der Wanne NW oder PW fließen. Jede Speicherzellen-Stromversor­ gungsleitung MVL ist über eine Sicherung 50 an die Leitung des Stromversorgungspotentials VDD' (VDD' = VDD) angeschlos­ sen. Das Pad für das Stromversorgungspotential VDD' und das Pad für das Stromversorgungspotential VDD sind getrennt vor­ gesehen. Dies erleichtert die Untersuchung der Ursache des mangelhaften elektrischen Standby-Stroms.

Der SRAM besitzt jedoch ein Problem, daß er schwach gegenüber einem Einklinken ist. Mit anderen Worten, wie in den Fig. 15A und 15B gezeigt ist, bilden die N-Wanne NW und die P-Wanne PW jeweils Widerstandselemente 51, 52. Da der Abstand zwischen den Wannen-Stromversorgungsleitungen WVL, WVL und der Abstand zwischen den Wannen-Masseleitungen WGL, WGL in diesem in Fig. 14 gezeigten SRAM lang ist, ist der Widerstandswert je­ des Widerstandselements 51, 52 groß. Ferner bildet die aktive P-Schicht PA1 des P-Kanal-MOS-Transistors 41 zusammen mit der N-Wanne NW und der P-Wanne PW einen PNP-Bipolartransistor 53, während die aktive N-Schicht NA1 des N-Kanal-MOS-Transistors 43 zusammen mit der N-Wanne NW und der P-Wanne PW einen NPN- Bipolartransistor 54 bildet.

Wenn aus irgendeinem Grund in der N-Wanne oder in der P-Wanne ein Einklink-Auslöser erzeugt wird, der das Potential zwi­ schen der Basis und dem Emitter der Transistoren 53, 54 in Durchlaßrichtung einstellt, fließt der elektrische Kollektor­ strom des Transistors 53 in das Widerstandselement 52 (die P- Wanne PW) und erhöht das Durchlaßpotential zwischen der Basis- und dem Emitter des Transistors 54, während außerdem der elektrische Kollektor-Strom des Transistors 54 das Durchlaß­ potential zwischen der Basis und dem Emitter des Transistors 53 erhöht. Dies führt dazu, daß von den Leitungen der Strom­ versorgungspotentiale VDD, VDD' ein hoher elektrischer Strom zu der Leitung des Massepotentials VSS fließt, der den SRAM zerstört. Da der Widerstand der Sicherung 50 hier einen klei­ nen Wert von nicht mehr als 10 Ω besitzt, wird der über den Transistor 53 fließende elektrische Strom durch die Sicherung 50 nicht begrenzt.

Ferner sind in dem Verfahren nach Fig. 16 entsprechend jeder Speicherzellenzeile eine Programmschaltung 60 und eine Strom­ versorgungspotential-Anlegeschaltung 66 vorgesehen. Die Pro­ grammschaltung 60 enthält eine Sicherung 61, die N-Kanal-MOS- Transistoren 62, 63, einen P-Kanal-MOS-Transistor 64 und ei­ nen Kondensator 65. Die Sicherung 61 und der N-Kanal-MOS- Transistor 62 sowie die MOS-Transistoren 64, 63 sind zwischen der Leitung des Stromversorgungspotentials VDD und der Lei­ tung des Massepotentials VSS in Serie geschaltet. Die Gates der MOS-Transistoren 64, 63 sind beide an einen Knoten N61 zwischen der Sicherung 61 und dem N-Kanal-MOS-Transistor 62 angeschlossen. Ein an diesem Knoten N61 erscheinendes Signal wird zu einem Ausgangssignal ϕE dieser Programmschaltung 60. Das Gate des N-Kanal-MOS-Transistors 62 ist an den Drain des N-Kanal-MOS-Transistors 63 (den Knoten N63) angeschlossen. Der Kondensator 65 ist zwischen die Leitung des Stromversor­ gungspotentials VDD und den Knoten N63 geschaltet. Die Strom­ versorgungspotential-Anlegeschaltung 66 enthält die Inverter 67 mit einer geraden Anzahl von Stufen (in Fig. 16 zwei Stu­ fen), die zwischen dem Ausgangsknoten N61 der Programmschal­ tung 60 und der entsprechenden Speicherzellen-Stromversor­ gungsleitung MVL in Serie geschaltet sind.

Falls die Sicherung 61 nicht durchgeschmolzen worden ist, wird das Stromversorgungspotential VDD über die Sicherung 61 an den Knoten N61 angelegt, wobei das Signal ϕE auf den H-Pe­ gel gebracht wird, so daß das Stromversorgungspotential VDD an die Speicherzellen-Stromversorgungsleitung MVL angelegt wird. Falls die Sicherung 61 durchgeschmolzen worden ist, wird das Stromversorgungspotential VDD beim Einschalten über den Kondensator 65 an den Knoten N63 angelegt, wobei die MOS- Transistoren 62, 64 elektrisch leitend werden, während der MOS-Transistor 63 elektrisch nichtleitend und das Signal ϕE auf den L-Pegel gebracht wird, so daß die Speicherzellen- Stromversorgungsleitung MVL geerdet wird. Somit wird der elektrische Standby-Strom selbst in Anwesenheit der Kurz­ schlüsse (1) bis (4), (7) und (9) verringert. Ein solches Verfahren ist beispielsweise in JP 07-230699 offenbart.

Dieses Verfahren besitzt jedoch ein Problem, daß der elektri­ sche Standby-Strom nicht verringert werden kann, wenn die Sicherung 61 unzureichend durchgeschmolzen worden ist, da das Signal ϕE auf den H-Pegel gebracht wird, um das Stromversor­ gungspotential VDD an die Speicherzellen-Stromversorgungslei­ tung MVL anzulegen.

Da ferner die Speicherzellen-Stromversorgungsleitung MVL der fehlerhaften Zeile auf das Massepotential VSS festgesetzt ist, wird ein schlechter elektrischer Standby-Strom erzeugt, wenn die Signalleitung des zur Standby-Zeit auf den H-Pegel eingestellten Signals und die auf das Massepotential VSS ein­ gestellte Speicherzellen-Stromversorgungsleitung MVL kurzge­ schlossen werden.

Ferner ist in dem in Fig. 17 gezeigten Verfahren entsprechend jeder Speicherzellenspalte eine Sicherung 70 vorgesehen. Die Sicherung 70 ist zwischen die Leitung des Stromversorgungspo­ tentials VDD und die Sources der P-Kanal-MOS-Transistoren 31, 32 eingesetzt und wird durchgeschmolzen, wenn festgestellt­ wird, daß die entsprechende Spalte fehlerhaft ist. Wenn die Sicherung 70 durchgeschmolzen ist, wird der elektrische Standby-Strom verringert, da der elektrische Strom, der von der Leitung des Stromversorgungspotentials VDD über die P- Kanal-MOS-Transistoren 31, 32 und über das Bitleitungspaar BL, /BL zu dem kurzgeschlossenen Teil der fehlerhaften Spei­ cherzelle fließt, selbst in Anwesenheit der Kurzschlüsse (S), (6) und (8) abgeschaltet wird.

Jedoch besitzt auch dieses Verfahren ein Problem, daß eine unzureichend durchgeschmolzene Sicherung 70 zu einer unzurei­ chenden Verringerung des elektrischen Standby-Stroms führt.

Ferner empfangen in dem in Fig. 18 gezeigten Verfahren die Gates der P-Kanal-MOS-Transistoren 31, 32 anstelle des Masse­ potentials VSS das Signal ϕE. Zur Standby-Zeit wird das Si­ gnal ϕE auf den H-Pegel, d. h. auf einen inaktiven Pegel, ge­ bracht, wodurch die P-Kanal-MOS-Transistoren 31, 32 elek­ trisch nichtleitend werden. Da der von der Leitung des Strom­ versorgungspotentials VDD über die P-Kanal-MOS-Transistoren 31, 32 und das Bitleitungspaar BL, /BL zu dem kurzgeschlosse­ nen Teil der Speicherzelle MC fließende elektrische Strom selbst bei Anwesenheit der Kurzschlüsse (5), (6) und (8) aus­ geschaltet wird, wird somit der elektrische Standby-Strom verringert. Zur aktiven Zeit wird das Signal 45 auf den L-Pe­ gel, d. h. auf einen aktiven Pegel, gebracht, wodurch die P- Kanal-MOS-Transistoren 31, 32 elektrisch leitend werden, was zu dem gleichen Zustand wie bei dem in Fig. 10 gezeigten SRAM führt.

Dieses Verfahren führt aber zu einem Problem, daß beim Ändern der Betriebsart von der Standby-Betriebsart in die Lese-Be­ triebsart, da jedes Bitleitungspaar BL, /BL zur Standby-Zeit in einen schwebenden Zustand eingestellt ist, eine Zeitdauer für den Übergang jedes Bitleitungspaars BL, /BL auf den H- Pegel erforderlich ist, wodurch die Lesegeschwindigkeit ver­ ringert wird.

Ferner besitzen die in den Fig. 13 bis 18 gezeigten Verfahren ein Problem, daß der elektrische Standby-Strom, selbst wenn er in Anwesenheit einiger der Kurzschlüsse (1) bis (9) ver­ ringert werden kann, in Anwesenheit eines anderen Kurzschlus­ ses nicht verringert werden kann. Obgleich beispielsweise in dem in Fig. 13 gezeigten Verfahren der elektrische Standby- Strom in Anwesenheit der Kurzschlüsse (1) bis (4), (7) und (9) verringert werden kann, kann er in Anwesenheit des Kurz­ schlusses (6) nicht verringert werden, da er von den Bitlei­ tungen BL, /BL auf dem H-Pegel zu der Wortleitung WL auf dem L-Pegel kriecht. Obgleich ferner in dem in Fig. 17 gezeigten Verfahren der elektrische Standby-Strom in Anwesenheit der Kurzschlüsse (5), (6) und (8) verringert werden kann, kann er in Anwesenheit der Kurzschlüsse (1) bis (4), (7) und (9) nicht verringert werden, da er von der Speicherzellen-Strom­ versorgungsleitung MVL zur Leitung des Massepotentials VSS kriecht.

Der Erfindung liegt daher die Aufgabe zugrunde, eine stati­ sche Halbleiterspeichervorrichtung mit einem verringerten elektrischen Standby-Strom zu schaffen, die widerstandsfähig gegenüber einem Einklinken ist.

Diese Aufgabe wird erfindungsgemäß gelöst durch eine stati­ sche Halbleiterspeichervorrichtung nach Anspruch 1. Weiter­ bildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.

Eine statische Halbleiterspeichervorrichtung gemäß der Erfin­ dung umfaßt ein erstes Schaltelement, das entsprechend jeder Wortleitung vorgesehen ist und zwischen die entsprechende Wortleitung und eine Leitung auf einem Referenzpotential ge­ schaltet ist, und das die entsprechenden Speicherzellen da­ durch, daß es elektrisch leitend wird, wenn die entsprechende Wortleitung nicht ausgewählt ist, in einen inaktiven Zustand einstellt, eine Stromversorgungsleitung, die entsprechend jeder Zeile oder Spalte vorgesehen ist, und deren eines Ende an einen Stromversorgungsknoten jeder Speicherzelle in der entsprechenden Zeile oder Spalte angeschlossen ist, ein zwei­ tes Schaltelement, das entsprechend jeder Stromversorgungs­ leitung vorgesehen ist, und das zwischen das andere Ende der entsprechenden Stromversorgungsleitung und eine Leitung eines Stromversorgungspotentials geschaltet ist, wobei das zweite Schaltelement einen vorgegebenen Leitungswiderstandswert be­ sitzt, der größer als ein Leitungswiderstandswert des ersten Schaltelements ist, und eine Programmschaltung, die entspre­ chend jeder Zeile oder Spalte vorgesehen ist, und die eine Sicherung enthält, die durchgeschmolzen wird, wenn die ent­ sprechende Zeile oder Spalte fehlerhaft ist, wobei die Pro­ grammschaltung das zweite Schaltelement elektrisch nichtlei­ tend macht, wenn die Sicherung durchgeschmolzen ist.

Somit kann durch Trennen der Sicherung der Programmschaltung entsprechend einer fehlerhaften Zeile oder Spalte die Strom­ versorgungsleitung der Zeile oder Spalte dadurch, daß das zweite Schaltelement elektrisch nichtleitend gemacht wird, in einen schwebenden Zustand gebracht werden. Im Ergebnis kann ein Kriechen der elektrischer Ströme zu einem kurzgeschlosse­ nen Teil der Speicherzellen und von elektrischen Strömen, die zwischen der Stromversorgungsleitung und der Signalleitung fließen, verhindert werden, wodurch die elektrischen Standby- Ströme verringert werden. Da das zweite Schaltelement einen vorgegebenen Leitungswiderstandswert besitzt, der größer als der Leitungswiderstandswert des ersten Schaltelements ist, kann ferner ein Kurzschluß der Stromversorgungsleitung zu der Wortleitung oder dergleichen erfaßt werden, wobei die elek­ trischen Standby-Ströme dadurch verringert werden können, daß­ die Stromversorgungsleitung in einen schwebenden Zustand ge­ bracht wird. Da das zweite Schaltelement einen verhältnismä­ ßig großen vorgegebenen Leitungswiderstandswert besitzt, kön­ nen ferner elektrische Leckströme selbst dann unterdrückt werden, wenn eine Einklinkerscheinung auftritt.

Vorzugsweise sind die Stromversorgungsleitung und die Pro­ grammschaltung entsprechend jeder Spalte vorgesehen, wobei die statische Halbleiterspeichervorrichtung ferner umfaßt: ein Bitleitungs-Lastelement, das entsprechend jeder Bitlei­ tung vorgesehen ist und dessen eine Elektrode an die entspre­ chende Bitleitung angeschlossen ist, und ein drittes Schalt­ element, das entsprechend jeder Spalte vorgesehen ist und zwischen die andere Elektrode jedes Bitleitungs-Lastelements der entsprechenden Spalte und eine Leitung eines Stromversor­ gungspotentials geschaltet ist, wobei die Programmschaltung das dritte Schaltelement sowie das zweite Schaltelement elek­ trisch nichtleitend macht, wenn die Sicherung durchgeschmol­ zen ist. In diesem Fall können durch Trennen einer Sicherung entsprechend der fehlerhaften Spalte die von der Stromversor­ gungsleitung und von dem Bitleitungspaar der Spalte fließen­ den elektrischen Ströme ausgeschaltet werden.

Vorzugsweise enthält die Programmschaltung ein viertes Schaltelement, das zwischen einen ersten Knoten und eine Lei­ tung auf einem ersten Potential geschaltet ist, und das elek­ trisch leitend wird, wenn ein Rücksetzsignal von einem ersten Pegel auf einen zweiten Pegel übergeht, um ein Potential des ersten Knotens auf das erste Potential zurückzusetzen, ein fünftes Schaltelement, das zwischen dem ersten Knoten und einer Leitung auf einem zweiten Potential mit der Sicherung in Serie geschaltet ist, und das elektrisch leitend wird, wenn das Rücksetzsignal von dem zweiten Pegel auf den ersten Pegel übergeht, um das Potential des ersten Knotens auf das zweite Potential einzustellen, wenn die Sicherung nicht durchgeschmolzen worden ist, und eine Zwischenspeicherschal­ tung, die das Potential des ersten Knotens während einer vor­ gegebenen Zeitdauer, nachdem das Rücksetzsignal von dem zwei­ ten Pegel auf den ersten Pegel übergegangen ist, zwischen­ speichert, um das zweite Schaltelement elektrisch nichtlei­ tend zu machen, wenn das zwischengespeicherte Potential das erste Potential ist. Selbst wenn die Sicherung unzureichend durchgeschmolzen worden ist, können in diesem Fall die glei­ chen Ergebnisse wie im Fall einer ausreichend durchgeschmol­ zenen Sicherung erhalten werden.

Vorzugsweise umfaßt die statische Halbleiterspeichervorrich­ tung ferner ein Halbleitersubstrat vom ersten Leitungstyp, eine vergrabene Halbleiterschicht vom zweiten Leitungstyp, die an einer Oberfläche des Halbleitersubstrats ausgebildet ist, mehrere erste Wannen vom ersten Leitungstyp, die an ei­ ner Oberfläche der vergrabenen Halbleiterschicht ausgebildet sind, und mehrere zweite Wannen vom zweiten Leitungstyp, die an einer Oberfläche der vergrabenen Halbleiterschicht jeweils zwischen den mehreren ersten Wannen ausgebildet sind, wobei die mehreren Speicherzellen an einer Oberfläche der mehreren ersten Wannen und der mehreren zweiten Wannen ausgebildet sind. In diesem Fall werden die in dem Halbleitersubstrat erzeugten Elektron-Loch-Paare in der vergrabenen Halbleiter­ schicht absorbiert, wodurch das Auftreten eines weichen Feh­ lers unterdrückt wird.

Vorzugsweise enthält das zweite Schaltelement einen Transi­ stor mit dem vorgegebenen Leitungswiderstandswert. In diesem Fall kann das zweite Schaltelement leicht konstruiert werden.

Vorzugsweise enthält das zweite Schaltelement ein Wider­ standselement mit dem vorgegebenen Leitungswiderstandswert und einen Transistor, der mit dem Widerstandselement zwischen­ dem anderen Ende der Stromversorgungsleitung und der Leitung des Stromversorgungspotentials in Serie geschaltet ist. In diesem Fall kann der Leitungswiederstandswert des zweiten Schaltelements leicht und genau eingestellt werden.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsformen der Erfindung anhand der Figuren. Von den Figuren zeigen

Fig. 1 einen Blockschaltplan eines wesentlichen Teils eines SRAMs gemäß einer ersten Ausführungsform der Erfindung;

Fig. 2 einen Zeitablaufplan einer Operation einer in Fig. 1 gezeigten Programmschaltung;

Fig. 3 einen ausführlicheren Blockschaltplan des in Fig. 1 beschriebenen SRAMs;

Fig. 4 einen Schaltplan zur Beschreibung einer Funk­ tion des in Fig. 3 gezeigten SRAMs;

Fig. 5 einen Blockschaltplan zur Beschreibung einer Funktion des in Fig. 1 gezeigten SRAMs;

Fig. 6 einen Blockschaltplan eines abgewandelten Bei­ spiels der ersten Ausführungsform;

Fig. 7 einen Blockschaltplan eines wesentlichen Teils eines SRAMs gemäß einer zweiten Ausführungs­ form der Erfindung;

Fig. 8A-8C Ansichten einer Konstruktion und einer Anord­ nung einer in Fig. 7 gezeigten Speicherzelle;

Fig. 9A, 9B Ansichten eines Substrats der in den Fig. 8A-8C gezeigten Speicherzelle;

Fig. 10 den bereits erwähnten Blockschaltplan einer Gesamtkonstruktion eines SRAMs;

Fig. 11A, 11B die bereits erwähnten Ansichten einer Konstruktion und einer Anordnung einer in Fig. 10 gezeigten Speicherzelle;

Fig. 12A, 12B die bereits erwähnten Ansichten eines Sub­ strats der in den Fig. 11A und 11B gezeigten Speicherzelle;

Fig. 13 den bereits erwähnten Blockschaltplan eines wesentlichen Teils eines anderen SRAMs;

Fig. 14 den bereits erwähnten ausführlicheren Block­ schaltplan des in Fig. 13 gezeigten SRAMs;

Fig. 15A, 15B die bereits erwähnten Ansichten zur Beschrei­ bung von Problemen des in Fig. 14 gezeigten SRAMs; und

Fig. 16-18 die bereits erwähnten Blockschaltpläne eines wesentlichen Teils nochmals anderer SRAMs.

Erste Ausführungsform

Fig. 1 ist ein Fig. 13 entsprechender Blockschaltplan eines wesentlichen Teils eines SRAMs gemäß der ersten Ausführungs­ form der Erfindung.

Wie in Fig. 1 gezeigt ist, unterscheidet sich dieser SRAM von dem SRAM aus Fig. 13 dadurch, daß die Sicherung 50 durch ei­ nen P-Kanal-MOS-Transistor 1 und eine Programmschaltung 2 ersetzt ist. Der P-Kanal-MOS-Transistor 1 ist zwischen die Leitung des Stromversorgungspotentials VDD' und die entspre­ chende Speicherzellen-Stromversorgungsleitung MVL geschaltet, wobei das Gate des P-Kanal-MOS-Transistors 1 ein Ausgangssi­ gnal ϕE der Programmschaltung 2 empfängt. Der P-Kanal-MOS- Transistor 1 besitzt einen verhältnismäßig großen vorgegebe­ nen Leitungswiderstandswert (größer als etwa 10 kΩ).

Die Programmschaltung 2 enthält eine Sicherung 3, einen P- Kanal-MOS-Transistor 4, einen N-Kanal-MOS-Transistor 5, ein Transfergatter 6 und die Inverter 7 bis 9. Die Sicherung 3, der P-Kanal-MOS-Transistor 4 und der N-Kanal-MOS-Transistor 5 sind zwischen der Leitung des Stromversorgungspotentials VDD und der Leitung des Massepotentials VSS in Serie geschaltet. Die Gates des P-Kanal-MOS-Transistors 4 und des N-Kanal-MOS- Transistors 5 empfangen ein Rücksetzsignal RST. Das Rücksetz­ signal RST ist beispielsweise ein Signal, das beim Einschal­ ten während einer vorgegebenen Zeitdauer T1 auf den H-Pegel gebracht wird.

Das Transfergatter 6 und der Inverter 8 sind zwischen dem Knoten N4, der zwischen den MOS-Transistoren 4, 5 und dem Gate des P-Kanal-MOS-Transistors 1 liegt, in Serie geschal­ tet. Ein Signal RSTD wird direkt in das Gate des Transfergat­ ters 6 auf der Seite des N-Kanal-MOS-Transistors und über den Inverter 7 in das Gate auf der Seite des P-Kanal-MOS-Transi­ stors eingegeben. Das Signal RSTD wird durch dadurch erhal­ ten, daß das Rücksetzsignal RST um eine vorgegebene Zeitdauer T2 verzögert wird. Der Inverter 9 ist zu dem Inverter 8 umge­ kehrt parallelgeschaltet. Das Transfergatter 6 und die Inver­ ter 7 bis 9 bilden eine Zwischenspeicherschaltung.

Fig. 2 ist ein Zeitablaufplan einer Operation der in Fig. 1 gezeigten Programmschaltung 2. Wie in Fig. 2 gezeigt ist, sind die Signale RST, RSTD in einem Anfangszustand beide auf dem L-Pegel, wobei der P-Kanal-MOS-Transistor 4 elektrisch leitend ist, während der N-Kanal-MOS-Transistor 5 und das Transfergatter 6 elektrisch nichtleitend sind. Wenn das Rück­ setzsignal RST zu einem Zeitpunkt t1 von dem L-Pegel auf den H-Pegel angehoben wird, wird der P-Kanal-MOS-Transistor 4 elektrisch nichtleitend, während der N-Kanal-MOS-Transistor 5 elektrisch leitend wird, wodurch der Knoten N4 auf den L-Pe­ gel zurückgesetzt wird.

Wenn nachfolgend das Signal RSTD zum Zeitpunkt t2 von dem L- Pegel auf den H-Pegel angehoben wird, wird das Transfergatter 6 elektrisch leitend, wodurch das Signal ϕE auf den H-Pegel zurückgesetzt wird. Wenn nachfolgend das Signal RST zum Zeit­ punkt t3 von dem H-Pegel auf den L-Pegel abgesenkt wird, wird der P-Kanal-MOS-Transistor 4 elektrisch leitend, während der N-Kanal-MOS-Transistor 5 elektrisch nichtleitend wird.

Wenn die Sicherung 3 nicht durchgeschmolzen worden ist, wird gleichzeitig das Stromversorgungspotential VDD über die Si­ cherung 3 und den P-Kanal-MOS-Transistor 4 an den Knoten N4 angelegt, wobei dieser von dem L-Pegel auf den H-Pegel ange­ hoben wird, während das Signal ϕE von dem H-Pegel auf den L- Pegel abgesenkt wird. Falls die Sicherung 3 ausreichend durchgeschmolzen worden ist, verbleibt ferner der Knoten N4 ungeändert auf dem L-Pegel, während das Signal ϕE ungeändert auf dem H-Pegel verbleibt. Falls die Sicherung 3 unzureichend durchgeschmolzen worden ist, wächst das Potential am Knoten N4 allmählich an, da die unzureichend durchgeschmolzene Si­ cherung 3 einen hohen Widerstandswert besitzt, wobei es lange Zeit dauert, bis das Potential des Knotens N4 größer als das Schwellenpotential des Inverters 8 ist. Das Signal ϕE ver­ bleibt ungeändert auf dem H-Pegel, bis das Potential des Kno­ tens N4 größer als das Schwellenpotential des Inverters 8 ist. Wenn nachfolgend zum Zeitpunkt t4 das Signal RSTD von dem H-Pegel auf den L-Pegel abgesenkt wird, wird das Trans­ fergatter 6 elektrisch nichtleitend, wobei der Pegel des Si­ gnals ϕE durch die Inverter 8, 9 zwischengespeichert wird.

Somit wird das Signal ϕE auf den L-Pegel gebracht, wenn die Sicherung 3 nicht durchgeschmolzen worden ist, während es auf den H-Pegel gebracht wird, wenn die Sicherung 3 ausreichend oder unzureichend durchgeschmolzen worden ist.

Nachfolgend wird ein Verfahren zur Verwendung dieses SRAMs beschrieben. Zunächst wird ein Test ausgeführt, um jede Spei­ cherzelle MC zu untersuchen, ob sie geeignet ist, wobei die Speicherzellenzeile mit einer fehlerhaften Speicherzelle MC durch eine Ersatzspeicherzellenzeile ersetzt wird, während die der Speicherzellenzeile mit der fehlerhaften Speicher­ zelle MC entsprechende Sicherung 3 der Programmschaltung 2 durchgeschmolzen wird.

In der Speicherzellenzeile, in der die Sicherung 3 nicht durchgeschmolzen worden ist, wird das Ausgangssignal ϕE der Programmschaltung 2 auf den L-Pegel gebracht, so daß der P- Kanal-MOS-Transistor 1 elektrisch leitend wird. Dies ermög­ licht, das Stromversorgungspotential VDD' von der Leitung des Stromversorgungspotentials VDD' über den P-Kanal-MOS-Transi­ stor 1 an die Speicherzellen-Stromversorgungsleitung MVL der Zeile anzuschließen, womit die Speicherzellenzeile richtig arbeitet.

Demgegenüber wird das Ausgangssignal ϕE der Programmschaltung 2 in der Speicherzellenzeile, in der die Sicherung 3 ausrei­ chend durchgeschmolzen worden ist, oder in der Speicherzel­ lenzeile, in der sie unzureichend durchgeschmolzen worden ist, auf den H-Pegel gebracht, so daß der P-Kanal-MOS-Transi­ stor 1 elektrisch nichtleitend wird. Dies ermöglicht, daß die Speicherzellen-Stromversorgungsleitung MVL der Zeile in einem schwebenden Zustand ist, wobei selbst dann, wenn eine Spei­ cherzelle MC der Zeile einen kurzgeschlossenen Teil enthält, über den kurzgeschlossenen Teil keine elektrischen Ströme fließen. Somit kann der elektrische Standby-Strom verringert werden.

Außerdem wird die Speicherzellen-Stromversorgungsleitung MVL der fehlerhaften Speicherzellenzeile nicht wie im Fall des in Fig. 16 gezeigten SRAMs geerdet, sondern in den schwebenden Zustand gebracht. Selbst wenn die Signalleitung zum Übertra­ gen des zur Standby-Zeit auf den H-Pegel gebrachten Signals mit der Speicherzellen-Stromversorgungsleitung MVL kurzge­ schlossen wird, fließen die elektrischen Ströme somit nicht zwischen der Signalleitung und der Speicherzellen-Stromver­ sorgungsleitung MVL, wodurch der elektrische Standby-Strom verringert wird.

Außerdem ist Fig. 3 eine ausführliche Ansicht dieses SRAMs im Vergleich zu Fig. 14. Wie in Fig. 3 gezeigt ist, unterschei­ det sich dieser SRAM von dem SRAM aus Fig. 14 dadurch, daß jede Sicherung 50 durch einen P-Kanal-MOS-Transistor 1 er­ setzt ist, während entsprechend jeder Speicherzellenzeile eine in Fig. 1 gezeigte Programmschaltung 2 vorgesehen ist. Zur Vereinfachung der Zeichnung sind in Fig. 3 nur zwei Spei­ cherzellenzeilen gezeigt. Die Ausgangssignale ϕE1, ϕE2 der beiden (nicht gezeigten) Programmschaltungen 2 werden jeweils in die Gates der P-Kanal-MOS-Transistoren 1, 1 der beiden Speicherzellenzeilen eingegeben.

Dieser SRAM besitzt eine widerstandsfähige Konstruktion ge­ genüber dem Einklinken. Das heißt, auch in diesem SRAM bilden die Wannen NW, PW und die aktiven Schichten PA, NA eine Ent­ ladeschaltung, die wie in Fig. 15B beschrieben die Wider­ standselemente 51, 52 und die Bipolartransistoren 53, 54 ent­ hält. Wie in Fig. 4 gezeigt ist, ist in diesem SRAM aber ein P-Kanal-MOS-Transistor 1 mit einem hohen Leitungswiderstands­ wert zwischen die Leitung des Stromversorgungspotentials VDD' und den Emitter des NPN-Bipolartransistors 53 geschaltet. Selbst, wenn eine Einklinkerscheinung auftritt, wird der von der Leitung des Stromversorgungspotentials VDD' zu der Lei­ stung des Massepotentials VSS fließende elektrische Strom somit durch den P-Kanal-MOS-Transistor 1 auf einen kleinen Wert begrenzt. Beispielsweise fließt unter der Annahme, daß das Stromversorgungspotential VDD' 4 V, der Widerstandswert der Sicherung 50 10 Ω und der Leitungswiderstandswert des P- Kanal-MOS-Transistors 1 10 kΩ beträgt, in der Schaltung aus Fig. 15B zur Einklinkzeit ein elektrischer Strom von 400 mA, während in der Schaltung aus Fig. 4 ein elektrischer Strom von nur 400 µA fließt. Somit kann angenommen werden, daß die­ ser SRAM eine Konstruktion besitzt, die gegenüber dem Ein­ klinken widerstandsfähiger als der in der Einleitung erwähnte SRAM ist.

Außerdem ist der SRAM so konstruiert, daß er die Kurzschlüsse (7) bis (9) leicht erfassen kann. Wie in Fig. 5 gezeigt ist, wird dazu der Fall (7) betrachtet, in dem die Speicherzellen- Stromversorgungsleitung MVL und die Wortleitung WL durch ei­ nen Fremdstoff 11 mit einem niedrigen Widerstandswert kurzge­ schlossen sind (der Fremdstoff 12 wird später beschrieben). Falls der P-Kanal-MOS-Transistor 1 und der N-Kanal-MOS-Tran­ sistor 35 des Zeilendecodierers 34 (siehe Fig. 10) in einem leitenden Zustand sind, ist das Potential der Speicherzellen- Stromversorgungsleitung MVL ein Teilpotential, das durch Di­ vision des Stromversorgungspotentials VDD' durch den Lei­ tungswiderstandswert des P-Kanal-MOS-Transistors 1 und den Leitungswiderstandswert des N-Kanal-MOS-Transistors 35 erhal­ ten wird. Hier wird angenommen, daß der Widerstandswert des Fremdstoffs 11 ausreichend niedriger als der Leitungswider­ standswert des N-Kanal-MOS-Transistors 35 ist.

Falls der Leitungswiderstandswert des P-Kanal-MOS-Transistors 1 ausreichend größer als der Leitungswiderstandswert des N- Kanal-MOS-Transistors 35 ist, ist somit das Potential der Speicherzellen-Stromversorgungsleitung MVL etwa gleich dem Stromversorgungspotential VDD', so daß es zu keiner schlech­ ten Funktion der Speicherzellen MC kommt. Aus diesem Grund wird die Speicherzellenzeile durch den Test als geeignet be­ wertet und nicht durch eine Ersatzspeicherzellenzeile er­ setzt, so daß der P-Kanal-MOS-Transistor 1 in einen leitenden Zustand gebracht wird. Da ein elektrischer Strom von der Lei­ tung des Stromversorgungspotentials VDD' über den P-Kanal- MOS-Transistor 1, die Speicherzellen-Stromversorgungsleitung MVL, den Fremdstoff 11, die Wortleitung WL und den N-Kanal- MOS-Transistor 35 zu der Leitung des Massepotentials VSS kriecht, tritt aber ein schlechter elektrischer Standby-Strom auf.

Da in diesen SRAM der Erfindung der Leitungswiderstandswert des P-Kanal-MOS-Transistors 1 größer als der Leitungswider­ standswert des N-Kanal-MOS-Transistors 35 ist, ist das Poten­ tial der Speicherzellen-Stromversorgungsleitung MvL aber kleiner als die Hälfte des Stromversorgungspotentials VDD', so daß die Speicherzellen nicht richtig arbeiten. Somit wird diese Speicherzellenzeile durch den Test als fehlerhaft beur­ teilt und durch eine Ersatzspeicherzellenzeile ersetzt, wobei der P-Kanal-MOS-Transistor 1 elektrisch nichtleitend gemacht wird. Somit fließt kein elektrischer Strom über den Fremd­ stoff 11, wobei der elektrische Standby-Strom verringert wird.

Nachfolgend wird der Fall (9) betrachtet, in dem die Spei­ cherzellen-Stromversorgungsleitung MVL und die Speicherzel­ len-Massenleitung MGL durch einen Fremdstoff 12 mit einem niedrigen Widerstandswert kurzgeschlossen sind. Falls der P- Kanal-MOS-Transistor 1 elektrisch leitend ist, ist das Poten­ tial der Speicherzellen-Stromversorgungsleitung MVL ein Teil­ potential, das durch Division des Stromversorgungspotentials VDD' durch den Leitungswiderstandswert des P-Kanal-MOS-Tran­ sistors 1 und den Leitungswiderstandswert des Fremdstoffs 12 erhalten wird.

Falls der Leitungswiderstandswert des P-Kanal-MOS-Transistors 1 ausreichend kleiner als der Leitungswiderstandswert des Fremdstoffs 12 ist, ist somit das Potential der Speicherzel­ len-Stromversorgungsleitung MVL etwa gleich dem Stromversor­ gungspotential VDD', so daß keine schlechte Funktion der Speicherzellen MC auftritt. Aus diesem Grund wird diese Spei­ cherzellenzeile durch den Test als geeignet beurteilt und nicht durch eine Ersatzspeicherzellenzeile ersetzt, so daß der P-Kanal-MOS-Transistor 1 in einen leitenden Zustand ge­ bracht wird. Da ein elektrischer Strom von der Leitung des Stromversorgungspotentials VDD' über den P-Kanal-MOS-Transi­ stor 1, die Speicherzellen-Stromversorgungsleitung MVL, den Fremdstoff 12 und die Speicherzellen-Masseleitung MGL zu der Leitung des Massepotentials VSS kriecht, tritt somit ein schlechter elektrischer Standby-Strom auf.

In diesem SRAM der Erfindung ist der Leitungswiderstandswert des P-Kanal-MOS-Transistors 1 aber auf einen verhältnismäßig hohen Wert eingestellt. Falls der Widerstandswert des Fremd­ stoffs 12 kleiner als der Leitungswiderstandswert des P-Ka­ nal-MOS-Transistors 1 ist, ist somit das Potential der Spei­ cherzellen-Stromversorgungsleitung MVL weniger als halb so groß wie das Stromversorgungspotential VDD', so daß die Spei­ cherzellen MC nicht richtig arbeiten. Somit wird diese Spei­ cherzellenspalte durch den Test als fehlerhaft beurteilt und durch eine Ersatzspeicherzellenspalte ersetzt, wobei der P- Kanal-MOS-Transistor 1 elektrisch nichtleitend gemacht wird. Somit fließt kein elektrischer Strom über den Fremdstoff 12, wobei der elektrische Standby-Strom verringert wird.

In dieser ersten Ausführungsform ist der P-Kanal-MOS-Transi­ stor 1 mit einem hohen Leitungswiderstandswert zwischen die Leitung des Stromversorgungspotentials VDD' und die Speicher­ zellen-Stromversorgungsleitung MVL geschaltet. Wie in Fig. 6 gezeigt ist, kann die gleiche Wirkung aber mit einem P-Kanal- MOS-Transistor 13 mit einem niedrigen Leitungswiderstandswert und einem Widerstandselement 14 mit einem hohen Widerstands­ wert (höher als 10 kΩ) erhalten werden, die zwischen der Lei­ tung des Stromversorgungspotentials VDD' und der Speicherzel­ len-Stromversorgungsleitung MVL in Serie geschaltet sind. In diesem Fall kann der Widerstandswert zwischen der Leitung des Stromversorgungspotentials VDD' und der Speicherzellen-Strom­ versorgungsleitung MVL leicht und genau eingestellt werden.

Zweite Ausführungsform

Fig. 7 ist ein Blockschaltplan eines wesentlichen Teils eines SRAMs gemäß einer zweiten Ausführungsform der Erfindung im Vergleich zu Fig. 10.

Wie in Fig. 7 gezeigt ist, unterscheidet sich dieser SRAM von dem aus Fig. 10 dadurch, daß die Speicherzellen MC seitlich verlängert sind, daß zu jedem Bitleitungspaar BL, /BL die P- Kanal-MOS-Transistoren 21, 22 hinzugefügt sind, daß die Spei­ cherzellen-Stromversorgungsleitung MVL entsprechend jeder Spalte in der gleichen Richtung wie das Bitleitungspaar BL, /BL verläuft und daß die (nicht gezeigte) Programmschaltung 2 aus Fig. 1 entsprechend jeder Speicherzellenspalte vorgesehen ist.

Der P-Kanal-MOS-Transistor 21 ist zwischen die Leitung des Stromversorgungspotentials VDD und die Source der P-Kanal- MOS-Transistoren 31, 32 geschaltet. Der P-Kanal-MOS-Transi­ stor 22 besitzt wie der P-Kanal-MOS-Transistor 1 aus Fig. 1 einen verhältnismäßig hohen Widerstandswert (höher als etwa 10 kΩ) und ist zwischen die Leitung des Stromversorgungspo­ tentials VDD' und die Speicherzellen-Stromversorgungsleitung MVL geschaltet. Jedes der Ausgangssignale ϕE1 bis ϕEn der je­ weils entsprechend den n Spalten (n eine natürliche Zahl) vorgesehenen n Programmschaltungen 2 wird in die Gates der P- Kanal-MOS-Transistoren 21, 22 der entsprechenden Spalte ein­ gegeben.

Wie in Fig. 8A gezeigt ist, enthält eine seitlich verlängerte Speicherzelle MC in der gleichen Weise wie die in den Fig. 11A und 11B gezeigte längs verlängerte Speicherzelle MC die Lasttransistoren (P-Kanal-MOS-Transistoren) 41, 42, die Treibertransistoren (N-Kanal-MOS-Transistoren) 43, 44 und die Zugriffstransistoren (N-Kanal-MOS-Transistoren) 45, 46. Die seitlich verlängerte Speicherzelle MC unterscheidet sich von der längs verlängerten Speicherzelle MC u. a. in bezug auf die Anordnung der Transistoren 41 bis 46.

Das heißt, wie in Fig. 8B gezeigt ist, wird die seitlich ver­ längerte Speicherzelle MC an der Oberfläche einer N-Wanne NW und an der Oberfläche der an ihren beiden Seiten liegenden P- Wannen PW, PW ausgebildet. Zunächst werden auf einer Polysi­ liciumschicht eine Gate-Elektrode GE1, die in Fig. 8A von der N-Wanne NW in X-Richtung zu einer der P-Wannen PW, PW ver­ läuft, eine Gate-Elektrode GE2, die in Fig. 8A in X-Richtung von der N-Wanne NW zu der anderen P-Wanne PW, PW verläuft, eine Gate-Elektrode GE3, die in Fig. 8A in X-Richtung auf einer der P-Wannen PW, PW verläuft, und eine Gate-Elektrode GE4, die in Fig. 8A in X-Richtung auf der anderen P-Wanne PW, PW verläuft, ausgebildet.

Nachfolgend wird in einer der P-Wannen PW, PW eine aktive N- Schicht NA1 ausgebildet, die die Gate-Elektroden GE1, GE3 schneidet, während in der anderen P-Wanne PW, PW eine aktive N-Schicht NA2 ausgebildet wird, die die Gate-Elektroden GE2, GE4 schneidet, bzw. in der N-Wanne NW die aktiven P-Schichten PA1, PA2 ausgebildet werden, die die Gate-Elektroden GE1 bzw. GE2 schneiden.

Die Gate-Elektrode GE1 zusammen mit der aktiven P-Schicht PA1 und die Gate-Elektrode GE2 zusammen mit der aktiven P-Schicht PA2 bilden den P-Kanal-MOS-Transistor 41 bzw. 42. Die Gate- Elektrode GE1 zusammen mit der aktiven N-Schicht NA1 und die Gate-Elektrode GE3 zusammen mit der aktiven N-Schicht NA1 bilden den N-Kanal-MOS-Transistor 43 bzw. 45. Die Gate-Elek­ trode GE2 zusammen mit der aktiven N-Schicht NA2 und die Gate-Elektrode GE4 zusammen mit der aktiven N-Schicht NA2 bilden die N-Kanal-MOS-Transistoren 44 bzw. 46.

Nachfolgend wird eine lokale Verdrahtungsleitung LL1 ausge­ bildet, die über ein Mittelteil der aktiven N-Schicht NA1, ein Ende der aktiven P-Schicht PA1 und ein Ende der Gate- Elektrode GE2 verläuft, während eine lokale Verdrahtungslei­ tung LL2 ausgebildet wird, die über ein Mittelteil der akti­ ven N-Schicht NA2, ein Ende der aktiven der P-Schicht PA1 und ein Ende der Gate-Elektrode GE1 verläuft. Wie in Fig. 8B ge­ zeigt ist, ist der Teil, in dem sich die lokale Verdrahtungs­ leitung LL1 mit den aktiven Schichten NA1, PA1 überschneidet, ebenso wie der Teil, in dem sich die lokale Verdrahtungslei­ tung LL2 mit den aktiven Schichten NA2, PA2 überschneidet, elektrisch leitend. Die Gate-Elektrode GE2 und die lokale Verdrahtungsleitung LL1 und die Gate-Elektrode GE1 und die lokale Verdrahtungsleitung LL2 sind jeweils über Kontaktlö­ cher CH, CH miteinander verbunden.

Wie in Fig. 8C gezeigt ist, werden nachfolgend aus einer er­ sten Aluminiumverdrahtungsschicht mehrere in Fig. 8C in X- Richtung verlaufende Metallverdrahtungsleitungen ML ausgebil­ det, während darauf ferner aus einer zweiten Aluminiumver­ drahtungsschicht eine Speicherzellen-Masseleitung MGL, eine Bitleitung BL, eine Speicherzellen-Stromversorgungsleitung MVL, eine Bitleitung /BL und eine Speicherzellen-Masseleitung MGL, die in Fig. 8C in Y-Richtung verlaufen, ausgebildet wer­ den. Unter den mehreren Metallverdrahtungsleitungen ML wird eine Metallverdrahtungsleitung, die einen Mittelteil der Speicherzelle kreuzt, zu einer Wortleitung WL.

Ein Ende der aktiven P-Schicht PA1 (der Source des P-Kanal- MOS-Transistors 41) ist über ein Kontaktloch CH, eine Metall­ verdrahtung ML und ein Durchgangsloch VH mit der Speicherzel­ len-Stromversorgungsleitung MVL verbunden. Ein Ende der akti­ ven P-Schicht PA2 (der Soutce des P-Kanal-MOS-Transistors 42) ist über ein Kontaktloch CH, eine Metallverdrahtung ML und ein Durchgangsloch VH mit der Speicherzellen-Stromversor­ gungsleitung MVL verbunden.

Ein Ende der aktiven N-Schicht NA1 (der Source des N-Kanal- MOS-Transistors 43) ist über ein Kontaktloch CH, eine Metall­ verdrahtung ML und ein Durchgangsloch VH mit der Speicherzel­ len-Masseleitung MGL verbunden. Ein Ende der aktiven N- Schicht NA2 (der Source des N-Kanal-MOS-Transistors 44) ist über ein Kontaktloch CH, eine Metallverdrahtung ML und ein Durchgangsloch VH mit der Speicherzellen-Masseleitung MGL verbunden.

Das andere Ende der aktiven N-Schicht NA1 (des Drains des N- Kanal-MOS-Transistors 45) ist über ein Kontaktloch CH, eine Metallverdrahtung ML und ein Durchgangsloch VH mit der Bit­ leitung BL verbunden. Das andere Ende der aktiven N-Schicht NA2 (des Drains des N-Kanal-MOS-Transistors 46) ist über ein Kontaktloch CH, eine Metallverdrahtung ML und ein Durchgangs­ loch VH mit der Bitleitung /BL verbunden. Die Gate-Elektroden GE3, GE4 sind jeweils über die Kontaktlöcher CH, CH mit der Wortleitung WL verbunden.

Wie in den Fig. 9A und 9B gezeigt ist, wird das Substrat der Speicherzellen MC mit einer Dreiwannenstruktur ausgebildet. Das heißt, an der Oberfläche eines P-Siliciumsubstrats 23 wird eine vergrabene N⁺-Schicht 24 ausgebildet, an deren Oberfläche mehrere (in der Zeichnung vier) P-Wannen PW ausge­ bildet werden, wobei zwischen den vier P-Wannen PW jeweils drei N-Wannen NW ausgebildet werden. Jede Speicherzelle MC wird an der Oberfläche einer N-Wanne NW und einer P-Wanne PW ausgebildet, die beiderseits zu ihr benachbart sind. Die P- Wanne PW wird durch die beiden Speicherzellen, die in der Zeichnung in X-Richtung zueinander benachbart sind, gemeinsam genutzt. In den Fig. 9A und 9B sind zwölf Speicherzellen MC gezeigt, die in vier Zeilen und drei Spalten angeordnet sind.

Nachfolgend wird ein Verfahren zur Anwendung dieses SRAMs beschrieben. Zunächst wird ein Test ausgeführt, um jede Spei­ cherzelle MC auf ihre Eignung zu untersuchen, wobei eine Speicherzellenspalte, die eine fehlerhafte Speicherzelle MC enthält, durch eine Ersatzspeicherzellenspalte ersetzt und die Sicherung 3 derjenigen Programmschaltung 2, die der Spei­ cherzellenspalte mit der fehlerhaften Speicherzelle MC ent­ spricht, durchgeschmolzen wird.

In der Speicherzellenspalte, in der die Sicherung 3 nicht durchgeschmolzen worden ist, wird das Ausgangssignal (bei­ spielsweise ϕE1 bis ϕEn-1) der Programmschaltung 2 auf den L- Pegel gebracht, um die P-Kanal-MOS-Transistoren 21, 22 elek­ trisch leitend zu machen. Dies ermöglicht, das Stromversor­ gungspotential VDD von der Leitung des Stromversorgungspoten­ tials VDD über die P-Kanal-MOS-Transistoren 21, 31, 32 an die Bitleitungen BL, /BL und das Stromversorgungspotential VDD' von der Leitung des Stromversorgungspotentials VDD' über den P-Kanal-MOS-Transistor 22 an die Speicherzellen-Stromversor­ gungsleitung MVL anzulegen, wodurch jede Speicherzellenspalte­ richtig arbeitet.

Demgegenüber wird in der Speicherzellenspalte, in der die Sicherung 3 durchgeschmolzen worden ist, das Ausgangssignal (in diesem Fall ϕEn) der Programmschaltung 2 auf den H-Pegel gebracht, so daß die P-Kanal-MOS-Transistoren 21, 22 elek­ trisch nichtleitend werden. Dies ermöglicht, daß die Bitlei­ tungen BL, /BL und die Speicherzellen-Stromversorgungsleitung MVL der Spalte in einem schwebendem Zustand sind, wobei selbst dann, wenn eine Speicherzelle MC der Spalte die Kurz­ schlüsse (1) bis (9) enthält, über den kurzgeschlossenen Teil keine elektrischen Ströme fließen. Somit kann in diesem SRAM der durch die Kurzschlüsse (1) bis (9) entstandene elektri­ sche Leckstrom durch einfaches Durchschmelzen einer einzelnen Sicherung 3 beseitigt und der elektrische Standby-Strom ver­ ringert werden.

Obgleich die Erfindung ausführlich beschrieben und gezeigt wurde, ist selbstverständlich, daß dies lediglich zur Erläu­ terung und als Beispiel dient und nicht als Beschränkung ver­ standen werden soll, wobei der Erfindungsgedanke und der Um­ fang der Erfindung lediglich durch die beigefügten Ansprüche beschränkt sind.

Claims (6)

1. Statische Halbleiterspeichervorrichtung mit mehreren Speicherzellen (MC), die in mehreren Zeilen und mehreren Spalten angeordnet sind, einer Wortleitung (WL) die entspre­ chend jeder Zeile vorgesehen ist, und einem Bitleitungspaar (BL, /BL), das entsprechend jeder Spalte vorgesehen ist, wo­ bei die statische Halbleiterspeichervorrichtung ein Redun­ danzsystem anwendet, in dem eine fehlerhafte Zeile oder Spalte durch eine Ersatzzeile oder -spalte ersetzt wird, und umfaßt:
ein erstes Schaltelement (35), das entsprechend jeder Wortleitung (WL) vorgesehen ist und zwischen die entspre­ chende Wortleitung (WL) und eine Leitung auf einem Referenz­ potential (VSS) geschaltet ist, und das die entsprechenden Speicherzellen (MC) dadurch, daß es elektrisch leitend wird, wenn die entsprechende Wortleitung (WL) nicht ausgewählt ist, in einen inaktiven Zustand einstellt;
eine Stromversorgungsleitung (MVL), die entsprechend je­ der Zeile oder Spalte vorgesehen ist, und deren eines Ende an einen Stromversorgungsknoten jeder Speicherzelle (MC) in der entsprechenden Zeile oder Spalte angeschlossen ist;
ein zweites Schaltelement (1), das entsprechend jeder Stromversorgungsleitung (MVL) vorgesehen ist, und das zwi­ schen das andere Ende der entsprechenden Stromversorgungslei­ tung (MVL) und eine Leitung eines Stromversorgungspotentials (VDD') geschaltet ist, wobei das zweite Schaltelement (1) einen vorgegebenen Leitungswiderstandswert besitzt, der grö­ ßer als ein Leitungswiderstandswert des ersten Schaltelements (35) ist; und
eine Programmschaltung (2), die entsprechend jeder Zeile oder Spalte vorgesehen ist und eine Sicherung (3) enthält, die durchgeschmolzen wird, wenn die entsprechende Zeile oder Spalte fehlerhaft ist, wobei die Programmschaltung (2) das zweite Schaltelement (1) elektrisch nichtleitend macht, wenn die Sicherung (3) durchgeschmolzen ist.

2. Statische Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß
die Stromversorgungsleitung (MVL) und die Programmschal­ tung (2) entsprechend jeder Spalte vorgesehen sind,
die statische Halbleiterspeichervorrichtung umfaßt:
ein Bitleitungs-Lastelement (21), das entsprechend jeder Bitleitung (BL oder /BL) vorgesehen ist und dessen eine Elek­ trode an die entsprechende Bitleitung (BL oder /BL) ange­ schlossen ist; und
ein drittes Schaltelement (21), das entsprechend jeder Spalte vorgesehen ist und zwischen die andere Elektrode jedes Bitleitungs-Lastelements (21) der entsprechenden Spalte und eine Leitung eines Stromversorgungspotentials (VDD) geschal­ tet ist, wobei
die Programmschaltung (2) das dritte Schaltelement (2) sowie das zweite Schaltelement (1) elektrisch nichtleitend macht, wenn die Sicherung (3) durchgeschmolzen ist.

3. Statische Halbleiterspeichervorrichtung nach einem vorangehenden Anspruch, dadurch gekennzeichnet, daß die Pro­ grammschaltung (2) enthält:
ein viertes Schaltelement (5), das zwischen einen ersten Knoten (N4) und eine Leitung auf einem ersten Potential (VSS) geschaltet ist, und das elektrisch leitend wird, wenn ein Rücksetzsignal (RST) von einem ersten Pegel auf einen zweiten Pegel übergeht, um ein Potential des ersten Knotens (N4) auf das erste Potential (VSS) zurückzusetzen;
ein fünftes Schaltelement (4), das zwischen dem ersten Knoten (N4) und einer Leitung auf einem zweiten Potential (VDD) mit der Sicherung (3) in Serie geschaltet ist, und das elektrisch leitend wird, wenn das Rücksetzsignal (RST) von dem zweiten Pegel auf den ersten Pegel übergeht, um das Po­ tential des ersten Knotens (N4) auf das zweite Potential (VDD) einzustellen, wenn die Sicherung (3) nicht durchge­ schmolzen worden ist; und
eine Zwischenspeicherschaltung (6 bis 9), die das Poten­ tial des ersten Knotens (N4) während einer vorgegebenen Zeit­ dauer, nachdem das Rücksetzsignal (RST) von dem zweiten Pegel auf den ersten Pegel übergegangen ist, zwischenspeichert, um das zweite Schaltelement (1) elektrisch nichtleitend zu ma­ chen, wenn das zwischengespeicherte Potential das erste Po­ tential (VSS) ist.

4. Statische Halbleiterspeichervorrichtung nach einem vorangehenden Anspruch, gekennzeichnet durch
ein Halbleitersubstrat (23) vom ersten Leitungstyp;
eine vergrabene Halbleiterschicht (24) vom zweiten Lei­ tungstyp, die an einer Oberfläche des Halbleitersubstrats (23) ausgebildet ist;
mehrere erste Wannen (NW) vom ersten Leitungstyp, die an einer Oberfläche der vergrabenen Halbleiterschicht (24) aus­ gebildet sind; und
mehrere zweite Wannen (PW) vom zweiten Leitungstyp, die an einer Oberfläche der vergrabenen Halbleiterschicht (24) jeweils zwischen den mehreren ersten Wannen (NW) ausgebildet sind,
wobei die mehreren Speicherzellen (MC) an einer Oberflä­ che der mehreren ersten Wannen (NW) und der mehreren zweiten Wannen (PW) ausgebildet sind.

5. Statische Halbleiterspeichervorrichtung nach einem vorangehenden Anspruch, dadurch gekennzeichnet, daß das zweite Schaltelement (1) einen Transistor (1) mit dem vorge­ gebenen Leitungswiderstandswert enthält.

6. Statische Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß das zweite Schaltelement (13, 14) enthält:
ein Widerstandselement (14) mit dem vorgegebenen Leitungswiderstandswert; und
einen Transistor (13), der mit dem Widerstandselement (14) zwischen dem anderen Ende der Stromversorgungsleitung (MVL) und der Leitung des Stromversorgungspotentials (VDD') in Serie geschaltet ist.