DE10129263A1 - Nichtflüchtiger ferroelektrischer Speicher und Verfahren zum Erfassen mangelhafter Zellen in diesem - Google Patents

Abstract

Es werden ein nichtflüchtiger ferroelektrischer Speicher und ein Verfahren zum Erkennen einer mangelhaften Zelle in demselben angegeben, bei denen kein gesonderter Testmodus zum Erkennen einer mangelhaften Zelle erforderlich ist, und bei denen eine mangelhafte Zelle selbst bei variierenden Prozessbedingungen leicht erkannt und beseitigt werden kann. DOLLAR A Der erfindungsgemäße nichtflüchtige ferroelektrische Speicher ist mit Folgendem versehen: DOLLAR A - einem Treiber für eine nichtflüchtige ferroelektrische Speicherzelle, der aus einem oberen Zellenarray und einem unteren Zellenarray, einem zwischen diesen Arrays ausgebildeten Leseverstärker zum Lesen von Signalen aus diesen Arrays sowie einem Wortleitungstreiber zum Ansteuern einer Wortleitung in diesen Arrays besteht; DOLLAR A - einem X-Decodierer zum selektiven Ausgeben eines Wortleitungsdecodiersignals an den Wortleitungstreiber und DOLLAR A - einer Impulsbreiten-Erzeugungseinheit zum Variieren der Breite eines Wiederherstellimpulses und zum Ausgeben dieser variierten Breite an den Wortleitungstreiber, um eine mangelhafte Zelle in den genannten Arrays zu erkennen.

Description

Die Erfindung betrifft einen nichtflüchtigen ferroelektri­ schen Speicher und ein Verfahren zum Erfassen mangelhafter Zellen in diesem.

Im Allgemeinen weisen nichtflüchtige ferroelektrische Spei­ cher, d. h. ferroelektrische Direktzugriffsspeicher (FRAM) eine Datenverarbeitungsgeschwindigkeit auf, die der dynami­ scher Direktzugriffsspeicher (DRAM) entspricht, und sie hal­ ten Daten auch bei abgeschalteter Spannung aufrecht. Aus diesem Grund haben nichtflüchtige ferroelektrische Speicher viel Aufmerksamkeit als Speicher der nächsten Generation erhalten.

FRAMs und DRAMs sind Speicher mit ähnlichen Strukturen, je­ doch enthält ein FRAM einen ferroelektrischen Kondensator mit der Eigenschaft hoher Restpolarisation, die es erlaubt, Daten selbst bei weggenommenem elektrischem Feld aufrechtzu­ erhalten.

Fig. 1 zeigt die Hystereseschleife eines üblichen Ferroelek­ trikums. Wie dargestellt, bleiben selbst dann, wenn eine Polarisation durch ein elektrisches Feld hervorgerufen wurde und dann das elektrische Feld weggenommen wird, Daten in bestimmtem Umfang (nämlich Zuständen d und a) erhalten, ohne dass sie gelöscht werden, da eine Restpolarisation (oder spontane Polarisation) vorhanden ist. Eine nichtflüchtige ferroelektrische Speicherzelle kann dadurch als Speicherele­ ment verwendet werden, dass eine Entsprechung zwischen den Zuständen d und a einerseits und den logischen Zuständen 1 bzw. 0 andererseits hergestellt wird.

Nachfolgend wird ein nichtflüchtiger ferroelektrischer Spei­ cher der Kürze halber einfach als Speicher bezeichnet.

Nun wird unter Bezugnahme auf die Fig. 1 bis 3 ein bekannter Speicher beschrieben. Dabei zeigt Fig. 2 die Einheitszelle eines solchen.

Wie es in Fig. 2 dargestellt ist, verfügt der bekannte Spei­ cher über eine in einer Richtung ausgebildete Bitleitung B/L; eine Wortleitung W/L, die so ausgebildet ist, dass sie die Bitleitung schneidet; eine Plattenleitung P/L, die von der Wortleitung beabstandet ist und in derselben Richtung wie diese verläuft; einen Transistor T1, dessen Gate mit der Wortleitung und dessen Source mit der Bitleitung verbunden ist; und einen ferroelektrischen Kondensator FC1. Ein erster Anschluss desselben ist mit dem Drain des Transistors T1 verbunden, und sein zweiter Anschluss ist mit der Platten­ leitung P/L verbunden.

Bei diesem bekannten Speicher mit Einheitszellen können man­ gelhafte Zellen aufgrund eines Fehler des ferroelektrischen Kondensators in einer solchen Einheitszelle vorliegen. Um derartige mangelhafte Zellen zu erkennen, wird typischerwei­ se eine Offset-Leseverstärkungsschaltung verwendet, wie sie in Fig. 3 dargestellt ist. D. h., dass die Lesetoleranz durch Addieren einer Offsetspannung zur Lesespannung auf einer Bitleitung variiert wird.

Nachfolgend wird ein Verfahren zum Erkennen mangelhafter Zellen beim bekannten Speicher unter Bezugnahme auf die bei­ gefügten Fig. 3 und 4 näher erläutert. Fig. 3 ist dabei ein Schaltbild einer Offsetsteuerschaltung eines einschlägigen Leseverstärkers, und Fig. 4 ist ein Kurvenbild, das die Än­ derung der Offsetspannung abhängig von der Bitleitungsspan­ nung während eines einschlägigen Lesemodus zeigt.

Wie es in Fig. 3 dargestellt ist, verfügt die Offsetsteuer­ schaltung beim bekannten Leseverstärker über eine Bitlei­ tung, eine invertierte Bitleitung, einen ersten Inverter und einen zweiten Inverter. Der erste Inverter invertiert ein Bitleitungssignal zwischen der Bitleitung und der inversen Bitleitung, und der zweite Inverter invertiert das Signal auf der inversen Bitleitung und gibt das invertierte Signal auf die Bitleitung aus.

Zwischen der Bitleitung und einem Treiber sind ein erster Schalttransistor und ein erster Offsetkondensator vorhanden, und zwischen der inversen Bitleitung und dem Treiber sind ein zweiter Schalttransistor und ein zweiter Offsetkondensa­ tor vorhanden. Dabei überträgt der erste Schalttransistor das Bitleitungssignal über den Offsetkondensator an den Treiber, während der zweite Schalttransistor das Signal auf der inversen Bitleitung über den Offsetkondensator an den Treiber überträgt.

Das bekannte Verfahren zum Erkennen mangelhafter Zellen wird unter Verwendung der in Fig. 3 dargestellten Offsetsteuer­ schaltung ausgeführt. Bei diesem Verfahren wird die Leseto­ leranz durch Addieren der Offsetspannung zur Bitleitungs- Lesespannung variiert. Anders gesagt, stört das Hinzufügen der Spannung an einem Offsetkondensator zu einem normalen Bitleitungspegel das Ladungsgleichgewicht für die Bitlei­ tung, und während des Lesevorgangs ist die Betriebstoleranz des Leseverstärkers verringert. So können mangelhafte Zellen erkannt werden.

Gemäß dem Kurvenbild der Fig. 4 ist die Bitleitungsspannung während des Lesemodus klein, und die an die Bitleitung ange­ legte Offsetspannung wird klein. Wenn die Bitleitungsspan­ nung groß ist, wird die Offsetspannung größer.

Beim bekannten Verfahren zum Erkennen mangelhafter Zellen im bekannten Speicher bestehen mehrere Probleme dahingehend, dass der Herstellprozess kompliziert ist, da ein gesonderter Offsetkondensator dazu erforderlich ist, mangelhafte Zellen zu erkennen, und da der normale Bitleitungspegel variiert, wenn die Prozessbedingungen variieren, wodurch es zu einem Fehler beim Erkennen mangelhafter Zellen kommen kann.

Der Erfindung liegt die Aufgabe zugrunde, einen nichtflüch­ tigen ferroelektrischen Speicher und ein Verfahren zum Er­ kennen mangelhafter Zellen in diesem zu schaffen, bei denen kein gesonderter Testmodus erforderlich ist und eine mangel­ hafte Zelle selbst dann leicht erkannt und beseitigt werden kann, wenn variierende Prozessbedingungen vorliegen.

Diese Aufgabe ist durch die Speichervorrichtung gemäß Fig. 1 und das Verfahren gemäß Fig. 14 gelöst.

Zusätzliche Vorteile, Aufgaben und Merkmale der Erfindung werden teilweise in der folgenden Beschreibung dargelegt, und sie werden andererseits dem Fachmann beim Studieren die­ ser Beschreibung oder beim Realisieren der Erfindung erkenn­ bar. Die Aufgaben und Vorteile der Erfindung können so ge­ löst bzw. erzielt werden, wie es speziell in den beigefügten Ansprüchen dargelegt ist.

Die Erfindung wird nachfolgend unter Bezugnahme auf die fol­ genden Zeichnungen, in denen gleiche Bezugszeichen gleiche Elemente betreffen, im Einzelnen beschrieben.

Fig. 1 zeigt die Hystereseschleife eines üblichen Ferroelek­ trikums;

Fig. 2 ist eine schematische Ansicht einer Einheitszelle eines bekannten Speichers;

Fig. 3 ist ein Diagramm einer Offsetsteuerschaltung eines bekannten Leseverstärkers;

Fig. 4 ist ein Kurvenbild, das die Änderung einer Offset­ spannung abhängig von einer Bitleitungsspannung während ei­ nes bekannten Lesevorgangs zeigt;

Fig. 5 ist eine schematische Darstellung eines Ausführungs­ beispiels eines erfindungsgemäßen Speichers;

Fig. 6 ist eine schematische Ansicht eines Speicherzellenar­ rays beim Speicher gemäß Fig. 5;

Fig. 7 ist ein Schaltbild einer Haupteinheitszelle in Fig. 6;

Fig. 8 ist ein Schaltbild einer Bezugszelle in Fig. 6;

Fig. 9 ist ein zeitbezogenes Diagramm zum Veranschaulichen des Betriebs in einem Schreibmodus beim Ausführungsbeispiel eines erfindungsgemäßen Speichers;

Fig. 10 ist ein zeitbezogenes Diagramm zum Veranschaulichen des Betriebs in einem Lesemodus beim Ausführungsbeispiel eines erfindungsgemäßen Speichers;

Fig. 11 ist ein Schaltbild einer Impulsbreite-Steuerung in den Fig. 9 und 10;

Fig. 12 ist ein Schaltbild eines ersten Schaltsignalgenera­ tors in Fig. 11;

Fig. 13 ist ein Schaltbild eines zweiten Schaltsignalgenera­ tors in Fig. 11;

Fig. 14 ist ein Kurvenbild, das die Abhängigkeit von Spei­ cherladungen von der Größe der Impulsbreite PW1 zeigt;

Fig. 15 zeigt Beispielsvariationen für die Impulsbreite PW1;

Fig. 16 zeigt die Abhängigkeit der Spannung, die abhängig von der Änderung der Impulsbreite PW1 in Fig. 15 in einer Bitleitung B/L hervorgerufen wird;

Fig. 17 ist eine schematische Ansicht zum Veranschaulichen des Betriebs einer Hochspannungs-Erfassungs/Synchronisier- Schaltung in Fig. 17; und

Fig. 18 ist eine schematische Ansicht zum Veranschaulichen der Impulsbreite PW1 in Fig. 11 abhängig von Signalverläufen SWC1 und SWC2 in Fig. 17.

Es wird nun im Einzelnen auf die bevorzugten Ausführungsbei­ spiele der Erfindung Bezug genommen, zu denen Beispiele in den beigefügten Zeichnungen veranschaulicht sind.

Mit der Erfindung ist es beabsichtigt, eine mangelhafte Zel­ le vorab zu beseitigen, um für Zuverlässigkeit eines nicht­ flüchtigen ferroelektrischen Speicherchips zu sorgen. Dabei wird die Breite eines Betriebsimpulses für eine Zelle vari­ iert, um einen in der Zelle einzuspeichernden Datenwert zu kontrollieren, wobei der Bitleitungs-Lesepegel variiert. Die Leseeingangsspannung eines Leseverstärkers wird variiert, um es zu ermöglichen, dass eine mangelhafte Zelle den minimalen Lesepegel erreicht, um dadurch diese zu beseitigen.

Nun werden ein Speicher und ein Verfahren zum Erkennen einer mangelhaften Zelle in diesem unter Bezugnahme auf die beige­ fügten Fig. 5 bis 18 beschrieben.

Gemäß Fig. 5 verfügt der Speicher des Ausführungsbeispiels über ein Speicherzellenarray 50, einen Wortleitungstreiber 57, einen X-Decodierer 51 zum Ansteuern des Wortleitungs­ treibers 57 sowie einen Impulsgenerator 56 zum Erkennen ei­ ner mangelhaften Zelle im Speicherzellenarray 50. Dabei ver­ fügt, wie es in den Fig. 5 und 6 dargestellt ist, das Spei­ cherzellenarray 50 über eine Anzahl von Unterzellenarrays. Zwischen einem oberen und einem unteren Unterzellenarray sub_T und sub_B, die einander benachbart sind, ist ein Lese­ verstärker S/A ausgebildet. Jedes Unterzellenarray verfügt über Bitleitungen Top_B/L und Bot_B/L, eine Anzahl von Hauptzellen MC, die mit diesen verbunden sind, eine Bezugs­ zelle RC, die ebenfalls mit diesen Bitleitungen verbunden ist, und einen Spaltenselektor CS. Dabei wird auf die Be­ zugszelle RC innerhalb des über dem Leseverstärker S/A aus­ gebildeten Unterzellenarrays sub_T zugegriffen, wenn gleich­ zeitig auf die Hauptzelle MC innerhalb des unteren Unterzel­ lenarrays sub_B zugegriffen wird. Andererseits wird auf die Bezugszelle RC innerhalb des unter dem Leseverstärker S/A ausgebildeten Unterzellenarrays sub_B zugegriffen, wenn gleichzeitig auf die Hauptzelle MC innerhalb des oberen Un­ terzellenarrays sub_T zugegriffen wird.

Der Spaltenselektor CS aktiviert eine entsprechende Spalten­ bitleitung unter Verwendung einer Y(Spalten)Adresse auf se­ lektive Weise. Wenn sich das Signal des Spaltenselektors CS auf dem hohen Pegel befindet, wird die entsprechende Spal­ tenbitleitung mit einem Datenbus verbunden, um eine Daten­ übertragung zu ermöglichen.

Die Hauptzelle MC ist so aufgebaut, wie es in Fig. 7 darge­ stellt ist. D. h., dass eine Bitleitung B/L in einer Richtung ausgebildet ist und eine Wortleitung W/L so ausgebildet ist, dass sie die Bitleitung schneidet. Eine Plattenleitung P/L ist von der Wortleitung W/L beabstandet, und sie verläuft in derselben Richtung wie diese. Es ist ein Transistor T vor­ handen, dessen Gate mit der Wortleitung W/L verbunden ist und dessen Source mit der Bitleitung B/L verbunden ist. Ein ferroelektrischer Kondensator FC ist so ausgebildet, dass sein erster Anschluss mit dem Drain des Transistors T ver­ bunden ist und sein zweiter Anschluss mit der Plattenleitung P/L verbunden ist.

Die Bezugszelle ist so aufgebaut, wie es in Fig. 8 darge­ stellt ist. Sie verfügt über eine Bitleitung B/L, die in einer Richtung ausgebildet ist; eine Bezugswortleitung REF_W/L, die die Bitleitung schneidend ausgebildet ist; ei­ nen Schaltblock 81; einen Pegelinitialisierblock 82 und meh­ rere ferroelektrische Kondensatoren FC1, FC2, . . ., FCn. Der Schaltblock 81 wird durch ein Signal auf der Bezugswortlei­ tung gesteuert, um selektiv eine in den ferroelektrischen Kondensatoren gespeicherte Bezugsspannung an die Bitleitung zu übertragen. Der Pegelinitialisierblock 82 initialisiert auf selektive Weise den Pegel an einem Eingangsanschluss des Schaltblocks 81, der mit den ferroelektrischen Kondensatoren verbunden ist. Die ferroelektrischen Kondensatoren sind par­ allel mit dem Eingangsanschluss des Schaltblocks 81 verbun­ den.

Der Schaltblock 81 enthält einen NMOS-Transistor (nachfol­ gend als "erster Transistor" bezeichnet) T1, dessen Drain mit der Bezugswortleitung REF_W/L verbunden ist, dessen Drain mit der Bitleitung B/L verbunden ist und dessen Source mit einem Speicherknoten SN verbunden ist.

Der Pegelinitialisierblock 82 wird durch ein Bezugszelle- Ausgleichssteuersignal REF_EQ gesteuert, das ein Steuersig­ nal zum Initialisieren des Speicherknotens SN der Bezugszel­ le ist. Auch beinhaltet der Pegelinitialisierblock 82 einen NMOS-Transistor (nachfolgend als "zweiter Transistor" be­ zeichnet) T2, der zwischen die Source des ersten Transistors T1 und einen Masseanschluss Vss geschaltet ist.

Die ferroelektrischen Kondensatoren FC1, FC2, . . ., FCn ver­ fügen über eine erste Elektrode, eine zweite Elektrode und ein zwischen diesen ausgebildetes ferroelektrisches Mate­ rial. Die erste Elektrode jedes ferroelektrischen Kondensa­ tors ist mit der Source des ersten Transistors T1 verbunden, und seine zweite Elektrode ist mit der Bezugsplattenleitung REF_P/L verbunden. Die Anzahl der ferroelektrischen Konden­ satoren FC1, FC2, . . ., FCn wird abhängig von der Kapazität der Bezugszelle bestimmt. D. h., dass die Anzahl der ferro­ elektrischen Kondensatoren auf freie Weise abhängig von der Kapazität der Bezugszelle eingestellt werden kann. Der Spei­ cherknoten SN ist parallel mit den ersten Anschlüssen der ferroelektrischen Kondensatoren FC1, FC2, . . ., FCn verbun­ den.

Das Bezugszelle-Ausgleichssteuersignal REF_EQ initialisiert den Speicherknoten auf den Massepegel. D. h., dass dann, wenn sich dieses Signal auf dem hohen Pegel befindet, der zweite Transistor T2 eingeschaltet ist, so dass der Speicherknoten auf dem Massepegel gehalten wird.

Nun wird der Betrieb dieser Bezugszelle beschrieben. Qs und Qns in der Hystereseschleife der Fig. 1 bezeichnen Schaltla­ dungen des ferroelektrischen Kondensators bzw. Nichtschalt­ ladungen desselben. Die Bezugszelle bei der Erfindung beruht auf Qns. D. h., dass die Bezugswortleitung REF_W/L innerhalb des Betriebszyklus gemeinsam mit der Bezugsplattenleitung REF_P/L auf den hohen Pegel gebracht wird. Demgemäß werden Ladungen entsprechend der Größe Qns x ferroelektrischer Kon­ densator an die Bitleitung B/L geliefert.

Dabei wird die Bezugswortleitung REF W/L auf den niedrigen Pegel gebracht, bevor der Leseverstärker betrieben wird, damit die Bezugszelle nicht durch die Spannung auf der Bit­ leitung beeinflusst wird. Indessen wird die Bezugsplatten­ leitung auf dem hohen Pegel gehalten, und sie wird dann auf den niedrigen Pegel gebracht, wenn die Bezugswortleitung ausreichend stabilisiert ist.

Wie oben beschrieben, ist, da die Nichtschaltladungen Qns verwendet werden, während einer Vorabladeperiode kein geson­ derter Wiederherstellvorgang erforderlich. Demgemäß wird für die Bezugswortleitung kein hoher Pegel mehr benötigt.

Da der Bezugspegel durch den Anfangspegel des Speicherkno­ tens beeinflusst wird, wird der zweite Transistor T2 in Fig. 8 dazu verwendet, den Speicherknoten zu stabilisieren, und das Bezugszelle-Ausgleichssteuersignal REF_EQ wird dazu ver­ wendet, den Speicherknoten auf den Massepegel zu initiali­ sieren. Da dadurch der Anfangspegel des Speicherknotens auf der Massespannung gehalten wird, kann der Bezugspegel stabi­ lisiert werden.

Nun werden Lese- und Schreibvorgänge mit dem Speicher gemäß dem Ausführungsbeispiel anhand der Fig. 9 und 10 beschrie­ ben.

Gemäß Fig. 9 wird ein Datenwert zwangsweise über eine Daten­ eingabe-Kontaktstelle in die Bitleitung B/L eingegeben, wenn mittels eines Schreibaktiviersignals WEBpad ein Schreibvor­ gang ausgeführt wird. Gemäß Fig. 10 wird der Datenwert vom Leseverstärker an eine externe Daten-Eingangs-/Ausgangs-Kon­ taktstelle übertragen.

Unter Bezugnahme auf die Signalverläufe der Fig. 9 wird nun ein Datenschreibvorgang genauer beschrieben.

Ein Zyklus wird auf solche Weise abgeschlossen, dass ein externes Chipaktiviersignal CSBpad auf den niedrigen Pegel gebracht wird, um eine aktive Periode zu starten, und dann eine Vorabladeperiode abläuft.

Wenn die aktive Periode eines Chips beginnt, wird während einer Periode A mit einer Adressendecodierung begonnen. Die entsprechende Wortleitung W/L, die entsprechende Plattenlei­ tung P/L, die entsprechende Wortleitung REF_W/L und die ent­ sprechende Bezugsplattenleitung REF_P/L werden auf hohe Pe­ gel aktiviert, wenn verschiedene Steuersignale aktiviert werden. Die Wortleitung W/L ist dabei eine Wortleitung für die Hauptzelle.

Während einer Periode B werden die Wortleitung W/L und die Bezugswortleitung REF_W/L auf dem hohen Pegel gehalten, da­ mit der Datenwert aus der Hauptzelle und der Datenwert aus der Bezugszelle jeweils an die zugehörige Bitleitung B/L übertragen werden. Dabei ist, wie oben angegeben, die Bit­ leitung, auf die der Datenwert aus der Hauptzelle übertragen wird, nicht dieselbe wie die Bitleitung, auf die der Daten­ wert aus der Bezugszelle übertragen wird. D. h., dass eine Unterzelle innerhalb des Unterzellenarrays über dem Lesever­ stärker gemeinsam mit einer Bezugszelle innerhalb des Unter­ zellenarrays unter dem Leseverstärker betrieben wird. Demge­ mäß wird der Datenwert aus der Hauptzelle an die Bitleitung innerhalb des oberen Unterzellenarrays übertragen, während der Datenwert aus der Bezugszelle an die Bitleitung inner­ halb des unteren Unterzellenarrays übertragen wird.

Wenn der Datenwert aus der Hauptzelle und der Datenwert aus der Bezugszelle ausreichend an die entsprechende Bitleitung übertragen sind, werden die Wortleitung W/L und die Bezugs­ wortleitung REF_W/L auf den niedrigen Pegel gebracht, um die Bitleitung B/L von der Zelle zu trennen. Daher kann eine Bitleitungsladung aufgrund unterschiedlicher Kondensatorgrö­ ßen hinsichtlich der Hauptzelle und der Bezugszelle besei­ tigt werden. Dies verbessert die Lesetoleranz des Lesever­ stärkers.

Wenn die Wortleitung W/L und die Bezugswortleitung REF_W/L auf den niedrigen Pegel gebracht sind, wird ein Leseverstär­ ker-Aktiviersignal SEN für den Leseverstärker während einer Periode C auf den hohen Pegel aktiviert. So wird der Daten­ wert auf der Bitleitung verstärkt. Dabei werden die Platten­ leitung P/L und die Bezugswortleitung REF_W/L auf dem hohen Pegel gehalten, und sie werden auf den niedrigen Pegel ge­ bracht, wenn eine Periode D startet.

Es sei darauf hingewiesen, dass für die Plattenleitung P/L keine Pegeländerung ausgeführt wird, wenn für die Wortlei­ tung W/L und die Bezugswortleitung REF_W/L Pegeländerungen ausgeführt werden. Demgemäß kann vermieden werden, dass Wechselwirkungs-Störsignale auftreten, die durch gleichzei­ tige Übergänge betreffend die Plattenleitung P/L, die Wort­ leitung W/L und die Bezugswortleitung REF_W/L hervorgerufen würden.

Anschließend wird, wenn der Verstärkungsbetrieb des Lesever­ stärkers in einen stabilen Betrieb übergegangen ist, der Spaltenselektor C/S während einer Periode D auf den hohen Pegel aktiviert, damit der Datenwert auf der Bitleitung B/L auf den Datenwert auf dem Datenbus DB gebracht wird.

Nun wird der Betrieb im Lesemodus unter Bezugnahme auf Fig. 10 beschrieben. Im Lesemodus wird der Datenwert auf der Bit­ leitung an den Datenbus übertragen.

Anders gesagt, beginnt eine Vorabladeperiode dann, wenn das externe Chipaktiviersignal CSBpad auf den hohen Pegel ge­ bracht wird. Dann wird die Wortleitung W/L nur während einer Periode E vom niedrigen auf den hohen Pegel gebracht. Dabei behält die Bitleitung B/L, da das Leseverstärker-Aktivier­ signal SEN dauernd auf dem hohen Pegel gehalten wird, um den Leseverstärker zu aktivieren, dauernd den verstärkten oder neu programmierten Datenwert aufrecht. Demgemäß wird ein Datenwert aus einer Hauptzelle mit dem logischen Wert "1" der während der aktiven Periode zerstört wurden, wiederher­ gestellt. Dies wird als Wiederherstellvorgang bezeichnet. Wenn der Wiederherstellvorgang beendet ist, werden die Bit­ leitung B/L und der Speicherknoten SN der Bezugszelle wäh­ rend einer Periode F auf den Massepegel initialisiert, um den nächsten Zyklus zu starten.

Als Nächstes wird der Impulsgenerator 56 zum Erkennen einer mangelhaften Zelle unter Verwendung einer variablen Ladungs­ menge im ferroelektrischen Kondensator abhängig von der Grö­ ße der Wiederherstellimpulsbreite PW1 während des Lesemodus unter Bezugnahme auf das Schaltbild einer Impulsbreiten­ steuerung gemäß Fig. 11 beschrieben.

Der Impulsgenerator 56 des Ausführungsbeispiels verfügt, wie es in Fig. 5 dargestellt ist, über eine Schaltsignal-Erzeu­ gungseinheit 54 mit einem ersten Schaltsignalgenerator 52 und einem zweiten Schaltsignalgenerator 53 sowie eine Im­ pulsbreitensteuerung 55 zum selektiven Empfangen von Signa­ len SWC1 und SWC2, wie sie vom ersten und zweiten Schaltsig­ nalgenerator 52 und 53 ausgegeben werden, und zum Variieren der Impulsbreite PW1.

Wie es in Fig. 11 dargestellt ist, verfügt die Impulsbrei­ tensteuerung 55 über einen ersten, einen zweiten und einen dritten PMOS-Transistor DP1, DP2 und DP3 sowie einen ersten NMOS-Transistor NM1, in die gemeinsam ein zu verzögerndes Eingangssignal EINGANGSSIGNAL eingegeben wird. Der erste, zweite und dritte PMOS-Transistor DP1, DP2 und DP3 und der erste NMOS-Transistor NM1 sind zwischen einen Spannungsver­ sorgungsanschluss VCC und einen Masseanschluss VSS parallel geschaltet. Ein vierter und ein fünfter PMOS-Transistor SP1 und SP2 sind parallel mit dem ersten bzw. dem zweiten PMOS- Transistor DP1 bzw. DP2 verbunden, und sie werden durch das erste bzw. zweite Schaltsignal SWC1 bzw. SWC2 zum Variieren der Impulsbreite angesteuert. Die Impulsbreitensteuerung 55 verfügt ferner über einen ersten Inverter INV1 zum Invertie­ ren des Signals am gemeinsamen Knoten zwischen dem dritten PMOS-Transistor DP3 und dem ersten NMOS-Transistor NM1 zum Ausgeben des Wiederherstellimpulses PW1.

Die Breite des von der Impulsbreitensteuerung 55 ausgegebe­ nen Wiederherstellimpulses PW1 ist durch das erste und zwei­ te Schaltsignal SWC1 und SWC2 bestimmt.

Nun werden der erste und zweite Schaltsignalgenerator zum Erzeugen des ersten und zweiten Schaltsignals SWC1 und SWC2 anhand der Schaltbilder der Fig. 12 bzw. 13 beschrieben.

Wie es in Fig. 12 dargestellt ist, verfügt der erste Schalt­ signalgenerator 52 über einen auf die Systemspannung reagie­ renden Teiler 121, eine Synchronisiersignaleinheit 122, eine Pegelaufrechterhalteeinheit 123, eine Stromliefereinheit 124, eine Steuereinheit 125 und eine Hochspannungs-Bestim­ mungseinheit 126.

Der auf die Systemspannung reagierende Teiler 121 senkt die Systemspannung mit einen konstanten Verhältnis, um einen Versorgungsspannungs-Variationswert an einen ersten Aus­ gangsanschluss out1 zu liefern. Der auf die Systemspannung reagierende Teiler 121 verfügt über mehrere in Reihe ge­ schaltete NMOS-Transistoren Tn1-Tnn, von denen jeder über ein Gate verfügt, an das die Versorgungsspannung VCC ange­ legt wird.

Die Signalsynchronisiereinheit 122 synchronisiert eine Aus­ gangssignaländerung des auf die Systemspannung reagierenden Teilers 121 mit einem Chipaktiviersignal CE, und sie verfügt über zwei NMOS-Transistoren T1 und T2, die parallel zwischen den Sourceanschluss des letzten Transistors Tnn und den Mas­ seanschluss VSS geschaltet sind. Dabei gibt diese Synchroni­ siersignaleinheit 122, wie in Fig. 17 dargestellt, ein nied­ rigeres Ausgangssignal in einem Zustand, in dem das externe Chipaktiviersignal CSBpad aktiviert ist, an den ersten Aus­ gangsanschluss out1 aus, während sie ein höheres Ausgangs­ signal an ihn ausgibt, wenn das externe Chipaktiviersignal CSBpad nicht aktiviert ist.

Der auf die Systemspannung reagierende Teiler 121 gibt ab­ hängig vom Zustand eines Ausgangssignals an einem dritten Ausgangsanschluss out3, der mit dem Gate des NMOS-Transis­ tors T2 verbunden ist, einen Differenzsignalverlauf aus. So werden der Betrieb im Hochspannungsbereich und der Betrieb im Normalspannungsbereich auf eine jeweilige Weise gesteu­ ert.

Die Pegelaufrechterhalteeinheit 123 hält den hohen Pegel nur dann aufrecht, wenn das Ausgangssignal am zweiten Ausgangs­ anschluss out2 den hohen Pegel aufweist, wobei dieser zweite Ausgangsanschluss mit dem Drainanschluss des NMOS-Transis­ tors T3 verbunden ist, der abhängig vom Ausgangssignal am ersten Ausgangsanschluss out1 des auf die Systemspannung reagierenden Teilers 121 geschaltet wird. Die Pegelaufrecht­ erhalteeinheit 123 wird nicht betrieben, wenn sich das Aus­ gangssignal am zweiten Ausgangsanschluss out2 auf dem nie­ drigen Pegel befindet. Ferner verfügt die Pegelaufrechter­ halteeinheit 123 über einen PMOS-Transistor T4, der mit dem Versorgungsspannungsanschluss VCC und dem Drainanschluss des NMOS-Transistors T3 verbunden ist, und einen Inverter zum Invertieren des Signals am Sourceanschluss des PMOS-Transis­ tors T4 und zum Eingeben desselben in seinen Gateanschluss.

Die Stromliefereinheit 124 wirkt so, dass sie dem Drainan­ schluss des NMOS-Transistors T3 einen Strom zuführt, und sie hält das Ausgangssignal am zweiten Ausgangsanschluss out2 im Normalspannungszustand auf dem hohen Pegel. Die Stromliefer­ einheit 124 verfügt über einen PMOS-Transistor T5.

Die Steuereinheit 125 arbeitet so, dass sie die Stromliefer­ einheit 124 steuert, und sie verfügt über einen Inverter zum Invertieren des Signals am Sourceanschluss des PMOS-Transis­ tors T4 sowie ein NAND-Gatter zum Ausführen einer logischen UND-Operation am Chipaktiviersignal CE und dem Signal des Inverters, und zum Invertieren des sich ergebenden Werts. Wie es in Fig. 17 dargestellt ist, aktiviert die Steuerein­ heit 125 das externe Chipaktiviersignal CSBpad, um das Chip­ aktiviersignal CE auf hohem Pegel und das Ausgangssignal am vierten Ausgangsanschluss out4 des NAND-Gatters auf dem nie­ drigen Pegel zu halten, wenn sich das Ausgangssignal am zweiten Ausgangsanschluss out2 auf dem niedrigen Pegel be­ findet, so dass der PMOS-Transistor T5 in der Stromliefer­ einheit 124 aktiviert wird, um einen Strom zum zweiten Aus­ gangsanschluss out2 zu liefern.

Das Ausgangssignal am zweiten Ausgangsanschluss out2 kann selbst dann in ausreichender Weise im Normalspannungszustand gehalten werden, wenn Strom an den zweiten Ausgangsanschluss out2 geliefert wird. Jedoch wird das Ausgangssignal am zwei­ ten Ausgangsanschluss out2 in einem Niederspannungsbereich auf den hohen Pegel angehoben, um einen hohen Datenwert am dritten Ausgangsanschluss out3 auszugeben. Demgemäß wird der hohe Spannungszustand erkannt, wenn sich das Schaltsignal SWC1 auf dem niedrigen Pegel befindet.

Die Hochspannungs-Bestimmungseinheit 126 erfasst die Versor­ gungsspannung, um eine hohe Spannung und eine normale Span­ nung zu erkennen. Das Ausgangssignal am Ausgangsanschluss out2 befindet sich im Normalspannungsbereich auf dem hohen Pegel, während es sich im Hochspannungsbereich auf dem nie­ drigen Pegel befindet. Diese Hochspannungs-Bestimmungsein­ heit 126 verfügt über einen NMOS-Transistor T3 und zwei In­ verter. Der NMOS-Transistor T3 ist mit dem Sourceanschluss des PMOS-Transistors T4 und dem Masseanschluss VSS verbun­ den, und sein Pegel wird abhängig von einer Änderung des Ausgangssignals am Ausgangsanschluss out1 des auf die Sys­ temspannung reagierenden Teilers 121 bestimmt. Die zwei In­ verter sind seriell miteinander verbunden, um das Signal am Drainanschluss des NMOS-Transistors T3 zu verzögern.

Der zweite Schaltsignalgenerator 53 verfügt über einen auf die Systemspannung reagierenden Teiler 131, eine Signalsyn­ chronisiereinheit 132, eine Pegelaufrechterhalteeinheit 133, eine Stromliefereinheit 134, eine Steuereinheit 125 und eine Hochspannungs-Bestimmungseinheit 136. Jeweilige Elemente dieses zweiten Schaltsignalgenerators 53 haben mit Ausnahme des auf die Systemspannung reagierenden Teilers dieselbe Konfiguration wie die beim ersten Schaltsignalgenerator 52.

Der auf die Systemspannung reagierende Teiler 131 des zwei­ ten Schaltsignalgenerators 53 verfügt über mehrere NMOS- Transistoren. Von diesen sind ein erster und ein zweiter NMOS-Transistor mittels einer Diode mit dem Versorgungsspan­ nungsanschluss VCC verbunden, während die anderen NMOS-Tran­ sistoren miteinander in Reihe geschaltet sind und über ein Gate verfügen, an das die Versorgungsspannung angelegt wird. Dabei wird das Ausgangssignal an der Source des zweiten NMOS-Transistors ausgegeben.

Die oben genannten Schaltsignalgeneratoren 52 und 53 steuern den vierten und fünften PMOS-Transistor SP1 und SP2 der Im­ pulsbreitensteuerung 55, um das erste und zweite Schaltsig­ nal SWC1 und SWC2 zum Steuern der Impulsbreite PW1 zu erzeu­ gen. Diese Schaltsignale SWC1 und SWC2 sind die Ausgangssig­ nale einer Hochspannungs-Erkennungsschaltung. Sie befinden sich auf dem hohen Pegel, um den vierten und fünften PMOS- Transistor SP1 und SP2 bei normaler Spannung auszuschalten. Das Schaltsignal SWC1 wird als erstes auf den niedrigen Pe­ gel überführt, wenn die Systemspannung höher als der normale Betriebsspannungspegel wird (Fig. 11 und 17). Wenn die Span­ nung weiter erhöht wird, wird das Schaltsignal SWC2 auf den niedrigen Pegel überführt. So werden der vierte und fünfte PMOS-Transistor SP1 und SP2 auf Ein/Aus geschaltet.

Nun wird die Impulsbreitensteuerung 55 beschrieben, deren Betrieb von den Schaltsignalen SWC1 und SWC2 abhängt, wie sie vom ersten bzw. zweiten Schaltsignalgenerator 52 bzw. 53 ausgegeben werden.

Wie es in den Fig. 11, 17 und 18 dargestellt ist, ist der Signalverlauf des Eingangssignals EINGANGSSIGNAL dergestalt, wie es in Fig. 18a dargestellt ist, und das erste und zweite Schaltsignal SWC1 und SWC2 befinden sich auf dem niedrigen Pegel. So werden diese zwei Schaltsignale nur dann vom drit­ ten PMOS-Transistor DP1 verzögert, wenn der vierte und fünf­ te PMOS-Transistor SP1 und SP2 eingeschaltet sind. Es wird eine Impulsbreite PW1 erhalten, wie sie in Fig. 18b darge­ stellt ist.

Auch zeigt das Eingangssignal EINGANG den in Fig. 18a darge­ stellten Signalverlauf, und das erste Schaltsignal SWC1 be­ findet sich auf dem niedrigen Pegel, während sich das zweite Schaltsignal SWC2 auf dem hohen Pegel befindet. So werden diese zwei Schaltsignale durch den zweiten und dritten PMOS- Transistor DP2 und DP3 nur dann verzögert, wenn der vierte PMOS-Transistor SP1 eingeschaltet ist, während der fünfte PMOS-Transistor SP2 ausgeschaltet ist. Es wird die in Fig. 18c dargestellte Impulsbreite PW1 erhalten.

Wenn entweder der vierte PMOS-Transistor SP1 oder der fünfte PMOS-Transistor SP2 eingeschaltet ist, werden die Schaltsig­ nale nur durch die zwei PMOS-Transistoren verzögert. Demge­ mäß wird die in Fig. 18c dargestellte Impulsbreite PW1 er­ halten, die größer als die gemäß Fig. 18b ist.

Das Eingangssignal EINGANGSSIGNAL zeigt den in Fig. 18a dar­ gestellten Signalverlauf, und das erste und zweite Schalt­ signal SWC1 und SWC2 befinden sich alle auf dem hohen Pegel. Dadurch werden diese zwei Schaltsignale durch den ersten bis dritten PMOS-Transistor DP1 bis DP3 verzögert, wenn der vierte und fünfte PMOS-Transistor SP1 und SP2 ausgeschaltet sind. Es wird die in Fig. 18d dargestellte Impulsbreite PW1 erhalten, die breiter als die gemäß Fig. 18c ist.

Nun wird das Verfahren des Ausführungsbeispiels zum Erkennen einer mangelhaften Zelle im beschriebenen Speicher anhand der Fig. 14 und 15 erläutert. Gemäß der Erfindung wird eine mangelhafte Zelle vorab beseitigt, um die Zuverlässigkeit des nichtflüchtigen Speicherchips zu gewährleisten.

Ein Treiber für eine nichtflüchtige ferroelektrische Spei­ cherzelle verfügt über zwei Leseverstärker S/A, die zwischen einem oberen und einem unteren Unterzellenarray sub_T und sub_B, die einander benachbart sind, angeordnet sind, um Signale aus diesen Arrays zu erfassen, und einen Wortlei­ tungstreiber 57 zum Ansteuern der Wortleitungen in diesen beiden Arrays. Das Verfahren des Ausführungsbeispiels zum Erkennen einer mangelhaften Zelle unter Verwendung dieses Treibers für eine nichtflüchtige ferroelektrische Speicher­ zelle verfügt über die folgenden Schritte: selektives Ausge­ ben eines Wortleitungsdecodiersignals vom X-Decodierer an den Wortleitungstreiber 57; Variieren der Breite des Wieder­ herstellimpulses PW1 und Ausgeben der variierten Breite an den Wortleitungstreiber 57 zum Erkennen einer mangelhaften Zelle im oberen und unteren Zellenarray; Steuern des Daten­ werts (der Ladungsmenge), der in eine Speicherzelle jedes Zellenarrays einzuspeichern ist, wobei gleichzeitig der Wie­ derherstellimpuls PW1 ausgegeben wird; Variieren von Bitlei­ tungs-Lesepegeln entsprechend dem gesteuerten Datenwert; und Lesen des Datenwerts aus einer Speicherzelle für jedes Zel­ lenarray zum Erkennen einer Speicherzelle, die den minimalen Lesepegel unter den variierten Bitleitungs-Lesepegeln als erste erreicht, um dadurch eine mangelhafte Zelle zu ermit­ teln.

Anders gesagt, wird die Breite des Wiederherstellimpulses während des Lesevorgangs für die Speicherzelle variiert, so dass die im ferroelektrischen Kondensator der Speicherzelle gespeicherte Ladungsmenge (der Datenwert) kontrolliert wird. Die Bitleitungs-Lesepegel variieren so, dass sie der kon­ trollierten Ladungsmenge (dem Datenwert) entsprechen. Dieje­ nige Speicherzelle, die als erste den minimalen Lesepegel unter den variierten Bitleitungs-Lesepegeln erreicht, wird als mangelhafte Zelle erkannt und dann entfernt.

Gemäß Fig. 14 variieren die Ladungen von Daten mit dem logi­ schen Wert "1" auf solche Weise, dass Q1<Q2<Q3 gilt, wenn für die Größe des Wiederherstellimpulses PW1 P1<P2<P3 gilt. Dabei werden P1, P2 und P3 durch den ersten und zweiten Schaltsignalgenerator 52 und 53 und die Impulsbreitensteue­ rung 55 gesteuert.

Gemäß den Fig. 15 und 16 variiert, wenn die Impulsbreite PW1 gemäß P1<P2<P3 variiert wird, auch der in der Zelle einge­ speicherte Datenwert. Demgemäß variiert der Bitleitungspegel gemäß V1<V2<V3.

Wie oben angegeben, wird die Breite des Wiederherstellimpul­ ses variiert, um den in eine Zelle eingespeicherten Daten­ wert zu kontrollieren, so dass der Bitleitungs-Lesepegel variiert. Demgemäß wird die Zelle als mangelhafte Zelle be­ stimmt, wenn eine Spannung unter einer Bezugsbitleitungs­ spannung ermittelt wird. Anders gesagt, wird durch Variieren der Leseeingangsspannung des Leseverstärkers erkannt, welche Zelle als erste den minimalen Lesepegel erreicht. Die er­ kannte Zelle wird als mangelhafte Zelle bestimmt und dann beseitigt.

Dabei kann der Wiederherstellimpuls PW1 wahlweise durch den Benutzer variiert werden.

Anders gesagt, wird die Impulsbreite PW1 abhängig von den Schaltsignalen SWC1 und SWC2 variiert, die vom ersten und zweiten Schaltsignalgenerator 52 und 53 ausgegeben werden. Die variierte Impulsbreite wird über den Wortleitungstreiber an jedes Zellenarray ausgegeben, so dass der in jeder Zelle gespeicherte Datenwert kontrolliert wird. Nachdem der Bit­ leitungs-Lesepegel bestimmt wurde, wird diejenige Zelle als mangelhaft erkannt, die den Bitleitungs-Lesepegel als erste erreichte, und sie wird dann beseitigt.

Wie oben angegeben, weisen der erfindungsgemäße nichtflüch­ tige ferroelektrische Speicher und das erfindungsgemäße Ver­ fahren zum Erkennen einer mangelhaften Zelle in diesem die folgenden Vorteile auf. Erstens kann, da die Versorgungs­ spannungs-Erfassungsschaltung (erster und zweiter Schaltsig­ nalgenerator) vorhanden ist, eine schwache Zelle ohne geson­ derten Testmodus erkannt und beseitigt werden. Außerdem kann, da die Größe des Wiederherstellpulses variiert wird, um den in einer Speicherzelle gespeicherten Datenwert zu kontrollieren, eine mangelhafte Zelle selbst dann erkannt und beseitigt werden, wenn die Prozessbedingungen variieren.

Claims (18)

1. Nichtflüchtiger ferroelektrischer Speicher mit:
einem Treiber für eine nichtflüchtige ferroelektrische Speicherzelle, der aus einem oberen Zellenarray (Sub_T) und einem unteren Zellenarray (Sub_B), einem zwischen diesen Arrays ausgebildeten Leseverstärker zum Lesen von Signalen aus diesen Arrays sowie einem Wortleitungstreiber (57) zum Ansteuern einer Wortleitung in diesen Arrays besteht;
einem X-Decodierer (51) zum selektiven Ausgeben eines Wortleitungsdecodiersignals an den Wortleitungstreiber; und
einer Impulsbreiten-Erzeugungseinheit (52, 53, 55) zum Va­ riieren der Breite eines Wiederherstellimpulses (PW1) und zum Ausgeben dieser variierten Breite an den Wortleitungs­ treiber, um eine mangelhafte Zelle in den genannten Arrays zu erkennen.

2. Speicher nach Anspruch 1, dadurch gekennzeichnet, dass das obere und das untere Zellenarray (Sub_T, Sub_B) eine an einer Bitleitung vorhandene Bezugszelle (RC) und eine Anzahl von Hauptzellen (MC), die mit demselben Bitleitungssignal wie die Bezugszelle angesteuert werden, beinhalten.

3. Speicher nach Anspruch 1, dadurch gekennzeichnet, dass die Impulsbreiten-Erzeugungseinheit einen ersten und einen zweiten Schaltsignalgenerator (52, 53) zum Ausgeben von Schaltsteuersignalen zum Variieren der Breite des Wiederher­ stellimpulses sowie eine Impulsbreitensteuerung (55) zum selektiven Empfangen der Schaltsteuersignale des ersten und zweiten Schaltsignalgenerators zum Variieren des Wiederher­ stellimpulses aufweist.

4. Speicher nach Anspruch 3, dadurch gekennzeichnet, dass der erste Schaltsignalgenerator (52) Folgendes aufweist:
einen auf die Systemspannung reagierenden Teiler (121) zum Senken der Systemspannung mit konstantem Verhältnis um über einen ersten Knoten eine Änderung der Versorgungsspannung auszugeben;
eine Signalsynchronisiereinheit (122) zum Synchronisieren der Ausgangssignaländerung des auf die Systemspannung rea­ gierenden Teilers mit einem externen Chipaktiviersignal;
eine Pegelaufrechterhalteeinheit (123) zum Aufrechterhal­ ten des Zustands mit hohem Pegel, wenn sich der Drainan­ schluss (zweite Knoten) eines durch den ersten Knoten ge­ schalteten Transistors auf dem hohen Pegel befindet;
eine Stromliefereinheit (124) zum Liefern eines Stroms an den zweiten Knoten, um diesen in einem Normalspannungszu­ stand auf dem hohen Pegel zu halten;
eine Steuereinheit (125) zum Steuern der Stromlieferein­ heit auf das Signal am zweiten Knoten und das externe Chip­ aktiviersignal hin; und
eine Hochspannung-Bestimmungseinheit (126) zum Bestimmen des Pegels des zweiten Knotens, um eine hohe und eine norma­ le Spannung zu bestimmen.

5. Speicher nach Anspruch 3, dadurch gekennzeichnet, dass der zweite Schaltsignalgenerator (53) Folgendes aufweist:
einen auf die Systemspannung reagierenden Teiler (131) zum Senken der Systemspannung mit konstantem Verhältnis, stärker als die Systemspannung am ersten Schaltsignalgenerator, um über einen ersten Knoten eine Änderung der Versorgungsspan­ nung auszugeben;
eine Signalsynchronisiereinheit (132) zum Synchronisieren der Ausgangssignaländerung des auf die Systemspannung rea­ gierenden Teilers mit einem externen Chipaktiviersignal;
eine Pegelaufrechterhalteeinheit (133) zum Aufrechterhal­ ten des Zustands mit hohem Pegel, wenn sich der Drainan­ schluss (zweiter Knoten) eines durch den ersten Knoten ge­ schalteten Transistors auf dem hohen Pegel befindet;
eine Stromliefereinheit (134) zum Liefern eines Stroms an den zweiten Knoten, um diesen in einem Normalspannungszu­ stand auf dem hohen Pegel zu halten;
eine Steuereinheit (135) zum Steuern der Stromlieferein­ heit auf das Signal am zweiten Knoten und das externe Chip­ aktiviersignal hin; und
eine Hochspannungs-Bestimmungseinheit (136) zum Bestimmen des Pegels des zweiten Knotens, um eine hohe und eine norma­ le Spannung zu bestimmen.

6. Speicher nach Anspruch 4, dadurch gekennzeichnet, dass der auf die Systemspannung reagierende Teiler (121) mehrere in Reihe geschaltete NMOS-Transistoren aufweist, wobei der Drainanschluss des ersten NMOS-Transistors mit einem Versor­ gungsspannungsanschluss verbunden ist und die Versorgungs­ spannung dem Gate jedes NMOS-Transistors zugeführt wird.

7. Speicher nach Anspruch 5, dadurch gekennzeichnet, dass der auf die Systemspannung reagierende Teiler (131) mehrere NMOS-Transistoren aufweist, wobei der Drain des ersten NMOS- Transistors mit einem Versorgungsspannungsanschluss verbun­ den ist und der erste und zweite NMOS-Transistor mittels einer Diode nur miteinander in Reihe geschaltet sind.

8. Speicher nach Anspruch 4 oder 5, dadurch gekennzeich­ net, dass die jeweilige Signalsynchronisiereinheit (122; 132) ein Chipaktiviersignal (CE) und das Ausgangssignal der Hochspannungs-Bestimmungseinheit (126; 136) empfängt und sie über zwei NMOS-Transistoren verfügt, die zwischen den auf die Systemspannung reagierenden Teiler (121; 131) und einen Masseanschluss geschaltet sind.

9. Speicher nach Anspruch 4 oder 5, dadurch gekennzeich­ net, dass die jeweilige Pegelaufrechterhalteeinheit (123; 133) einen zwischen dem Versorgungsspannungsanschluss und dem zweiten Knoten ausgebildeten PMOS-Transistor und einen Inverter zum Invertieren des Signals am zweiten Knoten und zum Eingeben desselben in den PMOS-Transistor aufweist.

10. Speicher nach Anspruch 4 oder 5, dadurch gekennzeich­ net, dass die jeweilige Stromliefereinheit (124; 134) einen PMOS-Transistor aufweist, der zwischen den Versorgungsspan­ nungsanschluss und den zweiten Knoten geschaltet ist und un­ ter Steuerung der Steuereinheit (125; 135) geschaltet wird.

11. Speicher nach Anspruch 4 oder 5, dadurch gekennzeich­ net, dass die jeweilige Steuereinheit (125; 135) einen In­ verter zum Invertieren des Signals am zweiten Knoten sowie ein NAND-Gatter zum Ausführen einer logischen UND-Operation am Chipaktiviersignal (CE) und am Signal des Inverters und zum Invertieren des sich ergebenden Werts aufweist.

12. Speicher nach Anspruch 4 oder 5, dadurch gekennzeich­ net, dass die jeweilige Hochspannungs-Bestimmungseinheit (126; 136) zwei Inverter aufweist, die in Reihe geschaltet sind, um das Signal am zweiten Knoten zu verzögern.

13. Speicher nach Anspruch 3, dadurch gekennzeichnet, dass die Impulsbreitensteuerung (55) Folgendes aufweist:
einen ersten bis dritten PMOS-Transistor (DP1, DP2, DP3) und einen ersten NMOS-Transistor (NM1), denen ein Eingangs­ signal (EINGANGSSIGNAL) zur Verzögerung gemeinsam zugeführt wird, und die parallel zwischen den Versorgungsspannungsan­ schluss (VCC) und den Masseanschluss (VSS) geschaltet sind;
einen vierten und einen fünften PMOS-Transistor (SP1, SP2), die parallel zum ersten bzw. zweiten PMOS-Transistor (DP1 bzw. DP2) geschaltet sind und durch ein erstes und zweites Schaltsignal (SWC1, SWC2) zum Variieren der Impuls­ breite angesteuert werden; und
einen Inverter zum Invertieren des Signals am gemeinsamen Knoten zwischen dem dritten PMOS-Transistor (DP3) und dem ersten NMOS-Transistor (NM1), um den Wiederherstellimpuls (PW1) auszugeben.

14. Verfahren zum Erkennen einer mangelhaften Zelle in ei­ nem nichtflüchtigen ferroelektrischen Speicher mit einem Treiber für eine nichtflüchtige ferroelektrische Speicher­ zelle mit einem oberen Zellenarray (Sub_T) und einem unteren Zellenarray (Sub_B), einem Leseverstärker zum Ausführen von Lesevorgängen für diese Arrays und einem Wortleitungstrei­ ber (57) zum Ansteuern einer Wortleitung in diesen Arrays, gekennzeichnet durch die folgenden Schritte:

• - selektives Ausgeben eines Wortleitungs-Decodiersignals an den Wortleitungstreiber;
• - Variieren der Breite eines Wiederherstellimpulses (PW1) und Ausgeben der variierten Breite an den Wortleitungstrei­ ber, um eine mangelhafte Zelle im oberen und unteren Zellen­ array zu erkennen;
• - Steuern des in eine Speicherzelle in jedem Zellenarray einzuspeichernden Datenwerts (der Ladungsmenge) in solcher Weise, dass er der Größe des ausgegebenen Wiederherstellim­ pulses entspricht, und Ausgeben von Bitleitungs-Lesepegeln, die so variieren, dass sie der Größe des Wiederherstellim­ pulses entsprechen; und
• - Erfassen derjenigen Speicherzelle, die unter den variier­ ten Bitleitungs-Lesepegeln als erste den minimalen Lesepegel erreichte, um so eine mangelhafte Zelle zu ermitteln.

15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, dass der Schritt des Variierens des Wiederherstellimpulses (PW1) die folgenden Unterschritte aufweist:

• - Ausgeben eines ersten und eines zweiten Schaltsteuersig­ nals zum Variieren der Breite des Wiederherstellimpulses und
• - Variieren der Breite des Wiederherstellimpulses auf das erste und zweite Schaltsteuersignal hin.

16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, dass der Wiederherstellimpuls ein erstes impulsverzögertes Äquivalent zur Einschaltzeit eines PMOS-Transistors, wenn sich das erste und zweite Schaltsteuersignal beide auf dem niedrigen Pegel befinden, ein zweites impulsverzögertes Äquivalent zur Einschaltzeit zweier PMOS-Transistoren, wenn sich entweder das erste oder das zweite Schaltsteuersignal auf dem hohen Pegel befindet, und ein drittes impulsverzö­ gertes Äquivalent zur Einschaltzeit dreier PMOS-Transisto­ ren, wenn sich das erste und das zweite Steuersignal auf dem hohen Pegel befinden, aufrechterhält.

17. Verfahren nach Anspruch 15 oder 16, dadurch gekenn­ zeichnet, dass der Datenwert (die Ladungsmenge), der in die Speicherzelle eingespeichert wird und so kontrolliert wird, dass er dem Wiederherstellimpuls (PW1) entspricht, auf sol­ che Weise variiert wird, dass erste Ladungsmenge (Q1) < zweite Ladungsmenge (Q2) < dritte Ladungsmenge (Q3) gilt, wenn der Wiederherstellimpuls (PW1) auf die Art erster Im­ puls < zweiter Impuls < dritter Impuls variiert wird.

18. Verfahren nach Anspruch 17, dadurch gekennzeichnet, dass die Bitleitungs-Lesepegel, die so variiert werden, dass sie der Größe des Wiederherstellimpulses (PW1) entsprechen, auf solche Weise variiert werden, dass erste Spannung < zweite Spannung < dritte Spannung gilt, wenn der Wiederher­ stellimpuls auf die Weise erster Impuls < zweiter Impuls < dritter Impuls variiert wird.