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Die
Erfindung betrifft eine Schaltungsanordnung zum Steuern der Wortleitungen
einer Speichermatrix gemäß dem Oberbegriff
des Patentanspruchs 1. Bevorzugtes, jedoch nicht ausschließliches
Anwendungsgebiet der Erfindung sind dynamische RAM-Speicher (sogenannte
DRAMs).
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In
den üblichen
digitalen Informationsspeichern bilden die Speicherzellen eine Matrix
aus Zeilen und Spalten. Um eine Speicherzelle zum Auslesen oder
Einschreiben anzuwählen,
wird eine der betreffenden Zeile zugeordnete ”Wortleitung” aktiviert und
eine der betreffenden Spalte zugeordnete ”Bitleitung” angesteuert. Das Aktivieren
einer Wortleitung erfolgt durch Anlegen eines Aktivierungspotentials, welches
die zugeordneten Speicherzellen so konditioniert, dass über die
Bitleitungen auf sie zugegriffen werden kann, um Speicherinformation
auszulesen oder einzuschreiben. Nach erfolgtem Lese- bzw. Schreibbetrieb
an der Zeile wird die betreffende Wortleitung wieder deaktiviert,
indem sie auf ein Deaktivierungspotential gebracht wird, welches
die erwähnte
Konditionierung der Speicherzellen wieder aufhebt.
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Zum
wahlweisen Aktivieren und Deaktivieren ist an jede Wortleitung ein
zugeordneter Treiber angeschlossen. Die Auswahl des jeweiligen Treibers und
somit der betreffenden Wortleitung erfolgt mittels eines Zeilenadressendecoders,
der die Bits einer digitalen Zeilenadresse empfängt. Jeder Treiber ist im Prinzip
eine Schalteinrichtung, die abhängig
von Steuersignalen eine niederohmige Verbindung zwischen der betreffenden
Wortleitung und wahlweise einer Quelle des Aktivierungspotentials
oder einer Quelle des Deaktivierungspotentials herstellt.
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In
den meistüblichen
Fällen
sind die Treiber an einem der spaltenparallelen Ränder der
Speichermatrix angeordnet und an die dort befindlichen ”Eingänge” der Wortleitungen
angeschlossen. Wird an diesem Ort ein Signal eingespeist, so pflanzt
sich dieses mit einer gewissen Ausbreitungsgeschwindigkeit längs der
Leitung fort, denn die Leitung verhält sich, hauptsächlich wegen
der verteilten Querkapazität
in Verbindung mit dem Längswiderstand,
wie eine RC-Verzögerungskette.
Nach einem Umschalten des Potentials am Leitungseingang dauert es
also mit wachsender Entfernung vom Eingang zunehmend länger, bis
andere Orte der Leitung die volle Amplitude des neuen Potentials
erreichen.
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Diese
Laufzeit limitiert die maximal mögliche Arbeitsgeschwindigkeit
des Speichers. Bei üblicher Betriebsart
wird nach einem Schreib- oder Lesezyklus das Deaktivierungspotential
an die Wortleitungen gelegt, und mit einem nächsten Zyklus darf erst dann begonnen
werden, wenn sich dieses Potential über die gesamte Länge der
Wortleitungen eingestellt hat, auch der beim vorangegangen Zyklus
ausgewählten Wortleitung,
und demzufolge das abschließende
Vorladen über
die betreffenden Zeile erfolgen kann. Das hier einzuhaltende Intervall
(”Row
Precharge Time” oder
abgekürzt ”TRP”) muss
sich also nach der Signallaufzeit vom Eingang zum Ende der Wortleitung richten.
Insbesondere bei großen
Speichermatrizen mit entsprechend langen Wortleitungen werden die erwähnten laufzeitbedingten
Intervalle zu einem Problem. Eine Vergrößerung der Treiberschaltungen kann
hier keinen zeitlichen Vorteil bringen.
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Einer
Limitierung der Arbeitsgeschwindigkeit durch die Signallaufzeit
auf der Wortleitung kann in bekannter Weise begegnet werden, indem
man jeden Treiber in der Mitte der jeweiligen Wortleitung anordnet
und anschließt,
so dass die Laufzeit bis zum fernsten Punkt der Wortleitung halbiert
wird. Ein weiterer bekannter Lösungsvorschlag
ist das sogenannte ”Segmented-Wordline”-Konzept,
welches im Prinzip eine noch feinere Unterteilung der Wortleitungslänge nutzt.
Beide Konzepte erhöhen
jedoch die Chipfläche
deutlich. Platz beanspruchen nämlich nicht
nur die Transistoren der Treiber selbst, sondern auch deren Zuleitungen,
die in gebührendem
Abstand voneinander und von den Elementen und Leitungen der Speichermatrix
verlaufen müssen.
Diese Zuleitungen müssen
nämliche
alle diejenigen Leitungen umfassen, welche sowohl die Auswahl der
betreffenden Treibers steuern als auch die von den jeweiligen Treibern
vorzunehmende Aktivierung oder Deaktivierung befehlen; hinzu kommen
die Zuleitungen für
das Aktivierungspotential und das Deaktivierungspotential. Alle
diese Zuleitungen müssen
jeweils zu den Orten der betreffenden Treiber geführt werden,
teilweise als Bündel
zunächst
in Zeilenrichtung zum Ort der Treiber und dann in Spaltenrichtung entlang
allen Treiberschaltungen.
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Aus
der
EP 0 019 241 ist
eine gattungsgemäße Schaltanordnung
bekannt, bei der eine Hilfsschaltung, die bei Deaktivierung auf
ein gesondertes Hilfsschaltsignal anspricht, das in zeitlicher Abstimmung mit
einer Treiberansteuerung erzeugt und über eine gesonderte Zuleitung
herangeführt
wird.
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Die
Aufgabe der Erfindung besteht darin, zumindest das befohlene Deaktivieren
von Wortleitungen einer Speichermatrix beschleunigt durchzuführen. Diese
Aufgabe wird erfindungsgemäß durch
die im Patentanspruch 1 beschriebene Schaltungsanordnung gelöst.
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Die
Erfindung wird demnach realisiert an einer Schaltungsanordnung zum
selektiven Umschalten der Wortleitungen einer Speichermatrix zwischen einem
Aktivierungspotential, welches den Zugriff auf an die betreffende
Wortleitung angeschlossene Speicherzellen ermöglicht, und einem Deaktivierungspotential,
welches den Zugriff auf besagte Speicherzellen sperrt, mit einer
Vielzahl von selektiv adressierbaren Treibern, deren jeder mit einem
Eingangsanschluss eines jeweils zugeordneten Exemplars der Wortleitungen
verbunden ist und unter dem Ein fluss eines zugeordneten Auswahlsignals
und eines Deaktivierungssignals steuerbar ist, um den betreffenden Eingangsanschluss
auf das Aktivierungspotential zu legen, wenn das Auswahlsignal (AS)
im wirksamen Zustand und das Deaktivierungssignal im unwirksamen
Zustand ist, und um beim Wirksamwerden des Deaktivierungssignals
den betreffenden Ein gangsanschluss (11) auf das Deaktivierungspotential
(L) zu legen. Erfindungsgemäß ist dass
an jede der Wortleitungen an mindestens einem vom Eingangsanschluss
entfernten Anschlusspunkt eine jeweils zugeordnete Hilfsschaltung
angeschlossen, die einen Deaktivierungs-Hilfsschalter enthält, der
abhängig von
einem zugeordneten Hilfsschaltsignal eine niederohmig leitende Verbindung
zwischen dem besagten Anschlusspunkt und einer Quelle des Deaktivierungspotentials
herstellt oder sperrt. Es ist eine Zeitsteuerschaltung vorgesehen,
die das jeweilige Hilfsschaltsignal in einer derartigen zeitlichen
Beziehung zum Deaktivierungssignal erzeugt, dass der Deaktivierungs-Hilfsschalter
gesperrt ist, während
der Treiber der zugeordneten Wortleitung den betreffenden Eingangsanschluss
auf das Aktivierungspotential legt, und wieder leitend wird, sobald
der Treiber durch das Wirksamwerden des Deaktivierungssignals den betreffenden
Eingangsanschluss auf das Deaktivierungspotential legt.
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Besondere
Ausführungsformen
und Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.
Neben der Lösung
der gestellten Aufgabe hat die Erfindung den Vorteil, dass die Hilfsschaltungen
an den entfernten Anschlusspunkten der Wortleitungen weit weniger
Zuleitungen benötigen,
als wenn man jeweils vollständige
und selektiv adressierbare Treiber an diesen Anschlusspunkten vorsehen
würde.
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Die
Erfindung wird nachstehend unter Bezugnahme auf die angefügten Zeichnungen
erläutert.
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1 bis 4 zeigen
Schaltbilder von vier verschiedenen Ausführungsformen einer Schaltungsanordnung,
wobei 4 eine erfindungsgemäße Schaltungsanordnung zeigt.
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5 zeigt
in einem Diagramm über
einer gemeinsamen Zeitachse den zeitlichen Verlauf auf von Potentialen
an verschiedenen Orten der Schaltungsanordnungen nach den 1 und 2.
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6 zeigt
in einem Diagramm über
einer gemeinsamen Zeitachse den zeitlichen Verlauf auf von Potentialen
an verschiedenen Orten der Schaltungsanordnungen nach den 3 und 4.
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In
der 1 ist mit der Rahmenlinie 10 ein Teil
des Umrisses einer Speichermatrix dargestellt, die in Zeilenrichtung
(horizontal in der Zeichenebene) von einer Vielzahl von Wortleitungen
WL und in Spaltenrichtung (vertikal) von einer Vielzahl von Bitleitungen
durchzogen ist. Aus Gründen
der Übersichtlichkeit
sind nur drei Exemplare der Wortleitungen in Form horizontaler Linien
fragmentarisch eingezeichnet. Die quer dazu verlaufenden Bitleitungen
sind nicht gezeigt. Nahe jeder Kreuzung einer Wortleitung WL mit
einer Bitleitung befindet sich eine (nicht gezeigte) Speicherzelle,
auf welche durch Ansteuerung der betreffenden Wortleitung und Bitleitung
zugegriffen werden kann, um Information einzuschreiben oder auszulesen,
wie allgemein bekannt.
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In
der folgenden Beschreibung und in den Zeichnungen ist den Bezugszeichen,
welche zur Identifizierung der verschiedenen Signale und Schaltungselemente
dienen, manchmal eine Ziffer in eckiger Klammer [] angefügt, welche
die Nummer jeweils desjenigen Exemplars der Wortleitungen angibt,
denen das betreffende Element oder Signal speziell zugeordnet ist.
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Zum
Ansteuern der Wortleitungen WL ist an einem Eingangsanschluss 11 am
linken Ende jeder dieser Leitungen ein zugeordneter Wortleitungstreiber 20 angeschlossen.
Die Treiber 20 sind herkömmlicher Bauart und alle gleich
aufgebaut, deswegen genügt
eine kurze Beschreibung und vereinfachte zeichnerische Darstellung
nur eines Exemplars.
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Demnach
enthält
jeder Treiber 20 einen P-Kanal-Feldeffekttransistor (P-FET) 21 und
einen N-Kanal-Feldeffekttransistor (N-FET) 22. Die Source-Drain-Strecke
(Kanal) des P-FET 21 führt
vom Wortleitungsanschluss 11 zu einer gemeinsamen Aktivierungsleitung 23,
welche über
den Kanal eines P-FET 24 mit einer Quelle eines ersten
Potentials H verbunden ist. Die zusammengeschalteten Gates des P-FET 21 und
des N-FET 22 in jedem Treiber 20 empfangen über eine
Auswahlleitung 27 ein diesem Treiber speziell zugeordnetes
Auswahlsignal AS von einem Adressendecoder 30. Der Kanal
des N-FET 22 in jedem Treiber 20 führt vom
Wortleitungsanschluss 11 zu einer Quelle eines zweiten
Potentials L. Parallel zu jedem N-FET 22 ist jeweils ein
weiterer N-FET 25 geschaltet, und die Gates aller N-FETs 25 empfangen über eine
gemeinsame Deaktivierungsleitung 26 ein Deaktivierungssignal
DS von einer Zeitsteuerschaltung 40. Diese Zeitsteuerschaltung 40 liefert ferner
ein Aktivierungssignal TS an das Gate jedes P-FET 24.
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Das
Potential H ist für
die dargestellte Schaltung der ”hohe” Logikpegel
(Binärwert
1), der das Aktivierungspotential für die Wortleitungen WL bildet und
positiv gegenüber
dem ”niedrigen” Logikpegel
L (Binärwert
0) ist, der das Deaktivierungspotential für die Wortleitungen bildet.
Die 5 zeigt über
einer gemeinsamen Zeitachse und idealisiert den zeitlichen Verlauf
der Potentialpegel für
verschiedene Signale bzw. Schaltungspunkte, wobei der hohe Pegel oberhalb
und der niedrige Pegel unterhalb der jeweiligen Mittellinie gezeichnet
ist.
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Im
dargestellten Fall sind das Auswahlsignal AS und das Aktivierungssignal
TS sogenannte ”low-aktive” Signale,
d. h. ihr wirksamer Zustand ist der niedrige Pegel (L). Das Deaktivierungssignal
DS ist ein ”high-aktives” Signal,
d. h. sein wirksamer Zustand ist der hohe Pegel (H). Im Ruhezustand,
vor dem Zeitpunkt t1 in 5, sind alle Auswahlsignale AS,
das Aktivierungssignal TS und das Deaktivierungssignal DS hoch,
d. h. AS und TS sind unwirksam und DS ist wirksam, so dass in allen
Treibern der P-FET 21 gesperrt und die N-FETs 22 und 25 leitend sind
und demzufolge alle Wortleitungen WL auf Deaktivierungspotential
L liegen.
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Zum
Aktivieren einer Wortleitung wird zunächst, vor dem Zeitpunkt t1,
die betreffende Wortleitungsadresse an den Adressendecoder 30 gelegt und
dort decodiert. Nach Abschluss des Decodierungsvorgangs, also wenn
die Adresse ”gültig” ist, schaltet
der Adressendecoder 30 zum Zeitpunkt t2 das Auswahlsignal
AS genau für
denjenigen Treiber 20, welcher der adressierten Wortleitung
WL zugeordnet ist, vom bisher hohen Pegel auf den niedrigen Pegel.
Handelt es sich bei der adressierten Wortleitung z. B. um der erste
Wortleitung WL[1], dann wird nur das Auswahlsignal AS[1] hoch, so
dass der P-FET 21 nur des betreffenden Treibers 20[1] leitfähig und
der zugeordnete N-FET 22 nichtleitend wird. Gleichzeitig
oder besser kurz vorher, zum Zeitpunkt t1, bringt die Zeitsteuerschaltung 40 das
Deaktivierungssignal DS auf niedrigen Pegel, so dass die N-FETs 25 aller
Treiber sperren. Kurz nach dieser Sperrung bringt die Zeitsteuerschaltung 40 das
Aktivierungssignal TS auf niedrigen Pegel, im dargestellten Fall
zum Zeitpunkt t2, so dass der P-FET 24 leitend wird. Dies
zieht den Eingangsanschluss 11[1] der adressierten Wortleitung
WL[1] (und nur dieser Wortleitung) in Richtung auf das Aktivierungspotential
H, das relativ schnell zum Zeitpunkt t3 erreicht wird, wie es die
zugeordnete Wellenform für 11[1] in 5 zeigt.
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Nach
dem Schreib- oder Lesebetrieb an den mit der aktivierten Wortleitung
WL verbundenen Speicherzellen, wird das Deaktivierungsintervall
eingeleitet, indem zum Zeitpunkt t5 die Signale AS, TS und kurz
danach, zum Zeitpunkt t6, auch das Signal DS wieder auf hohen Pegel
gebracht werden, so dass die P-FETs 21 in allen Treibern 20 sperren
und die N-FETs 22 und 25 in allen Treibern leitend
werden. Dies zieht die Eingangsanschlüsse 11 aller Wortleitung
zum L-Potential, das der bisher auf H-Pegel liegende Anschluss 11[1] relativ
schnell zum Zeitpunkt t7 erreicht.
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Die
nunmehr vorhandene Situation entspricht dem Ruhezustand vor dem
Zeitpunkt t1 und wird eine gewisse Dauer bis zu einem Zeitpunkt
t1' aufrechterhalten,
um den Precharge-Betrieb an den Bitleitungen durchzuführen, in
Vorbereitung auf die nächste
Wortleitungs-Aktivierung, z. B. die Aktivierung der zweiten Wortleitung
WL[2]. Ab t1' folgt über die
Zeitpunkte t2' bis
t7' das gleiche
Spiel, wie es vorstehend für
die Zeitpunkte t2 bis t7 beschrieben wurde, nur dass statt des Signals
AS[1] das Signal AS[2] wirksam ist und statt des Anschlusses 11[1] der
Anschluss 11[2] auf H-Pegel gezogen wird, wie es die Wellenform
für 11[2] in 5 zeigt.
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Die
bis hierher beschriebene Schaltungstechnik und Funktionsweise ist
bekannt. Wie weiter oben erwähnt,
kann es Probleme geben, weil es infolge Signalverzögerung entlang
der Wortleitung WL eine gewisse Zeit dauert, bis sich ein am Anschlusspunkt 11 aufgeprägter Potentialwechsel
an entfernten Orten der Wortleitung WL entwickelt hat. Dies ist in 5 veranschaulicht
mit den Wellenform 12[1] und 12[2], welche den
Potentialverlauf an entfernten Orten 12 der Wortleitungen
WL[1] und WL[2] für
den vorstehend beschriebenen Betrieb zeigen. Die betreffenden entfernten
Orte 12[1] und 12[2] erreichen das volle Aktivierungspotential
erst wesentlich später als
die Eingangsanschlüsse 11[1] bzw. 11[2],
im dargestellten Fall erst zu den Zeitpunkten t4 bzw. t4'. In ähnlicher
Weise würden,
wenn keine besonderen Vorkehrungen getroffen sind, die entfernten
Orte das volle Deaktivierungspotential wesentlich verzögert gegenüber den
die zugeordneten Eingangsanschlüsse
erreichen, nämlich
erst zu den Zeitpunkten t8 bzw. t8', wie es die gestrichelten Flanken in
der 5 zeigen. Diese letztgenannte Verzögerung wird
praktisch eliminiert durch die in der rechten Hälfte der 1 gezeigten
Schaltungsmaßnahmen.
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Gemäß der 1 ist
an mindestens einem vom Eingangsanschluss 11 entfernten
Punkt 12 jeder Wortleitung WL jeweils eine gesonderte Hilfsschaltung 50 angeschlossen,
die einen steuerbaren Deaktivierungs-Hilfsschalter enthält, dessen
Schaltstrecke zwischen dem Anschlusspunkt 12 und einer
das Deaktivierungspotential L führenden
Potentialleitung 61 liegt. Im dargestellten Fall ist diese
Schaltstrecke gebildet durch den Kanal eines N-FET 51.
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Beim
Ausführungsbeispiel
nach 1 sind die Gates der N-FETs 51 aller Hilfsschaltungen 50 mit einer
gemeinsamen Steuerleitung 70 verbunden, über die
ein Schaltsignal SS herangeführt
wird. Dieses Schaltsignal SS kann wechseln zwischen einem ”wirksamen” hohen
Pegel, der die N-FETs 51 der Hilfsschaltungen leitfähig macht,
und einem niedrigen Pegel, der die N-FETs 51 sperrt. Das
Schaltsignal SS wird von der Zeitsteuerschaltung 40 in
einer derartigen zeitlichen Beziehung zum Deaktivierungssignal DS
gesteuert, dass die N-FETs 51 in den Hilfsschaltungen 50 möglichst
genau zu denjenigen Zeitpunkten t7 bzw. t7' leitend werden, zu dem die N-FETs 25 der
Treiber 20 infolge hohen Pegels des Deaktivierungssignals
DS leitend werden, und dass die N-FETs 51 nicht vor den
Zeitpunkten t8 bzw. t8' gesperrt
werden, also nicht früher
als bis eine Zeitspanne verstrichen ist, die der Signallaufzeit
auf den Wortleitungen WL vom jeweiligen Eingangsanschluss 11 zum
Anschlusspunkt 12 entspricht. Somit wird bei einer gewünschten
Deaktivierung auch jeder Anschlusspunkt 12 praktisch gleichzeitig
wie der Eingangsanschluss 11 auf das L-Potential gezogen. Dies beschleunigt
in der gewünschten
Weise die Deaktivierung der Wortleitungen an Orten, die fern vom
Eingangsanschluss liegen.
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Bei
der Ausführungsform
nach 1 sollte der wirksame Zustand (hoher Pegel) des
Schaltsignals SS an den Gates der P-FETs 51 der Hilfsschaltungen 50 spätestens
dann wieder beendet sein, wenn der nächste Aktivierungszyklus mit
dem Leitendwerden des P-FETs 21 in irgendeinem der Treiber 20 beginnt.
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Bei
der Anordnung nach 1 wird zu Beginn des Aktivierungsintervalls
die jeweils ausgewählte
Wortleitung WL am Eingangsanschluss über den zugeordneten P-FET 21 vom
L-Poten tial auf festes H-Potential umgeschaltet, während die
anderen Wortleitungen an ihren Eingangsanschlüssen über die dort leitend bleibenden
N-FETs 22 auf L-Potential gehalten bleiben. An allen fernen
Anschlusspunkten 12 erfolgt aber eine Abkoppelung des L-Potentials, wegen
der Sperrung aller FETs 51, auch an den nichtaktivierten
Wortleitungen. Die nichtaktivierten Wortleitungen sind somit an
Orten, die fern der Eingangsanschlüsse 11 liegen, empfänglich für Störsignale,
die unter anderem durch die kapazitive Wechselwirkung zwischen den
Wortleitungen entstehen können.
Insbesondere kann die Gefahr bestehen, dass die Umschaltflanken
bei Aktivierung und Deaktivierung der jeweils ausgewählten Wortleitung
zu vorübergehenden
Potentialstößen auf
nichtaktivierten Wortleitungen führen,
am stärksten
auf den der aktivierten Wortleitung benachbarten Exemplaren. Die 2 zeigt
eine diese Störungen
verhindernde Abwandlung der Anordnung nach 1.
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Die
Anordnung nach 2 unterscheidet sich von derjenigen
nach 1 nur dadurch, dass nicht allen Wortleitungen
dasselbe Schaltsignal SS zugeordnet wird, sondern dass stattdessen
zwei getrennt erzeugte Schaltsignale S1 und S2 zwei verschiedenen ”disjunkten” Gruppen
der Wortleitungen zugeordnet werden.
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Das
erste Schaltsignal S1 geht nur dann auf seinen unwirksamen niedrigen
Pegel, wenn die Aktivierung irgendeiner Wortleitung ungerader Ordnungszahl
beginnt, also einer der Wortleitungen WL[1], WL[3], usw. Das Signal
S1 wird wieder auf den wirksamen hohen Pegel gebracht, sobald das anschließende Deaktivierungsintervall
beginnt. Das Signal S1 wird über
eine erste Steuerleitung 71 den N-FETs 51 der
Hilfsschaltungen nur der besagten ”ungeraden” Wortleitungen angelegt. Das
zweite Schaltsignal S2 geht nur dann auf seinen unwirksamen niedrigen
Pegel, wenn die Aktivierung irgendeiner Wortleitung gerader Ordnungszahl
beginnt, also die Aktivierung einer der Wortleitungen WL[2], usw. Das
Signal S2 wird wieder auf den wirksamen hohen Pegel gebracht, sobald
das anschließende Deaktivierungsintervall
beginnt. Das Signal S2 wird über eine
zweite Steuerleitung 72 den N-FETs 51 der Hilfsschaltungen
nur der besagten ”geraden” Wortleitungen
angelegt. Dies stellt sicher, dass bei Aktivierung irgendeiner beliebigen
Wortleitung immer auf beiden Seiten das jeweils nächstbenachbarte
Exemplar am Ort der entfernten Anschlusspunkte 12 auf L-Pegel gezwungen
bleibt und somit eine Einkoppelung von Störsignalen vermieden wird.
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Die
Auswahl der Schaltsignale S1 und S2 kann von der Zeitsteuerschaltung 40 anhand
der Wortleitungsadresse vorgenommen werden, wie es mit den Verbindungsleitungen 73 und 74 vom
Adressendecoder 30 zur Zeitsteuerschaltung 40 in 2 symbolisiert
ist. Der Vollständigkeit
halber sind auch die Schaltsignale S1 und S2 im Diagramm der 5 in
den beiden untersten Zeilen eingezeichnet, für den Fall, dass zunächst die
erste Wortleitung WL[1] und dann die zweite Wortleitung WL[2] adressiert
wird. Die 5 gilt mithin auch für die Ausführungsform nach 2,
mit der Maßgabe,
dass in 5 die Signale S1 und S2 an die
Stelle des Signals SS treten.
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Die
Hilfsschaltungen 50 in den Schaltungsanordnungen nach den 1 und 2 können im Bedarfsfall
mit zusätzlichen
Komponenten bestückt werden,
um nicht nur die Deaktivierung sondern auch die Aktivierung der
Wortleitungen an entfernten Orten ihrer Länge beschleunigen. Bei üblicher
Betriebsart einer Speichermatrix darf mit dem Schreiben von außen oder
mit dem Lesen nach außen
erst dann begonnen werden, wenn sich das an die ausgewählte Wortleitung
WL gelegte Aktivierungspotential über die gesamte Länge dieser
Leitung eingestellt hat. Dieses einzuhaltende Intervall zwischen
dem Beginn der Wortleitungs-Aktivierung und dem Beginn der Bitleitungs-Ansteuerung
(”RAS
to CAS Delay” oder
abgekürzt ”TRCD”) lässt sich
verkürzen,
wenn man dafür
sorgt, dass mit Beginn eines Aktivierungsintervalls auch an den
entfernten Anschlusspunkten 12 der ausgewählten Wortleitung
eine unmittelbare Verbindung zum Aktivierungspotential H hergestellt
wird. Die 3 zeigt diesbezügliche Schaltungsmaßnahmen.
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Die
Schaltungsanordnung nach 3 unterscheidet sich von derjenigen
nach 1 nur durch Ergänzungen in den Hilfsschaltungen.
Alle anderen Teile der Schaltungsanordnung, die mit den gleichen Bezugszahlen
wie in 1 bezeichnet sind, sind genau so ausgebildet und
arbeiten in der gleichen Weise, wie es oben anhand jener Figur beschrieben
wurde. Dies gilt auch für
den als Deaktivierungs-Hilfsschalter verwendeten N-FET 51.
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In
der Ausführungsform
nach 3 enthält jede
Hilfsschaltung 50a zusätzlich
einen Aktivierungs-Hilfsschalter in Form eines P-FET 52,
dessen Kanal zwischen dem Anschlusspunkt 12 der zugeordneten
Wortleitung WL und einer das Aktivierungspotential H führenden
zweiten Potentialleitung 62 liegt. Ein als Schwellenschalter
ausgebildeter N-FET 53 fühlt an seinem Gate das Potential
der Wortleitung am Anschlusspunkt 12 und wird leitfähig, sobald
dieses Potential gegenüber
dem L-Pegel um einen Bruchteil der Differenz zwischen L- und H-Pegel
ansteigt. Die Source des N-FET 53 empfängt das gleiche Schaltsignal
(SS in 3) wie das Gate des Deaktivierungs-Hilfsschalters 51,
und sein Drain ist mit dem Gate des Aktivierungs-Hilfsschalters 52 verbunden.
Der Drain des N-FET 53 ist außerdem über den Kanal eines weiteren
P-FET 54 mit der H-Potentialleitung 62 verbunden.
Das Gate des P-FET 54 ist mit dem Anschlusspunkt 12 der
Wortleitung WL verbunden.
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Der
Betrieb der Schaltungsanordnung nach 3 wird nachstehend
anhand des Zeitdiagramms nach 6 beschrieben.
Dieses Diagramm entspricht demjenigen nach 5; anders
ist nur der Zeitverlauf der ansteigenden Flanken des Potentials an
den fernen Anschlusspunkten 12.
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Vor
Beginn eines Aktivierungsintervalls, z. B. vor dem Zeitpunkt t1
(oder t1'), ist
das Schaltsignal SS auf hohem Pegel, so dass die N-FETs 51 aller Hilfsschaltungen 50a leiten
und alle Wortleitungen WL auf L-Pegel zwingen, wie im Falle der 1.
Der N-FET 53 ist gesperrt, und der P-FET 54 ist
leitend, so dass der P-FET 52 an seinem Gate H-Potential von
der Leitung 62 empfängt
und gesperrt gehalten wird.
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Zur
Einleitung eines Aktivierungsintervalls, z. B. zum Zeitpunkt t1
(oder t1'), wird
das Schaltsignal SS niedrig, so dass die N-FETs 51 aller
Hilfsschaltungen 40a sperren, und kurz danach, zum Zeitpunkt
t2 (oder t2'), wechselt
der Eingangsanschluss 11 der jeweils ausgewählten Wortleitung,
z. B. WL[1] (oder WL[2]), auf H-Potential, das er zum Zeitpunkt
t3 (oder t3') erreicht.
Am fernen Anschlusspunkt 12 steigt das Potential langsamer
an, so dass es den vollen H-Pegel erst zum Zeitpunkt t4 (oder t4') erreichen würde, wie
gestrichelt in 6 gezeigt, wenn die Hilfsschaltungen 50a nur
den N-FET 51 enthalten
würden.
Im Falle der 3 wird jedoch der N-FET 53 bereits
bei einem kleinen Potentialanstieg ΔV leitend, so dass er das niedrige
Potential des Schaltsignals SS auf das Gate des P-FET 52 koppelt,
der somit ebenfalls leitend wird und den Anschlusspunkt 12 schnell
auf das H-Potential der Leitung 62 zieht. Spätestens
hier wird der P-FET 54 gesperrt; bis zu diesem Zeitpunkt
kann über
den P-FET 54 und den N-FET 53 zwar ein Strom von
der H-Potentialleitung 62 zur Schaltsignalleitung 70 fließen, der
jedoch gering und von kurzer Dauer gehalten werden kann, indem man
den P-FET 54 für
deutlich geringeren Sättigungsstrom
als den N-FET 53 dimensioniert.
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Es
ist vorteilhaft, die Ansprechschwelle ΔV des N-FET möglichst
niedrig zu bemessen, z. B. durch eine entsprechend niedrige Bemessung
der Einsatzspannung des N-FET 53, so dass der Anschlusspunkt 12 möglichst
frühzeitig
auf das H-Potential gezogen wird. Allerdings darf die Schwelle nicht
so niedrig sein, dass bereits irgendwelche Rauscherscheinungen auf
der Wortleitung zum Ansprechen des FET 53 führen.
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Wenn
zur Einleitung des Deaktivierungsintervalls das Schalt signal SS
wieder auf hohes Potential geht, z. B. zum Zeitpunkt t6 (oder t6'), erfolgt durch
das Leitendwerden der N-FETs 51 aller Hilfsschaltungen 40a wieder
die beschleunigte Umschaltung der fernen Anschlusspunkte 12 auf
L-Potential, in der gleichen Weise, wie es oben für die Schaltungsanordnung
nach 1 beschrieben wurde. Hierdurch werden der N-FET 53 wieder
gesperrt und der P-FET 54 wieder leitend, so dass das Gate
des P-FET 52 auf H-Potential gezogen wird, wodurch dieser
P-FET 52 sperrt. Nach Ablauf des Precharge-Intervalls kann
des beschriebene Spiel mit Aktivierung einer anderen Wortleitung
wiederholt werden.
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Auch
die Schaltungsanordnung nach 3 kann so
modifiziert werden, dass sie mit mehr als einem einzigen Schaltsignal
arbeitet, z. B. mit zwei getrennten Schaltsignalen S1 und S2, ähnlich wie
die in 2 gezeigte Anordnung. Eine solche Variante ist in 4 gezeigt.
Die Anordnung nach 4 unterscheidet sich von derjenigen
nach 3 nur dadurch, dass nicht allen Wortleitungen
dasselbe Schaltsignal SS zugeordnet wird, sondern dass stattdessen
zwei getrennt erzeugte Schaltsignale S1 und S2 über getrennte Leitungen 71 und 72 den
Hilfsschaltungen 50a verschiedener Gruppen der Wortleitungen
zugeordnet werden. Das Muster dieser Zuordnung ist das gleiche wie
in 2, und die Schaltsignale S1 und S2 werden in der
gleichen Weise erzeugt und bewirken die gleichen Vorgänge, wie
es oben anhand der 2 beschrieben wurde, so dass sich
hier eine weitere Erläuterung
erübrigt.
Der Vollständigkeit
halber sind die Schaltsignale S1 und S2 auch in den beiden untersten
Zeilen des Zeitdiagramms der 6 eingezeichnet;
dieses Diagramm gilt mithin auch für die Anordnung nach 4 mit
der Maßgabe,
dass die Signale S1 und S2 anstelle des Signals SS gelten.
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Sowohl
bei Verwendung der in den 1 und 2 gezeigten
einfachen Hilfsschaltungen 50, welche nur die Deaktivierung
beschleunigen, als auch bei Verwendung der in den 3 und 4 gezeigten
ergänzten
Hilfsschaltungen 50a, welche die Aktivierung und die Deaktivierung
beschleunigen, können
auch mehr als zwei getrennte Schaltsignale verwendet und einer entsprechenden
Anzahl disjunkter Gruppen der Wortleitungen WL zugeteilt werden. Allgemein
gesagt, wenn diese Anzahl gleich m ist und wenn man die Wortleitungen
gemäß ihrer
räumlichen
Aufeinanderfolge in der Speichermatrix nummeriert, besteht jede
dieser Gruppen aus Wortleitungen, deren Ordnungszahlen im Abstand
m aufeinanderfolgen, so dass zwischen den Wortleitungen jeder Gruppe
m – 1
andere Wortleitungen liegen. Jedes Schaltsignal (S1 bis Sm) wird
dann so gesteuert, dass es nur dann auf seinen unwirksamen niedrigen Pegel
geht, wenn die Aktivierung irgendeiner Wortleitung der zugeordneten
Gruppe eingeleitet wird, und es wird wieder auf den wirksamen hohen
Pegel gebracht, sobald das anschließende Deaktivierungsintervall
eingeleitet wird. Dies stellt sicher, dass bei Aktivierung irgendeiner
beliebigen Wortleitung immer auf beiden Seiten die m – 1 nächstbenachbarten
Exemplare am Ort der entfernten Anschlusspunkte 12 auf
L-Pegel gezwungen bleiben. In den Fällen der 2 und 4 ist
m = 2. Je größer m ist,
desto zuverlässiger
ist der Schutz nichtaktivierter Wortleitungen vor einer Einkoppelung
von Störsignalen
aus der aktivierten Wortleitung.
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Die
vorstehende Beschreibung und auch die Zeitdiagramme beschreiben
bzw. zeigen die Zeitlage des Deaktivierungssignals DS am Ort der
Treiber 20 und die Zeitlage der Schaltsignale SS, S1 und
S2 am Ort fern von den Treibern 20, dort wo sich die Hilfsschaltungen 50 bzw. 50a befinden.
Bei der Erzeugung aller dieser Signale an ihrem Ursprung in der Zeitsteuerschaltung 40 müssen natürlich gewisse Verzögerungsunterschiede
berücksichtigt
werden. Die Ansprechzeit der Treiber 20 kann sich unterscheiden
von der Ansprechzeit der Hilfsschaltungen 50 bzw. 50a,
und die Signallaufzeit des Deaktivierungssignals DS zum Ort der
Treiber 20 kann sich unterscheiden von der Laufzeit der
Schaltsignale SS, S1 und S2 zu den Hilfsschaltungen 50 bzw. 50a.
Je nach Größe dieser
Unterschiede, die sich für
jedes Schaltungsdesign experimentell oder rechnerisch oder durch
Simulation ermitteln lassen, kann es erforderlich sein, die Schaltsignale
gegenüber
dem Deaktivierungssignal um ein gewisses Maß τ voreilen oder nacheilen zu
lassen. Dieses Maß τ kann in
der Zeitsteuerschaltung 40 programmiert werden oder durch Einfügung von
entsprechend bemessenen Verzögerungsgliedern
in die Steuerleitungen 70, 71 72 eingestellt
werden, wie es gestrichelt mit den Elementen 80 in den 1, 2, 3 und 4 angedeutet ist.
-
Die
in den Figuren gezeigten und vorstehend beschriebenen Schaltungsanordnungen
sind nur Beispiele. Das Aktivierungssignal TS kann auch einfach
eine invertierte Version des Deaktivierungssignals DS sein und den
Treibern 20 direkt angelegt werden. Der hohe Pegel dieses
Signals bildet dann die Quelle des H-Potentials für die Wortleitungen
WL. Statt der gezeigten Treiberschaltungen 20 können auch
andere Treibersysteme mit andersartiger Ansteuerung verwendet werden,
beispielsweise Treiber ohne gesonderten Deaktivierungstransistor 25.
Hierbei kann das Deaktivierungssignal DS den Gates der FETs 21 und 22 angelegt
werden, und die Auswahlsignale AS können den von den Eingangsanschlüssen 11 abgewandten
Enden der Kanäle
der P-FETs 21 angelegt werden (ein gesondertes Aktivierungssignal
kann dann entfallen, der hohe Pegel eines Auswahlsignals AS bildet
dann die Quelle des H-Potentials für die Wortleitungen WL). Alternativ
ist es auch möglich,
die einzelnen Treiber 20 nur über das Auswahlsignal AS zu
steuern, d. h. das den Gates der FETs 21 und 22 angelegte
Auswahlsignal AS abhängig
vom Deaktivierungssignal derart zu erzeugen, dass es mit dem Wirksamwerden
des Deaktivierungssignals auf H-Pegel gezwungen wird und hierdurch
den P-FET 21 sperrt und den N-FET 22 zur Deaktivierung
der betreffenden Wortleitung leitend macht. Dies kann z. B. mittels
einer geeigneten Logik im Adressendecoder 30 erfolgen,
dem das Deaktivierungssignal DS zu diesem Zweck von der Zeitsteuerschaltung 40 zugeführt wird,
um zumindest die jeweils betreffende Auswahlleitung 27 auf
H-Pegel zu ziehen, gewünschtenfalls
alle Auswahlleitungen gleichzeitig (sogenannter ”globaler Reset”). Auch hier
kann auf ein gesondertes Aktivierungssignal TS an den Treibern 20 verzichtet
werden, und die von den Eingangsanschlüssen 11 abgewandten
Enden der Kanäle
der P-FETs 21 können
fest mit H-Potential zu verbunden werden.
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Die
Hilfsschaltungen 50 bzw. 50a können innerhalb der Speichermatrix
in verbreiterten Lücken zwischen
Bitleitungsgruppen untergebracht werden. Bei sehr langen Wortleitungen
können
in Abständen auch
jeweils mehrere Hilfsschaltungen 50 bzw. 50a an
jede Wortleitung angeschlossen sein, wobei alle Hilfsschaltungen
jeweils derselben Wortleitung in gleicher Weise gesteuert werden,
nötigenfalls
mit zusätzlichen
laufzeitkompensierenden Verzögerungsgliedern
in den Steuerleitungsabschnitten zwischen den entlang der Wortleitung
aufeinanderfolgenden Hilfsschaltungen.
-
Wie
aus den 1 bis 4 ersichtlich
ist, kommt man mit relativ wenigen Zuleitungen zum Ort der Hilfsschaltungen
aus. Im Falle der 1 sind es nur zwei Zuleitungen,
eine für
das Schaltsignal SS und eine für
das Deaktivierungspotential L. Im Falle der 3 ist nur
noch eine weitere Zuleitung für
das Aktivierungspotential H notwendig; man benötigt also nur drei Zuleitungen,
wenn die Hilfsschaltungen sowohl die Deaktivierung als auch die
Aktivierung beschleunigen sollen. Mit nur einer einzigen weiteren Zuleitung
(zwei Schaltsignale statt nur einem Schaltsignal, gemäß den 2 und 4)
gelingt bereits eine wirksame Störsignalunterdrückung auf
den nichtaktivierten Wortleitungen. Eine noch bessere Störsignalunterdrückung ist
selten erforderlich; nur wenn man sie dennoch wünscht, sind mehr Zuleitungen
nötig,
um m ≥ 2
Schaltsignale an ihre Zielorte zu führen, wie oben beschrieben.
-
- 10
- Speichermatrix
- 11
- Wortleitungs-Eingangsanschluss
- 12
- entfernter
Wortleitungs-Anschlusspunkt
- 20
- Wortleitungstreiber
- 21
- P-FET
- 22
- N-FET
- 23
- Aktivierungsleitung
- 24
- P-FET
- 25
- Deaktivierungstransistor
(N-FET)
- 26
- Deaktivierungsleitung
- 27
- Auswahlleitung
- 30
- Adressendecoder
- 40
- Zeitsteuerschaltung
- 50
- Hilfsschaltung
- 50a
- Hilfsschaltung
- 51
- Deaktivierungs-Hilfsschalter
(N-FET)
- 52
- Aktivierungs-Hilfsschalter
(P-FET)
- 53
- Schwellenschalter
(N-FET)
- 54
- Entladeschalter
(P-FET)
- 61
- L-Potentialleitung
- 62
- H-Potentialleitung
- 70
- Schaltsignalleitung
- 71
- Schaltsignalleitung
- 72
- Schaltsignalleitung
- 73
- Verbindungsleitung
- 74
- Verbindungsleitung
- 80
- Verzögerungsglied
- AS
- Auswahlsignal
- DS
- Deaktivierungssignal
- SS
- Schaltsignal
- S1
- Schaltsignal
- S2
- Schaltsignal
- TS
- Aktivierungssignal
- WL
- Wortleitung