DE10101951A1

DE10101951A1 - Transistor-diode combination module with substrate

Info

Publication number: DE10101951A1
Application number: DE2001101951
Authority: DE
Inventors: Meinrad Schienle; Roland Thewes
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2001-01-17
Filing date: 2001-01-17
Publication date: 2002-08-01

Abstract

Es ist eine Transistor-Dioden-Anordnung offenbart mit: einem Substrat; einem Wannen-Bereich, dotiert mit Dotierungsatomen eines ersten Dotierungstyps; einem Source-Bereich in dem Wannen-Bereich, dotiert mit Dotierungsatomen eines zweiten Dotierungstyps, der invers zu dem ersten Dotierungstyp ist; einem Drain-Bereich, dotiert mit Dotierungsatomen des zweiten Dotierungstyps; einer Isolationsschicht zwischen dem Source-Bereich und dem Drain-Bereich; einem Gate-Bereich auf der Isolationsschicht; einer Drain-Elektrode, die mit dem Drain-Bereich gekoppelt ist; einer Source-Elektrode, die mit dem Source-Bereich gekoppelt ist; einer Wannen-Elektrode, die mit dem Wannen-Bereich gekoppelt ist, zum Ansteuern des pn-Übergangs zwischen dem Wannen-Bereich und dem Drain-Bereich als Diode. Die Transistor-Dioden-Anordnung der Erfindung vereinigt einen Transistor und eine Diode zu einem Schaltungselement und reduziert den Platzbedarf und die Anzahl der Schaltungselemente in einer beliebigen Schaltung, die Transistoren und Dioden aufweist.A transistor diode arrangement is disclosed comprising: a substrate; a well region doped with doping atoms of a first doping type; a source region in the well region, doped with doping atoms of a second doping type, which is inverse to the first doping type; a drain region doped with doping atoms of the second doping type; an insulation layer between the source region and the drain region; a gate region on the insulation layer; a drain electrode coupled to the drain region; a source electrode coupled to the source region; a well electrode, which is coupled to the well region, for driving the pn junction between the well region and the drain region as a diode. The transistor-diode arrangement of the invention combines a transistor and a diode into one circuit element and reduces the space requirement and the number of circuit elements in any circuit which has transistors and diodes.

Description

Die Erfindung betrifft eine Transistor-Dioden-Anordnung.The invention relates to a transistor diode arrangement.

In zahlreichen Schaltungsarchitekturen und -familien von integrierten Schaltkreisen findet man Komponenten, die eine Kombination eines Transistors und einer Diode aufweisen. Damit liegt oftmals die Anzahl der erforderlichen Dioden in der gleichen Größenordnung wie die Anzahl der erforderlichen Transistoren.In numerous circuit architectures and families from integrated circuits one finds components that one Have a combination of a transistor and a diode. This means that the number of diodes required is often in the same order of magnitude as the number of required Transistors.

Ein Beispiel einer solchen Schaltungsfamilie sind die sogenannten "adiabatischen Logikschaltungen", die im Vergleich zu herkömmlichen Schaltungen den Leistungsverbrauch herabsetzen. Eine Übersicht über die adiabatische Schaltungstechnik geben beispielsweise [1] sowie [2].An example of such a circuit family are so-called "adiabatic logic circuits", which in the Compared to conventional circuits the power consumption decrease. An overview of the adiabatic Circuit technology gives, for example, [1] and [2].

Der Grundgedanke bei einer adiabatischen Schaltung besteht darin, die auf einem elektrisch geladenen Schaltungsknoten gespeicherte elektrische Energie beim Entladen des Knotens nicht zu dissipieren, sondern statt dessen in einer sogenannten Power-Clock zwischenzuspeichern und in einem anschließenden Schaltzyklus wenigstens teilweise in die Schaltung einzuspeisen. Eine Power-Clock kann beispielsweise ein LC-Schaltkreis sein, in dem die im Schaltungsknoten enthaltene potentielle Energie gespeichert werden kann.The basic idea with an adiabatic circuit is inside that on an electrically charged circuit node stored electrical energy when unloading the node not to dissipate, but instead in one so-called power clock and store it in one subsequent switching cycle at least partially in the Feed circuit. A power clock can, for example be an LC circuit in which the in the circuit node contained potential energy can be stored.

Eine adiabatische Logikschaltung ist in [3] offenbart. Die in [3] beschriebene Logikschaltung weist einen Inverter in adiabatischer dynamischer Logik auf, wie er in Fig. 1 gezeigt ist. Der Inverter 100 weist auf: einen Transistor 101, beispielsweise einen Feldeffekttransistor (FET); eine Diode 102, auch als Precharge-Diode bezeichnet; einen mit dem Gate- Anschluss des Feldeffekttransistors 101 gekoppelten Eingangsknoten INPUT 103; einen mit dem Drain-Anschluss des Feldeffekttransistors 101 gekoppelten Ausgangsknoten OUTPUT 104; und eine mit dem Source-Anschluss des Feldeffekttransistors 101 gekoppelte Power-Clock CLOCK 105. Wird in einem Zustand, in dem der Ausgangsknoten OUTPUT 104 geladen ist, der Eingangsknoten INPUT 103 geschaltet, so entlädt sich der Ausgangsknoten OUTPUT 104. Während die darin gespeicherte Energie bei einer herkömmlichen Schaltung dissipiert würde, wird in der Logikschaltung von Fig. 1 die Energie an die Power-Clock CLOCK 105 abgegeben und dort zwischengespeichert. Im nächsten Schaltzyklus kann diese Energie zum Aufladen des Ausgangsknotens OUTPUT 104 wiederverwendet werden. In einer derartigen Schaltung ist gemäß dem Stand der Technik eine Diode 102 zum Vorladen (Precharge) des Ausgangsknotens OUTPUT 104 erforderlich. In der Schaltung gemäß [3] liegt also eine Anordnung mit einem Transistor 101 und einer Diode 102 vor. Die separate Ausführung dieser beiden Schaltelemente führt zu einem großen Platzbedarf für den Inverter 100 in adiabatischer Logik.An adiabatic logic circuit is disclosed in [3]. The logic circuit described in [3] has an inverter in adiabatic dynamic logic, as shown in FIG. 1. The inverter 100 has: a transistor 101 , for example a field effect transistor (FET); a diode 102 , also referred to as a precharge diode; an input node INPUT 103 coupled to the gate terminal of the field effect transistor 101 ; an output node OUTPUT 104 coupled to the drain of the field effect transistor 101 ; and a power clock CLOCK 105 coupled to the source of field effect transistor 101 . If the input node INPUT 103 is switched in a state in which the output node OUTPUT 104 is loaded, the output node OUTPUT 104 discharges. While the energy stored therein would be dissipated in a conventional circuit, the energy is delivered to the power clock CLOCK 105 in the logic circuit of FIG. 1 and temporarily stored there. In the next switching cycle, this energy can be reused for charging the output node OUTPUT 104 . In such a circuit, according to the prior art, a diode 102 is required for precharging the output node OUTPUT 104 . In the circuit according to [3] there is therefore an arrangement with a transistor 101 and a diode 102 . The separate execution of these two switching elements leads to a large space requirement for the inverter 100 in adiabatic logic.

Die sogenannte "2N-2N2D"-Schaltungsfamilie ist in [4] beschrieben. Der Name der "2N-2N2D"-Schaltung leitet sich aus der Anzahl der N-MOSFETs ("N") und der Dioden ("D") ab. Die in Fig. 2 gezeigten beiden Transistoren 205, 206 geben den ersten Teil des Namens ("2N") wieder. Die beiden Transistoren 207, 208 sowie die beiden Dioden 209, 210 stellen den zweiten Teil des Namens dar ("2N2D") dar.The so-called "2N-2N2D" circuit family is described in [4]. The name of the "2N-2N2D" circuit is derived from the number of N-MOSFETs ("N") and the number of diodes ("D"). The two transistors 205 , 206 shown in FIG. 2 represent the first part of the name ("2N"). The two transistors 207 , 208 and the two diodes 209 , 210 represent the second part of the name ("2N2D").

Fig. 2 zeigt als Ausführungsbeispiel der "2N-2N2D"- Schaltungsfamilie ein Schieberegister 200 auf Basis der adiabatischen Schaltungstechnik, gemeinsam mit den entsprechenden Signalen von Power-Clocks, Eingangs- bzw. Ausgangsknoten. Eine erste Stufe 201 des n-stufigen Schieberegisters 200 in adiabatischer Logik gemäß [4] weist auf: einen ersten Eingangsknoten x01p 202 und einen zweiten Eingangsknoten x01b 203; eine erste Power-Clock Φ₁ 204; einen ersten Transistor 205; einen zweiten Transistor 206; einen dritten Transistor 207; einen vierten Transistor 208; eine erste Diode 209 und eine zweite Diode 210; eine Mehrzahl von Verbindungsleitungen; und einen ersten Ausgangsknoten x12p 211 und einen zweiten Ausgangsknoten x12b 212 der ersten Stufe 201, die mit den entsprechenden Eingangsknoten 213, 214 der zweiten Stufe 215 des Schieberegisters 200 gekoppelt sind. Der Aufbau der zweiten Stufe 215 ist gleich dem Aufbau der ersten Stufe 201. Allerdings werden die Ausgangsknoten x12p 211 und x12b 212 der ersten Stufe 201 nun als Eingangsknoten 213, 214 der zweiten Stufe 215 verwendet, die Ausgangsknoten x23p 216, x23b 217 der zweiten Stufe 215 sind mit den Eingangsknoten 218, 219 einer dritten Stufe 220 gekoppelt. Dieser Aufbau ist für alle n Stufen des Schieberegisters 200 gleich. Außerdem ist die zweite Stufe 215 mit einer zweiten Power-Clock Φ₀ 221 gekoppelt. Die dritte Stufe 220 ist mit der gleichen Power-Clock, nämlich der ersten Power-Clock Φ₁ 204, gekoppelt wie die erste Stufe 201 des Schieberegisters 200. Eine vierte Stufe (nicht gezeigt in der Figur) des Schieberegisters 200 ist dann wieder mit der gleichen Power-Clock, nämlich der zweiten Power-Clock Φ₀ 221 gekoppelt wie die zweite Stufe 215, usw. Die einzelnen Stufen des Schieberegisters 200 sind also alternierend mit den Power-Clocks Φ₁ 204 und Φ₀ 221 gekoppelt. Allgemein stehen xi(i+1)p und xi(i+1)b für die Eingangsknoten der (i+1)-ten Stufe bzw. für die Ausgangsknoten der i-ten Stufe, wobei i = 0, 1, . . ., n. Fig. 2 shows an exemplary embodiment of the "2N-2N2D" - family circuit, a shift register 200 on the basis of the adiabatic circuit technology, together with the corresponding signals of Power clocks, input and output nodes. A first stage 201 of the n-stage shift register 200 in adiabatic logic according to [4] has: a first input node x01p 202 and a second input node x01b 203; a first power clock Φ ₁ 204; a first transistor 205 ; a second transistor 206 ; a third transistor 207 ; a fourth transistor 208 ; a first diode 209 and a second diode 210 ; a plurality of connection lines; and a first output node x12p 211 and a second output node x12b 212 of the first stage 201 , which are coupled to the corresponding input nodes 213 , 214 of the second stage 215 of the shift register 200 . The structure of the second stage 215 is the same as that of the first stage 201 . However, the output nodes x12p 211 and x12b 212 of the first stage 201 are now used as input nodes 213 , 214 of the second stage 215 , the output nodes x23p 216, x23b 217 of the second stage 215 are coupled to the input nodes 218 , 219 of a third stage 220 . This structure is the same for all n stages of the shift register 200 . In addition, the second stage 215 is coupled to a second power clock Φ ₀ 221. The third stage 220 is coupled to the same power clock, namely the first power clock Φ ₁ 204, as the first stage 201 of the shift register 200 . A fourth stage (not shown in the figure) of the shift register 200 is then coupled to the same power clock, namely the second power clock Φ ₀ 221 as the second stage 215 , etc. The individual stages of the shift register 200 are therefore alternating coupled with the power clocks Φ ₁ 204 and Φ ₀ 221. In general, xi (i + 1) p and xi (i + 1) b stand for the input nodes of the (i + 1) th stage and for the output nodes of the i th stage, where i = 0, 1,. , ., n.

Auch in dem in Fig. 2 gezeigten Schieberegister 200 sind also Kombinationen von Transistoren und Dioden erforderlich. Gemäß dem Stand der Technik sind diese beiden mehrfach vorkommenden Bauelemente jeweils voneinander getrennt in der Schaltung ausgebildet. Damit erfordert auch die "2N-2N2D"- Schaltungsfamilie einen großen Flächenbedarf infolge der hohen Anzahl von Bauelementen.Combinations of transistors and diodes are therefore also required in the shift register 200 shown in FIG. 2. According to the prior art, these two multiply occurring components are each formed separately from one another in the circuit. The "2N-2N2D" circuit family also requires a large area due to the large number of components.

Die in Fig. 2 gezeigten Zeitabhängigkeiten der Signalverläufe der Signale an der ersten Power-Clock Φ₁ 204, der zweiten Power-Clock Φ₀ 221, dem ersten Ausgangsknoten x12p 211 der ersten Stufe 201 des Schieberegisters 200, dem ersten Ausgangsknoten x23p 216 der zweiten Stufe 215 des Schieberegisters 200 und dem ersten Ausgangsknoten x34p 222 der dritten Stufe 220 des Schieberegisters 200 beruhen auf IC-Simulationsprogrammen [4]. Die Power-Clocks 204, 221 nehmen Signale zwischen Null und der an den Transistoren anliegenden Spannungen an. Dabei sind drei Phasen zu unterscheiden: Während einer Abfallphase ("evaluate") sinkt die Spannung von ihrem Maximalwert auf Null ab. Während der Haltephase ("hold") bleibt die Spannung konstant auf Null. Während der Anstiegsphase ("recharge") steigt die Spannung von Null auf ihren Maximalwert an. Die Power-Clock Φ₀ 221 und die Power- Clock Φ₁ 204 weisen Signalverläufe auf, die gegeneinander um eine halbe Periode verschoben sind. Die Knoten x12p 211, x23p 216, x34p 222 weisen entweder ein Spannungssignal Null auf, das einem Signal logisch "0" entspricht oder weisen ein von Null verschiedenes Spannungssignal auf, das einem Signal logisch "1" entspricht. Demzufolge sind die mit den jeweiligen Knoten gekoppelten Transistoren eingeschaltet, wenn ihr Gate mit einem Knoten gekoppelt ist, an dem eine logische "1" anliegt und ausgeschaltet, wenn ihr Gate mit einem Knoten gekoppelt ist, an dem eine logische "0" anliegt. Einzelheiten zum Zeitverlauf der jeweiligen Signale sind in der Literatur beschrieben [4].The time dependencies of the waveforms shown in Fig. 2 of the signals at the first power clock Φ ₁ 204, the second power clock Φ ₀ 221, the first output node x12p 211 of the first stage 201 of the shift register 200, the first output node x23p 216 of the second Stage 215 of the shift register 200 and the first output node x34p 222 of the third stage 220 of the shift register 200 are based on IC simulation programs [4]. The power clocks 204 , 221 accept signals between zero and the voltages applied to the transistors. There are three phases to be distinguished: During a fall phase ("evaluate") the voltage drops from its maximum value to zero. The voltage remains constant at zero during the "hold" phase. During the "recharge" phase, the voltage rises from zero to its maximum value. The power clock Φ ₀ 221 and the power clock Φ ₁ 204 have waveforms that are shifted from each other by half a period. The nodes x12p 211, x23p 216, x34p 222 either have a voltage signal zero which corresponds to a signal logically "0" or have a voltage signal other than zero which corresponds to a signal logic "1". As a result, the transistors coupled to the respective nodes are turned on when their gate is coupled to a node to which a logic "1" is present and are turned off when their gate is coupled to a node to which a logic "0" is applied. Details on the time course of the respective signals are described in the literature [4].

Fig. 3 zeigt eine weitere Schaltung 300, die sowohl Transistoren als auch Dioden aufweist, nämlich eine Schaltung 300 mit zwei kaskadierten Invertern 301, 302. Das heißt, die Schaltung 300 aus Fig. 3 stellt im Wesentlichen zwei in Serie geschaltete Inverter aus Fig. 1 dar, bei welcher der Ausgangsknoten 303 des ersten Inverters 301 mit dem Eingangsknoten 304 des zweiten Inverters 302 gekoppelt ist. Die Schaltung 300 von Fig. 3 weist auf: erste Transistoren 305, 307 der Inverter 301, 302; zweite Transistoren 306, 308 der Inverter 301, 302 in Diodenschaltung, die als Dioden betrieben werden und jeweils als Äquivalent der Diode 102 aus Fig. 1 anzusehen sind; einen Eingangsknoten INPUT 309; einen Ausgangs-Knoten OUTPUT 310; zwei Power-Clocks Φ₀ 311, Φ₁ 312. Fig. 3 shows another circuit 300 having both transistors and diodes, namely, a circuit 300 with two cascaded inverters 301, 302. That is, the circuit 300 from FIG. 3 essentially represents two inverters from FIG. 1 connected in series, in which the output node 303 of the first inverter 301 is coupled to the input node 304 of the second inverter 302 . The circuit 300 of FIG. 3 has: first transistors 305 , 307 of the inverters 301 , 302 ; second transistors 306 , 308 of inverters 301 , 302 in diode circuit, which are operated as diodes and are each to be regarded as the equivalent of diode 102 from FIG. 1; an input node INPUT 309 ; an output node OUTPUT 310 ; two power clocks Φ ₀ 311, Φ ₁ 312.

In [3] wird als Realisierung der Dioden 306, 308 in der in Fig. 3 gezeigten Schaltung 300 eine MOS-Diode, das heißt ein p-MOS-Transistor in Dioden-Schaltung, vorgeschlagen.In [3] a MOS diode, that is to say a p-MOS transistor in a diode circuit, is proposed as a realization of the diodes 306 , 308 in the circuit 300 shown in FIG. 3.

Die Ausführungen der Dioden in einem adiabatischen Schaltkreis gemäß dem Stand der Technik erfordern somit eine erhebliche Fläche in der jeweiligen Schaltung. Der hohe Platzbedarf von Transistor-Dioden-Anordnungen gemäß dem Stand der Technik rührt einerseits daher, dass die Fläche für den aktiven Bereich der als Diode geschalteten Transistoren beträchtlich ist. Einen noch wesentlich größeren Flächenbedarf erfordern aber die Kontaktierung der Diode, Verbindungsleitungen sowie ein zusätzlich erforderlicher Wannen-Bereich. Denn zumindest einer von zwei benachbarten Transistoren (beispielsweise 305 und 306 in Fig. 3) muss in einem Wannen-Bereich realisiert sein. Auch führt das getrennte Ausführen von Dioden und Transistoren zu einer hohen Anzahl von erforderlichen Schaltungselementen, was den Aufwand für die resultierenden Schaltungen erhöht und die Anordnung teuer macht.The designs of the diodes in an adiabatic circuit according to the prior art thus require a considerable area in the respective circuit. The high space requirement of transistor-diode arrangements according to the prior art stems on the one hand from the fact that the area for the active region of the transistors connected as diodes is considerable. However, the contacting of the diode, connecting lines and an additionally required trough area require an even larger area. This is because at least one of two adjacent transistors (for example 305 and 306 in FIG. 3) must be implemented in a well region. Also, the separate execution of diodes and transistors leads to a large number of circuit elements required, which increases the effort for the resulting circuits and makes the arrangement expensive.

Die Erfindung liegt demzufolge das Problem zugrunde, eine Transistor Dioden-Anordnung zu schaffen, deren Platzbedarf im Vergleich zum Stand der Technik reduziert ist.The invention is therefore based on the problem of a To create transistor diode arrangement, the space required in it Compared to the prior art is reduced.

Das Problem wird gelöst, indem eine Transistor-Dioden- Anordnung mit den Merkmalen gemäß den unabhängigen Patentansprüchen geschaffen wird.The problem is solved by using a transistor diode Arrangement with the features according to the independent Claims is created.

Eine Transistor-Dioden-Anordnung weist auf: ein Substrat; einen Wannen-Bereich, dotiert mit Dotierungsatomen eines ersten Dotierungstyps; einen Source-Bereich in dem Wannen- Bereich, wobei der Source-Bereich in einem Oberflächenabschnitt des Wannen-Bereichs eingebracht sein kann, dotiert mit Dotierungsatomen eines zweiten Dotierungstyps, der invers zu dem ersten Dotierungstyp ist; einen Drain-Bereich in dem Wannen-Bereich, wobei der Source- Bereich in einem Oberflächenabschnitt des Wannen-Bereichs eingebracht sein kann, dotiert mit Dotierungsatomen des zweiten Dotierungstyps; eine Isolationsschicht zwischen dem Source-Bereich und dem Drain-Bereich, die auf einem Oberflächenabschnitt des Wannen-Bereichs aufgebracht sein kann; einen Gate-Bereich auf der Isolationsschicht; eine Drain-Elektrode, die mit dem Drain-Bereich gekoppelt ist; eine Source-Elektrode, die mit dem Source-Bereich gekoppelt ist; eine Wannen-Elektrode, die mit dem Wannen-Bereich gekoppelt ist, zum Ansteuern des pn-Übergangs zwischen dem Wannen-Bereich und dem Drain-Bereich als Diode.A transistor diode arrangement has: a substrate; a well region doped with doping atoms first doping type; a source area in the tub Area, the source area in one Surface portion of the tub area may be introduced can, doped with doping atoms of a second Doping type that is inverse to the first doping type; a drain region in the well region, the source Area in a surface section of the tub area can be introduced, doped with doping atoms of second doping type; an insulation layer between the Source area and the drain area, which on a Surface section of the tub area can be applied can; a gate region on the insulation layer; a Drain electrode coupled to the drain region; a source electrode coupled to the source region is; a tub electrode that matches the tub area is coupled to drive the pn transition between the Well area and the drain area as a diode.

Eine Transistor-Dioden-Anordnung der Erfindung vereinigt im Wesentlichen mit dem Platzbedarf eines separaten Transistors einen Transistor mit einer Diode in einem Schaltelement. Dies wird dadurch erreicht, dass der Transistor in einem dotierten Wannen-Bereich ausgebildet ist und beispielsweise durch eine separate Wannen-Kontaktierung die Grenzschicht zwischen dem Wannen-Bereich und dem Drain-Bereich als Diode ansteuerbar ist. Dadurch wird der für eine Transistor-Dioden-Anordnung erforderliche Platzbedarf erheblich herabgesetzt.A transistor diode arrangement of the invention combines in Essentially with the space requirement of a separate transistor a transistor with a diode in a switching element. This is achieved in that the transistor in a doped Tub area is formed and for example by a separate tub contacting the boundary layer between the Tray area and the drain area can be controlled as a diode is. This makes it the one for a transistor diode arrangement required space is significantly reduced.

Die Erfindung schafft eine besonders günstige Ausführung einer Anordnung mit einem Transistor und einer Diode. Allgemein schafft die Erfindung eine besonders günstige Ausführung mindestens einer Diode in einer Schaltung mit mindestens einem Transistor und mindestens einer Diode. Die Grundidee der Erfindung kann anschaulich darin gesehen werden, dass bei einer Transistor-Dioden-Anordnung die Anordnung so ausgelegt ist, dass der Transistor in einem eigenen Wannen-Bereich auf einem Substrat ausgebildet ist. Ferner ist in der Transistor-Dioden-Anordnung der pn-Übergang zwischen Wannen-Bereich und Drain-Bereich als Diode verwendbar und einzeln ansteuerbar. Die Diode wird über eine Wannen-Elektrode angesteuert, die platzsparend gestaltet ist. Damit wird durch die Erfindung der Platzbedarf für eine Transistor-Dioden-Anordnung reduziert. Darüber hinaus wird die Anzahl der Schaltungselemente in einer Schaltung mit mindestens einer Diode und mindestens einem Transistor mittels des Vereinigens von Diode und Transistor maßgeblich verringert. Damit werden die Größe der Schaltung, der Aufbau einer Transistor-Dioden-Anordnung und die Kosten für eine solche Anordnung bzw. eine daraus aufgebaute Schaltung reduziert.The invention creates a particularly favorable embodiment an arrangement with a transistor and a diode. In general, the invention provides a particularly favorable one Execution of at least one diode in a circuit with at least one transistor and at least one diode. The The basic idea of the invention can clearly be seen therein be that with a transistor diode arrangement the Arrangement is designed so that the transistor in one own tub area is formed on a substrate. Furthermore, the pn junction is in the transistor diode arrangement between the well area and the drain area as a diode usable and individually controllable. The diode is over a Tray electrode controlled, which is designed to save space. Thus, the space required for a by the invention Transistor diode arrangement reduced. Beyond that the number of circuit elements in a circuit with at least one diode and at least one transistor by combining the diode and transistor reduced. So that the size of the circuit, the structure a transistor diode arrangement and the cost of one such an arrangement or a circuit built from it reduced.

Hinsichtlich der Dotierung der erfindungsgemäßen Transistor- Dioden-Anordnung sind zwei Alternativen zu unterscheiden. Gemäß obiger Bezeichnung können die Dotierungsatome des ersten Dotierungstyps p-Dotierungsatome sein und jene des zweiten Dotierungstyps n-Dotierungsatome sein. Dann ist der Wannen-Bereich p-dotiert, wohingegen der Source-Bereich und der Drain-Bereich jeweils n-dotiert sind.With regard to the doping of the transistor Diode arrangement can be distinguished between two alternatives. According to the above description, the doping atoms of the first doping type be p-doping atoms and that of second doping type be n-doping atoms. Then it is Well area p-doped, whereas the source area and the drain region are each n-doped.

Alternativ können die Dotierungsatome des ersten Dotierungstyps n-Dotierungsatome sein und jene des zweiten Dotierungstyps p-Dotierungsatome sein. Dann ist der Wannen- Bereich n-dotiert, wohingegen sowohl der Source-Bereich als auch der Drain-Bereich beide p-dotiert sind. Welche der Alternativen gewählt wird, hängt von den Bedürfnissen des Einzelfalls ab. Beispielsweise erlauben moderne CMOS-Prozesse nicht immer Wannen-Bereiche beider Polaritäten. Falls etwa kein p-Wannen-Bereich in einem n-MOS-Transistor bereitgestellt ist, kann die Anordnung mit einem n-dotierten Wannen-Bereich und einem p-MOS-Transistor betrieben werden. Die Transistor-Dioden-Anordnung hat somit den Vorteil, dass die Dotierungstypen ihrer Bereiche flexibel auf die Rahmenbedingungen des Einzelfalls angepasst werden können.Alternatively, the doping atoms of the first Doping type be n-doping atoms and that of the second Doping type be p-doping atoms. Then the tub Area n-doped, whereas both the source area and also the drain region are both p-doped. Which of the Alternatives chosen depend on the needs of the From case to case. For example, modern CMOS processes allow not always well regions of both polarities. If so no p-well region in an n-MOS transistor is provided, the arrangement can be n-doped Well area and a p-MOS transistor are operated. The transistor diode arrangement thus has the advantage that the doping types of their areas flexibly to the Framework conditions of the individual case can be adjusted.

Auch hinsichtlich der Realisierung der Wannen-Elektrode sind verschiedene Ausführungsbeispiele vorgesehen.Also regarding the realization of the tub electrode Various embodiments are provided.

Gemäß einem Ausführungsbeispiel ist die Wannen-Elektrode mit der Source-Elektrode vereinigt. Dieses anschaulich einstückige Ausbilden von Source-Elektrode und Wannen- Elektrode kann realisiert werden, indem die extern zugeführte Elektrode durch den in einem Oberflächenabschnitt des Wannen- Bereichs ausgebildeten Source-Bereich so hindurchgeführt wird, dass in einem Endabschnitt der Elektrode diese auch mit dem Wannen-Bereich gekoppelt ist.According to one embodiment, the tub electrode is included of the source electrode. This vividly one-piece formation of source electrode and well Electrode can be realized by the externally supplied Electrode through the in a surface portion of the tub Area trained source area passed through is that in an end section of the electrode this also with the tub area is coupled.

Die gemäß diesem Ausführungsbeispiel der Erfindung tiefer als der Source-Bereich realisierte und als gemeinsame Elektrode ausgelegte gemeinsame Wannen-Source-Elektrode ist dadurch besonders platzsparend kontaktiert.The deeper than this embodiment of the invention the source area realized and as a common electrode designed common well source is thereby contacted particularly space-saving.

Gemäß einem anderen Ausführungsbeispiel sind die Wannen- Elektrode und die Source-Elektrode voneinander getrennt ausgebildet. Eine solche Entkopplung kann beispielsweise in Anwendungsfällen zweckmäßig sein, in denen etwa verschiedene Signale an die Wannen-Elektrode und an die Source-Elektrode angelegt werden sollen. Auch ist gemäß dem ersten bevorzugten Ausführungsbeispiel, bei dem Wannen-Elektrode und Source- Elektrode zu einer gemeinsamen Wannen-Source-Elektrode vereinigt sind, beim Herstellen einer solchen Anordnung eine zusätzliche Maske zum Realisieren des Kontaktes erforderlich. Diese zusätzliche Maske kann eingespart werden, indem gemäß dem anderen angesprochenen Ausführungsbeispiel beide Elektroden voneinander getrennt ausgebildet sind.According to another embodiment, the tub Electrode and the source electrode separated educated. Such decoupling can, for example, in Applications should be appropriate in which about different Signals to the tub electrode and to the source electrode should be created. Also preferred according to the first Embodiment in which the tub electrode and source Electrode to a common well source electrode are united in producing such an arrangement additional mask required to implement the contact. This additional mask can be saved by according to the other embodiment mentioned both Electrodes are formed separately from each other.

Die erfindungsgemäße Transistor-Dioden-Anordnung kann grundsätzlich in jede Schaltung integriert werden, die mindestens einen Transistor und mindestens eine Diode aufweist. Insbesondere kann die Transistor-Dioden-Anordnung in einer adiabatischen Logikschaltung eingesetzt werden, die mindestens einen Transistor und mindestens eine Diode aufweist (vgl. adiabatische Logikschaltungen gemäß dem Stand der Technik aus Fig. 1, Fig. 2, Fig. 3).The transistor-diode arrangement according to the invention can in principle be integrated into any circuit which has at least one transistor and at least one diode. In particular, the transistor-diode arrangement may be employed in an adiabatic logic circuit having at least one transistor and at least one diode (see FIG. Adiabatic logic circuits according to the prior art of Fig. 1, Fig. 2, Fig. 3).

Auch wenn bevorzugte Ausführungsbeispiele der Erfindung sich beispielhaft auf die oben diskutierten adiabatischen Logikschaltungen beziehen, ist die erfindungsgemäße Transistor-Dioden-Anordnung selbstverständlich auf beliebige andere Schaltungstechniken und Schaltungsfamilien anwendbar.Even if preferred embodiments of the invention exemplary to the adiabatic discussed above Relate logic circuits is the invention Transistor-diode arrangement of course on any other circuit technologies and circuit families applicable.

Beispielsweise kann die Transistor-Dioden-Anordnung in der in Fig. 1 gezeigten Inverterschaltung in adiabatisch dynamischer Logik verwendet werden. Dabei werden die in Fig. 1 gezeigte Precharge-Diode 102 und der Transistor 101 erfindungsgemäß zu einem Schaltungselement zusammengefasst. Die Anordnung ist im Vergleich zum Stand der Technik dahingehend verbessert, dass der Platzbedarf der Anordnung reduziert und die Diode als separates Schaltelement eingespart ist. Auch kann eine Kaskadenschaltung von Invertern in adiabatischer Logik, etwa in der in Fig. 3 gezeigten Art, mit der erfindungsgemäßen Transistor-Dioden-Anordnung realisiert sein. Das Substituieren einer in Fig. 3 gezeigten Kaskadenstufe, die im Wesentlichen einen Transistor 305 (bzw. 307) und einen MOS- Transistor 306 (bzw. 308) aufweist, durch eine erfindungsgemäße Transistor-Dioden-Anordnung verringert wiederum den Flächenverbrauch der Schaltung und die Zahl der Schaltungsbausteine.For example, the transistor diode arrangement in the inverter circuit shown in FIG. 1 can be used in adiabatic dynamic logic. The precharge diode 102 shown in FIG. 1 and the transistor 101 are combined according to the invention to form a circuit element. The arrangement is improved compared to the prior art in that the space requirement of the arrangement is reduced and the diode is saved as a separate switching element. A cascade connection of inverters in adiabatic logic, for example in the manner shown in FIG. 3, can also be implemented with the transistor diode arrangement according to the invention. Substituting a cascade stage shown in FIG. 3, which essentially has a transistor 305 (or 307) and a MOS transistor 306 (or 308), by a transistor-diode arrangement according to the invention in turn reduces the area consumption of the circuit and the Number of circuit blocks.

Ferner kann die Transistor-Dioden-Anordnung der Erfindung vorteilhaft in einem Schieberegisters in "2N-2N2D"-Technik in adiabatischer Logik integriert sein, wie es gemäß herkömmlicher Bauart in Fig. 2 gezeigt ist. In der Terminologie der Bezugsziffern von Fig. 2 kann etwa in der ersten Stufe des Schieberegisters 200 der Transistor 207 und die Diode 209 einerseits und der Transistor 208 und die Diode 210 andererseits jeweils durch eine erfindungsgemäße Transistor-Dioden-Anordnung ersetzt sein. Diese Substitution ist in jeder der n Stufen des Schieberegisters 200 möglich. Dadurch vereinfacht sich der Schaltplan, der Platzbedarf wird reduziert und pro Stufe des n-stufigen Schieberegisters 200 sind zwei Dioden (etwa 209, 210 in der ersten Stufe 201) eingespart. Die Funktion der eingesparten Dioden wird durch die Drain-Wannen-Grenzschicht, die einen pn-Übergang aufweist, übernommen. Damit werden die Ausgangsknoten x12p, x23p, x34p sowie x12b, x23b, x34b über die beiden Drain- Wannen-Dioden vorgeladen. Die Wannen-Elektrode kann dabei wiederum, wie oben eingehend diskutiert, entweder mit der Source-Elektrode zu einer gemeinsamen Wannen-Source-Elektrode vereinigt sein oder es können alternativ Wannen-Elektrode und Source-Elektrode voneinander getrennt ausgebildet sein.Furthermore, the transistor diode arrangement of the invention can advantageously be integrated in a shift register using "2N-2N2D" technology in adiabatic logic, as is shown in FIG. 2 in accordance with the conventional design. In the terminology of the reference numerals of Fig. 2 of the shift register may be about in the first stage 200 of the transistor 207 and the diode 209 on the one hand and the transistor 208 and the diode 210 may be on the other hand in each case replaced by an inventive transistor-diode arrangement. This substitution is possible in each of the n stages of the shift register 200 . This simplifies the circuit diagram, the space requirement is reduced and two diodes (approximately 209, 210 in the first stage 201 ) are saved per stage of the n-stage shift register 200 . The function of the diodes saved is taken over by the drain-well boundary layer, which has a pn junction. The output nodes x12p, x23p, x34p and x12b, x23b, x34b are thus precharged via the two drain tub diodes. The well electrode can in turn, as discussed in detail above, either be combined with the source electrode to form a common well-source electrode, or alternatively the well electrode and the source electrode can be formed separately from one another.

Vorteilhaft beim Verwenden der erfindungsgemäßen Transistor- Dioden-Anordnung in einem n-stufigen Schieberegister einer in Fig. 2 gezeigten Art ist es, dass nicht jede der n Stufen mit einem separaten Wannen-Bereich versehen sein muss. Da nämlich die Clock-Phasen Φ₁ und Φ₀ alternierend an die n Stufen angeschlossen sind, sind grundsätzlich nur zwei unterschiedliche Wannen-Bereiche nötig. Ausgehend von n Stufen, wobei n eine positive ganze Zahl ist, sind lediglich erforderlich: ein erster Wannen-Bereich, mit dem die Transistor-Dioden-Anordnungen der (2m+1)-ten Stufen betreibbar sind, wobei m = 0, 1, . . ., n/2 - 1, falls n geradzahlig, bzw. wobei m = 0, 1, . . ., (n - 1)/2, falls n ungeradzahlig ist; und ein zweiter Wannen-Bereich, mit der die Transistor-Dioden-Anordnungen der 2p-ten Stufen betreibbar sind, wobei p = 1, 2, . . ., n/2, falls n geradzahlig, bzw. wobei p = 1, 2, . . ., (n - 1)/2, falls n ungeradzahlig ist. Alle vier Transistoren einer Stufe sind jeweils in einem gemeinsamen Wannen-Bereich ausgebildet. Damit hat das Verwenden der erfindungsgemäßen Transistor- Dioden-Anordnung in Schieberegistern in "2N-2N2D"-Technik in adiabatischer Logik unter anderem die vorteilhaften Wirkungen, dass pro Stufe zwei Dioden eingespart sind, dass die Anordnung besonders platzsparend ist und dass für das n- stufige Schieberegister insgesamt nur zwei Wannen-Bereiche erforderlich sind.It is advantageous when using the transistor diode arrangement according to the invention in an n-stage shift register of the type shown in FIG. 2 that not each of the n stages has to be provided with a separate well region. Since the clock phases Φ ₁ and Φ _{0 are connected} alternately to the n stages, basically only two different tub areas are necessary. Starting from n stages, where n is a positive integer, all that is required is: a first well region with which the transistor-diode arrangements of the (2m + 1) th stages can be operated, where m = 0, 1, , , ., n / 2 - 1, if n is an even number, or where m = 0, 1,. , ., (n - 1) / 2 if n is odd; and a second well region with which the transistor-diode arrangements of the 2p-th stages can be operated, where p = 1, 2,. , ., n / 2, if n is an even number, or where p = 1, 2,. , ., (n - 1) / 2 if n is odd. All four transistors of a stage are each formed in a common well region. Thus, the use of the transistor-diode arrangement according to the invention in shift registers in "2N-2N2D" technology in adiabatic logic has, inter alia, the advantageous effects that two diodes are saved per stage, that the arrangement is particularly space-saving and that for the n- tiered shift registers only two pan areas are required.

Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Weiteren näher erläutert.Embodiments of the invention are in the figures are shown and are explained in more detail below.

Es zeigen: Show it:

Fig. 1 eine Blockschaltung eines Inverters in adiabatisch dynamischer Logik gemäß dem Stand der Technik, Fig. 1 is a block circuit of an inverter in adiabatic dynamic logic in accordance with the prior art,

Fig. 2 eine Blockschaltung eines Schieberegisters in adiabatisch dynamischer Logik gemäß der "2N-2N2D"-Technik sowie eine Darstellung der zugehörigen Timing-Signale gemäß dem Stand der Technik, Fig. 2 is a block diagram of a shift register in adiabatic dynamic logic according to the "2N-2N2D" technique as well as a display of the corresponding timing signals according to the prior art,

Fig. 3 eine Blockschaltung zweier kaskadierter Inverter in adiabatisch dynamischer Logik gemäß dem Stand der Technik, Fig. 3 is a block circuit of two cascaded inverters in adiabatic dynamic logic in accordance with the prior art,

Fig. 4 einen Querschnitt eines Inverters in adiabatisch dynamischer Logik gemäß einem Ausführungsbeispiel der Erfindung, Fig. 4 shows a cross section of an inverter in adiabatic dynamic logic according to an embodiment of the invention,

Fig. 5 eine Blockschaltung eines Schieberegisters in adiabatisch dynamischer Logik gemäß der "2N-2N2D"-Technik gemäß einem Ausführungsbeispiel der Erfindung, Fig. 5 is a block diagram of a shift register in adiabatic dynamic logic according to the "2N-2N2D" technique according to an embodiment of the invention,

Fig. 6 eine Draufsicht und eine Querschnittsansicht entlang der Linie A-A' der Draufsicht zweier Eingangstransistoren einer Stufe des Schieberegisters aus Fig. 5 gemäß einem Ausführungsbeispiel der Erfindung. FIG. 6 shows a top view and a cross-sectional view along the line AA ′ of the top view of two input transistors of one stage of the shift register from FIG. 5 according to an embodiment of the invention.

Fig. 4 zeigt eine Transistor-Dioden-Anordnung 400 gemäß einem Ausführungsbeispiel der Erfindung. Die Transistor-Dioden- Anordnung weist auf: ein Substrat 410; einen Wannen-Bereich 401, dotiert mit p-Dotierungsatomen; einen Source-Bereich 402, dotiert mit n-Dotierungsatomen, wobei der Source-Bereich 402 in einen Oberflächenabschnitt des Wannen-Bereichs 401 eingebracht ist; einen Drain-Bereich 403, dotiert mit n- Dotierungsatomen, wobei der Drain-Bereich 403 in einen anderen Oberflächenabschnitt des Wannen-Bereichs 401 eingebracht ist; eine Isolationsschicht 405 auf einem Oberflächenabschnitt des Wannen-Bereichs 401 zwischen Source- Bereich 402 und Drain-Bereich 403, jeweils mit dem Source- Bereich 402, dem Drain-Bereich 403 und dem Wannen-Bereich 401 teilweise überlappend; einen Gate-Bereich 404 auf der Isolationsschicht 405; eine Drain-Elektrode 406, die mit dem Drain-Bereich 403 gekoppelt ist; eine Source-Elektrode 407a, die mit dem Source-Bereich 402 gekoppelt ist; sowie eine Wannen-Elektrode 407b, die mit dem Wannen-Bereich 401 gekoppelt ist, zum Ansteuern des pn-Übergangs zwischen Wannen-Bereich 401 und Drain-Bereich 403 als Diode 408. Fig. 4 is a transistor-diode arrangement 400 is according to an embodiment of the invention. The transistor diode arrangement has: a substrate 410 ; a well region 401 doped with p-type doping atoms; a source region 402 doped with n-doping atoms, the source region 402 being introduced into a surface section of the well region 401 ; a drain region 403 doped with n-doping atoms, the drain region 403 being introduced into another surface section of the well region 401 ; an insulation layer 405 on a surface portion of the well region 401 between the source region 402 and the drain region 403 , each partially overlapping with the source region 402 , the drain region 403 and the well region 401 ; a gate region 404 on the insulation layer 405 ; a drain electrode 406 coupled to the drain region 403 ; a source electrode 407 a, which is coupled to the source region 402 ; and a well electrode 407 b, which is coupled to the well region 401 , for driving the pn junction between the well region 401 and the drain region 403 as a diode 408 .

Allen im Weiteren beschriebenen Ausführungsbeispielen der Transistor-Dioden-Anordnung gemäß der Erfindung ist gemeinsam, dass jede von ihnen in einer von zwei Varianten ausgebildet sein kann. Gemäß der einen Alternative (siehe beispielsweise die in Fig. 4 gezeigte Anordnung) sind die Dotierungsatome des ersten Typs gemäß der oben eingeführten Nomenklatur so gewählt, dass die damit dotierten Bereiche der Anordnung p-dotiert sind. Dann sind die Dotierungsatome des zweiten Typs so zu wählen, dass damit dotierte Bereiche n- dotiert sind. Gemäß dieser einen Alternative ist folglich der Wannen-Bereich p-dotiert, wohingegen der Source-Bereich und der Drain-Bereich jeweils n-dotiert sind. Gemäß der anderen Alternative sind die Dotierungsatome des ersten Typs so zu wählen, dass sie eine n-Dotierung bewirken und die Dotierungsatome des zweiten Typs sind so wählen, dass sie zu einer p-Dotierung führen. Dann ist der Wannen-Bereich n- dotiert, wohingegen der Source-Bereich und der Drain-Bereich jeweils p-dotiert sind. Welche der Alternativen gewählt wird, hängt von den Erfordernissen der angestrebten Anwendung ab.All of the exemplary embodiments of the transistor diode arrangement according to the invention described below have in common that each of them can be designed in one of two variants. According to one alternative (see, for example, the arrangement shown in FIG. 4), the doping atoms of the first type are selected in accordance with the nomenclature introduced above so that the regions of the arrangement doped with them are p-doped. Then the doping atoms of the second type are to be selected such that regions doped with them are n-doped. According to this one alternative, the well region is consequently p-doped, whereas the source region and the drain region are each n-doped. According to the other alternative, the doping atoms of the first type are to be selected such that they effect an n-doping and the doping atoms of the second type are to be selected such that they lead to p-doping. Then the well region is n-doped, whereas the source region and the drain region are each p-doped. Which of the alternatives is chosen depends on the requirements of the intended application.

In Fig. 4 ist ein Ausführungsbeispiel der Transistor-Dioden- Anordnung 400 gezeigt, die eine Inverterschaltung in adiabatisch dynamischer Logik darstellt, wie sie in Fig. 1 gemäß einer herkömmlichen Ausführung veranschaulicht ist. Dieses Ausführungsbeispiel der Inverterschaltung in adiabatisch dynamischer Logik gemäß der Erfindung weist auf: ein Substrat 410; einen p-dotierten Wannen-Bereich 401; einen n-dotierten Source-Bereich 402, der in einen Oberflächenabschnitt des Wannen-Bereichs 401 eingebracht ist; einen n-dotierten Drain-Bereich 403, der in einen anderen Oberflächenabschnitt des Wannen-Bereichs 401 eingebracht ist; eine Isolationsschicht 405 auf einem Oberflächenabschnitt des Wannen-Bereichs 401 zwischen Source-Bereich 402 und Drain- Bereich 403; einen Gate-Bereich 404 auf der Isolationsschicht 405, der mit einem Eingangsknoten INPUT 411 gekoppelt ist; eine Drain-Elektrode 406, die mit dem Drain-Bereich 403 gekoppelt ist, und die mit einem Ausgangsknoten OUTPUT 412 gekoppelt ist; eine gemeinsame Wannen-Source-Elektrode 407 zum Ansteuern des pn-Übergangs zwischen Wannen-Bereich 401 und Drain-Bereich 403 als Diode 408, wobei die gemeinsame Wannen-Source-Elektrode 407 mit einer Power-Clock CLOCK 413 gekoppelt ist. Gemäß diesem Ausführungsbeispiel der Erfindung sind also Source-Elektrode 407a und Wannen-Elektrode 407b zu der gemeinsamen Wannen-Source-Elektrode 407 vereinigt bzw. einstückig ausgeführt. Wie in Fig. 4 gezeigt, ist gemäß diesem Ausführungsbeispiel der Erfindung die gemeinsame Wannen- Source-Elektrode 407 so realisiert, dass von außen her eine Elektrode durch den gesamten Source-Bereich 402 hindurchgeführt ist und sich bis in den Wannen-Bereich 401 hinein erstreckt, um mit dem Source-Bereich 402 und dem Wannen-Bereich 401 gekoppelt zu sein. FIG. 4 shows an exemplary embodiment of the transistor diode arrangement 400 , which represents an inverter circuit in adiabatically dynamic logic, as is illustrated in FIG. 1 according to a conventional embodiment. This embodiment of the adiabatic dynamic logic inverter circuit according to the invention comprises: a substrate 410 ; a p-doped well region 401 ; an n-doped source region 402 , which is introduced into a surface portion of the well region 401 ; an n-doped drain region 403 , which is introduced into another surface section of the well region 401 ; an insulation layer 405 on a surface portion of the well region 401 between the source region 402 and the drain region 403 ; a gate region 404 on the insulation layer 405 , which is coupled to an input node INPUT 411 ; a drain electrode 406 coupled to the drain region 403 and coupled to an output node OUTPUT 412 ; a common well source electrode 407 for driving the pn junction between well region 401 and drain region 403 as diode 408 , the common well source electrode 407 being coupled to a power clock CLOCK 413 . According to this exemplary embodiment of the invention, source electrode 407 a and well electrode 407 b are thus combined to form the common well source electrode 407 or are made in one piece. As shown in FIG. 4, according to this exemplary embodiment of the invention, the common well-source electrode 407 is implemented in such a way that an electrode is guided from the outside through the entire source region 402 and extends into the well region 401 to be coupled to the source region 402 and the well region 401 .

Zu dieser Anordnung sind beispielsweise folgende Alternativen vorgesehen: einerseits können alle Dotierungstypen invertiert sein, das heißt, dass dann alle gemäß obiger Beschreibung n- dotierten Bereiche statt dessen p-dotiert sind und gleichzeitig alle gemäß obiger Beschreibung p-dotierten Bereiche n-dotiert sind. Auch können alternativ zu obiger Ausführung Source-Elektrode 407a und Wannen-Elektrode 407b separat ausgestaltet und nicht wie in Fig. 4 zu einer gemeinsamen Wannen-Source-Elektrode 407 zusammengefasst sein (nicht gezeigt in der Zeichnung). Dies kann beispielsweise dadurch realisiert sein, dass von außen die Source-Elektrode 407a, vertikal nur durch einen Abschnitt des Source-Bereichs 402 eingeführt ist und sich nicht bis in den Wannen-Bereich 401 hinein erstreckt. In diesem Falle wäre die Source- Elektrode 407a mit dem Source-Bereich 402 gekoppelt und mit dem Wannen-Bereich 401 entkoppelt. In diesem Fall ist eine separate Wannen-Elektrode 407b von außen mit dem Wannen- Bereich 401 gekoppelt. Ist die Anordnung (wie in Fig. 1, Fig. 4) als Inverter in adiabatischer Logik vorgesehen, so ist die separate Wannen-Elektrode 407b mit der Source-Elektrode 407a durch ein anderes Mittel zu koppeln, um eine Kopplung sowohl der Wannen-Elektrode 407b als auch der Source- Elektrode 407a mit der Power-Clock CLOCK 413 zu realisieren. Dieses Mittel kann etwa eine leitende Verbindung sein, mittels derer die Wannen-Elektrode 407b und die Source- Elektrode 407a gekoppelt sind.The following alternatives are provided for this arrangement, for example: on the one hand, all doping types can be inverted, that is to say that all regions n-doped according to the above description are instead p-doped and at the same time all regions p-doped according to the above description are n-doped. As an alternative to the above embodiment, source electrode 407 a and well electrode 407 b can also be configured separately and not, as in FIG. 4, combined to form a common well source electrode 407 (not shown in the drawing). This can be realized, for example, by the fact that the source electrode 407 a is inserted vertically from the outside only through a section of the source region 402 and does not extend into the well region 401 . In this case, the source electrode 407 a would be coupled to the source region 402 and decoupled from the well region 401 . In this case, a separate tub electrode 407 b is coupled to the tub area 401 from the outside. If the arrangement (as in FIG. 1, FIG. 4) is provided as an inverter in adiabatic logic, the separate tub electrode 407 b is to be coupled to the source electrode 407 a by another means in order to couple both the tubs -Electrode 407 b and the source electrode 407 a to be realized with the CLOCK 413 power clock. This means can be, for example, a conductive connection, by means of which the tub electrode 407 b and the source electrode 407 a are coupled.

Die Funktion einer Inverterschaltung in adiabatisch dynamischer Logik gemäß der Erfindung (Ausführungsbeispiel gezeigt in Fig. 4) ist analog zu jener gemäß dem Stand der Technik (Fig. 1). Allerdings ist der erfindungsgemäße Aufbau gegenüber dem herkömmlichen Aufbau stark vereinfacht, indem der pn-Übergang zwischen Wannen-Bereich 401 und Drain-Bereich 403 (bzw. zwischen Drain-Bereich 403 und Wannen-Bereich 401) als Diode 408 ansteuerbar ist. Dadurch ist eine separate Diode eingespart, folglich sind die Kosten reduziert und der Platzbedarf ist geringer.The function of an inverter circuit in adiabatic dynamic logic according to the invention (exemplary embodiment shown in FIG. 4) is analogous to that according to the prior art ( FIG. 1). However, the structure according to the invention is greatly simplified compared to the conventional structure in that the pn junction between well region 401 and drain region 403 (or between drain region 403 and well region 401 ) can be controlled as a diode 408 . This saves a separate diode, consequently the costs are reduced and the space requirement is less.

Im Weiteren wird unter Bezugnahme auf Fig. 5 die Blockschaltung eines erfindungsgemäßen Ausführungsbeispiels eines Schieberegisters 500 in adiabatisch dynamischer Logik entsprechend der "2N-2N2D"-Technik (entsprechender Stand der Technik gezeigt in Fig. 2) beschrieben. Ein solches Schieberegister 500 mit erfindungsgemäßen Transistor-Dioden- Anordnungen weist n Stufen auf, wobei n eine ganze positive Zahl ist. Die erste Stufe 501 des erfindungsgemäßen Schieberegisters 500 weist auf: einen ersten Eingangsknoten x01p 502 und einen zweiten Eingangsknoten x01b 503; eine erste Power-Clock Φ₁ 504; einen ersten Transistor 505; einen zweiten Transistor 506; einen dritten Transistor 507; einen vierten Transistor 508; einen gemeinsamen Wannen-Bereich 523; eine Mehrzahl von Verbindungsleitungen; und einen ersten Ausgangsknoten x12p 511 und einen zweiten Ausgangsknoten x12b 512 der ersten Stufe 501 des Schieberegisters 500, die mit den entsprechenden Eingangsknoten 513, 514 der zweiten Stufe 515 des Schieberegisters 500 gekoppelt sind. Die Übergänge zwischen den Drain-Bereichen der Transistoren 507 bzw. 508 und dem gemeinsamen Wannen-Bereich 523 sind als Dioden 509 bzw. 510 ansteuerbar und stellen damit das Äquivalent zu den entsprechenden Dioden 209 bzw. 210 aus Fig. 2 dar.Furthermore, the block circuit is described with reference to Fig. 5 of an embodiment of a shift register 500 according to the invention in adiabatic dynamic logic according to the "2N-2N2D" technique (2 corresponding prior art shown in Fig.) Described. Such a shift register 500 with transistor-diode arrangements according to the invention has n stages, where n is an integer positive number. The first stage 501 of the shift register 500 according to the invention has: a first input node x01p 502 and a second input node x01b 503; a first power clock Φ ₁ 504; a first transistor 505 ; a second transistor 506 ; a third transistor 507 ; a fourth transistor 508 ; a common tub area 523 ; a plurality of connection lines; and a first output node x12p 511 and a second output node x12b 512 of the first stage 501 of the shift register 500 , which are coupled to the corresponding input nodes 513 , 514 of the second stage 515 of the shift register 500 . The transitions between the drain regions of the transistors 507 and 508 and the common well region 523 can be controlled as diodes 509 and 510 and thus represent the equivalent to the corresponding diodes 209 and 210 from FIG. 2.

Die Komponenten der ersten Stufe 501 eines Schieberegisters 500 mit Transistor-Dioden-Anordnungen gemäß der Erfindung sind wie folgt verschaltet:
Der Eingangsknoten x01b 503 ist mit dem Gate-Bereich des ersten Transistors 505 gekoppelt. Der Source-Bereich des ersten Transistors 505 ist mit der Clock Φ₁ 504 gekoppelt und weist gemeinsam mit dem zweiten Transistor 506 einen gemeinsamen Source-Bereich auf. Die Source-Bereiche des ersten Transistors 505 und des zweiten Transistors 506 sind mit einer Source-Elektrode gekoppelt und diese Source- Elektrode ist durch eine Wannen-Elektrode 522 mit dem gemeinsamen Wannen-Bereich 523 gekoppelt. In dem in Fig. 5 gezeigten Ausführungsbeispiel ist die Wannen-Elektrode 522 separat ausgebildet. Alternativ können (analog zu dem oben in Zusammenhang mit Fig. 4 Gesagten) Source-Elektrode und Wannen- Elektrode 522 zu einer gemeinsamen Wannen-Source-Elektrode zusammengefasst sein. Eine solche Ausführung mit einer gemeinsamen Wannen-Source-Elektrode 609, mittels derer die Source-Elektrode 609a und die Wannen-Elektrode 609b vereinigt sind, zeigt Fig. 6. Wiederum auf Fig. 5 bezugnehmend ist der Drain-Bereich des ersten Transistors 505 mit dem Source- Bereich des dritten Transistors 507 gekoppelt. Der Gate- Bereich des dritten Transistors 507 ist mit dem Drain-Bereich des vierten Transistors 508 und mit dem Ausgangsknoten x12b 512 gekoppelt. Der Drain-Bereich des dritten Transistors 507 ist mit dem Ausgangsknoten x12p 511 und mit dem Gate-Bereich des vierten Transistors 508 gekoppelt. Ferner sind in Fig. 5 zwei zusätzliche Verbindungsleitungen zwischen Transistor 505 und 507 bzw. zwischen Transistor 506 und 508 eingezeichnet. Dies symbolisiert die Tatsache, dass alle vier Transistoren 505-508 einer Stufe mit ein und demselben Wannen-Bereich (beispielsweise 523 für die erste Stufe 501) ausgebildet sind. Die Wannen-Drain-Übergänge 509 und 510, die in Fig. 5 gepunktet eingekreist sind, sind gemäß der Erfindung als Dioden verwendbar und ansteuerbar. Dadurch sind verglichen mit dem entsprechenden Stand der Technik (Fig. 2) pro Stufe des Schieberegisters zwei Dioden (in Fig. 2 mit Bezugsziffern 209, 210 versehen) einsparbar und der Platzbedarf der Anordnung erheblich reduziert. Der Aufbau der zweiten Stufe 515 des Schieberegisters ist analog zum Aufbau der ersten Stufe 501. Allerdings sind die Ausgangsknoten x12p 511 und x12b 512 der ersten Stufe 501 nun mit den Eingangsknoten 513, 514 der zweiten Stufe 515 gekoppelt, die Ausgangsknoten x23p 516 und x23b 517 der zweiten Stufe 515 sind dann wiederum mit den Eingangsknoten 518, 519 der dritten Stufe 520 gekoppelt, usw. Außerdem ist die zweite Stufe 515 mit einer zweiten Power-Clock Φ₀ 521 gekoppelt und weist einen zweiten gemeinsamen Wannen-Bereich 524 auf, der von dem mit der ersten Stufe 501 gekoppelten Wannen-Bereich 523 verschieden ist. Die dritte Stufe 520 des Schieberegisters 500 ist dann wiederum mit derselben Power-Clock Φ₁ 504 gekoppelt wie die erste Stufe 501 und kann folglich mit demselben Wannen- Bereich 523 betrieben werden wie die erste Stufe 501 des Schieberegisters 500. Die vierte Stufe (nicht gezeigt in der Figur) des Schieberegisters 500 ist dann wiederum mit derselben Power-Clock Φ₀ 521 gekoppelt wie die zweite Stufe 515 und kann folglich mit demselben Wannen-Bereich 524 betrieben werden wie die zweite Stufe 515 des Schieberegisters 500. Indem die einzelnen Stufen alternierend mit den Power-Clocks Φ₁ 504 und Φ₀ 521 gekoppelt sind, sind für die gesamte Anordnung nur zwei Wannen-Bereiche 523, 524 erforderlich, es muss also nicht jede einzelne Stufe mit einem eigenen Wannen-Bereich versehen sein. Alle Stufen mit ungeradzahliger Stufenbezeichnung können folglich mit dem ersten Wannen-Bereich 523 gekoppelt sein, und alle Stufen mit geradzahliger Stufenbezeichnung können folglich mit dem zweiten Wannen-Bereich 524 gekoppelt sein. Dadurch sind der Herstellungsaufwand, der Platzbedarf und die Zahl der erforderlichen Schaltelemente im Vergleich mit dem Stand der Technik reduziert.The components of the first stage 501 of a shift register 500 with transistor-diode arrangements according to the invention are connected as follows:
The input node x01b 503 is coupled to the gate region of the first transistor 505 . The source region of the first transistor 505 is coupled to the clock Φ ₁ 504 and has a common source region together with the second transistor 506 . The source regions of the first transistor 505 and the second transistor 506 are coupled to a source electrode and this source electrode is coupled to the common well region 523 by a well electrode 522 . In the exemplary embodiment shown in FIG. 5, the tub electrode 522 is formed separately. Alternatively (analogous to what was said above in connection with FIG. 4), the source electrode and well electrode 522 can be combined to form a common well-source electrode. Such an embodiment with a common well-source electrode 609 , by means of which the source electrode 609 a and the well electrode 609 b are combined, is shown in FIG. 6. Referring again to FIG. 5, the drain region of the first transistor is shown 505 coupled to the source region of the third transistor 507 . The gate region of the third transistor 507 is coupled to the drain region of the fourth transistor 508 and to the output node x12b 512. The drain region of the third transistor 507 is coupled to the output node x12p 511 and to the gate region of the fourth transistor 508 . Furthermore, two additional connecting lines between transistor 505 and 507 or between transistor 506 and 508 are shown in FIG. 5. This symbolizes the fact that all four transistors 505-508 of a stage are formed with one and the same well region (for example 523 for the first stage 501 ). The well-drain junctions 509 and 510 , which are circled dotted in FIG. 5, can be used and controlled as diodes according to the invention. As a result, compared to the corresponding prior art ( FIG. 2), two diodes (provided with reference numbers 209 , 210 in FIG. 2) can be saved per stage of the shift register and the space requirement of the arrangement is considerably reduced. The construction of the second stage 515 of the shift register is analogous to the construction of the first stage 501 . However, the output nodes x12p 511 and x12b 512 of the first stage 501 are now coupled to the input nodes 513 , 514 of the second stage 515 , the output nodes x23p 516 and x23b 517 of the second stage 515 are then in turn connected to the input nodes 518 , 519 of the third stage 520 coupled, etc. In addition, the second stage 515 is coupled to a second power clock Φ ₀ 521 and has a second common well region 524 , which is different from the well region 523 coupled to the first stage 501 . The third stage 520 of the shift register 500 is then in turn coupled to the same power clock Φ ₁ 504 as the first stage 501 and can therefore be operated with the same trough area 523 as the first stage 501 of the shift register 500 . The fourth stage (not shown in the figure) of the shift register 500 is then in turn coupled to the same power clock Φ ₀ 521 as the second stage 515 and can therefore be operated with the same trough area 524 as the second stage 515 of the shift register 500 . Since the individual stages are alternately coupled to the power clocks Φ ₁ 504 and Φ ₀ 521, only two tub areas 523 , 524 are required for the entire arrangement, so it is not necessary for each individual tier to be provided with its own tub area , All of the stages with odd-numbered stage designations can thus be coupled to the first well region 523 , and all of the stages with even-numbered stage designations can therefore be coupled to the second well region 524 . This reduces the manufacturing effort, the space requirement and the number of switching elements required in comparison with the prior art.

Fig. 6 zeigt ein weiteres Ausführungsbeispiel der Erfindung. Die gezeigte Transistor-Dioden-Anordnung 600 ist eine zu Fig. 5 alternative Realisierung der beiden Eingangstransistoren 505, 506 einer beliebigen der in Fig. 5 gezeigten Stufen des Schieberegisters 500. Die Anordnung von Fig. 6 unterscheidet sich dahingehend von der in Fig. 5 schematisch gezeigten, dass in Fig. 6 die Source-Elektrode 609a und die Wannen-Elektrode 609b zu der gemeinsamen Wannen- Source-Elektrode 609 vereinigt sind. In Fig. 5 ist dagegen die Wannen-Elektrode 522 separat ausgeführt. Die obere Ansicht in Fig. 6 zeigt eine Draufsicht auf die Transistor-Dioden- Anordnung 600 und die untere Ansicht zeigt einen Querschnitt entlang der Linie A-A' der oberen Ansicht. Die Anordnung weist auf: ein Substrat 601; einen ersten und einen zweiten Drain-Bereich 603, 604 der beiden Eingangstransistoren 505, 506; die beiden Gate-Bereiche 605, 606 der beiden Eingangstransistoren 505, 506; den gemeinsamen Source-Bereich 602 der beiden Eingangstransistoren 505, 506. In der Querschnittsansicht ist zusätzlich der gemeinsame Wannen- Bereich 523 (bzw. 524) der beiden Eingangstransistoren 505, 506 gezeigt. In einem Oberflächenbereich des Wannen-Bereichs 523 (bzw. 524) sind voneinander entkoppelt die beiden Drain- Bereiche 603, 604 sowie der gemeinsame Source-Bereich 602 ausgebildet. Die Drain-Elektroden 607, 608 sind extern in die Drain-Bereiche 603, 604 eingebracht, ohne mit dem Wannen- Bereich 523 (bzw. 524) gekoppelt zu sein. Im Gegensatz dazu ist gemäß dem beschriebenen Ausführungsbeispiel eine gemeinsame Wannen-Source-Elektrode 609 so ausgebildet, dass diese von extern durch den gemeinsamen Source-Bereich 602 hindurch so bis in den Wannen-Bereich 523 (bzw. 524) hinein fortgesetzt ist, dass die gemeinsame Wannen-Source-Elektrode 609 sowohl mit dem gemeinsamen Source-Bereich 602 als auch mit dem Wannen-Bereich 523 (bzw. 524) gekoppelt ist. Die Wannen-Drain-Übergänge 610, 611 sind wiederum als Dioden ansteuerbar. Fig. 6 shows a further embodiment of the invention. The transistor diode arrangement 600 shown is an alternative to FIG. 5 implementation of the two input transistors 505 , 506 of any of the stages of the shift register 500 shown in FIG. 5. The arrangement of FIG. 6 differs from that shown schematically in FIG. 5 in that in FIG. 6 the source electrode 609 a and the tub electrode 609 b are combined to form the common tub source electrode 609 . In Fig. 5, however, the trays electrode 522 is carried out separately. The top view in FIG. 6 shows a top view of the transistor diode arrangement 600 and the bottom view shows a cross section along the line AA ′ of the top view. The arrangement comprises: a substrate 601 ; a first and a second drain region 603 , 604 of the two input transistors 505 , 506 ; the two gate regions 605 , 606 of the two input transistors 505 , 506 ; the common source region 602 of the two input transistors 505 , 506 . In the cross-sectional view, the common well region 523 (or 524) of the two input transistors 505 , 506 is additionally shown. The two drain areas 603 , 604 and the common source area 602 are formed in a decoupled manner from one another in a surface area of the well area 523 (or 524). The drain electrodes 607 , 608 are introduced externally into the drain regions 603 , 604 without being coupled to the well region 523 (or 524). In contrast to this, according to the exemplary embodiment described, a common well-source electrode 609 is designed such that it is continued externally through the common source region 602 into the well region 523 (or 524) such that the common well source electrode 609 is coupled to both the common source region 602 and to the well region 523 (or 524). The well-drain junctions 610 , 611 can in turn be controlled as diodes.

Eine Voraussetzung für dieses Ausführungsbeispiel ist ein CMOS-Prozess, der separate Wannen-Bereiche 523, 524 erlaubt. Moderne CMOS-Prozesse erlauben jedoch nicht immer separate Wannen-Bereiche 523, 524 in beiden Polaritäten von Halbleiterdotierungen. In der Praxis ist häufig kein separater p-dotierter Wannen-Bereich für n-MOS-Transistoren vorhanden. In einem solchen Fall ist es möglich, die Polarität der gesamten Schaltung zu invertieren. Das heißt, dass die Schaltung in diesem Falle mit p-MOS-Transistoren, die in n-Wannen-Bereichen ausgebildet sind, realisiert wird. A prerequisite for this exemplary embodiment is a CMOS process which allows separate well regions 523 , 524 . However, modern CMOS processes do not always allow separate well regions 523 , 524 in both polarities of semiconductor doping. In practice, there is often no separate p-doped well region for n-MOS transistors. In such a case, it is possible to invert the polarity of the entire circuit. This means that the circuit is implemented in this case with p-MOS transistors which are formed in n-well regions.

In diesem Dokument sind folgende Veröffentlichungen zitiert:
[1] Athas, WC, Svensson, LJ, Tzartzanis, N, Ying-Chin Chou, E (1994) "Low Power Digital Systems Based on Adiabatic- Switching Principles", IEEE Trans VLSI 2: 398-406
[2] Dickinson, A, Denker, J (1995) "Adiabatic Dynamic Logic", IEEE J Sol State Circuits 30: 311-315
[3] US-Patent 5,459,414
[4] Kramer, A, Denker, J, Avery, SC, Dickinson, AG, Wilk, TR (1994) "Adiabatic Computing with the 2N-2N2D Logic Family", Sympos VLSI Circuits The following publications are cited in this document:
[1] Athas, WC, Svensson, LJ, Tzartzanis, N, Ying-Chin Chou, E ( 1994 ) "Low Power Digital Systems Based on Adiabatic-Switching Principles", IEEE Trans VLSI 2 : 398-406
[2] Dickinson, A, Denker, J ( 1995 ) "Adiabatic Dynamic Logic", IEEE J Sol State Circuits 30 : 311-315
[3] U.S. Patent 5,459,414
[4] Kramer, A, Denker, J, Avery, SC, Dickinson, AG, Wilk, TR ( 1994 ) "Adiabatic Computing with the 2N-2N2D Logic Family", Symposium VLSI Circuits

LIST OF REFERENCE NUMBERS

100100

Inverter
inverter

101101

Transistor
transistor

102102

Diode
diode

103103

Eingangsknoten INPUT
INPUT input node

104104

Ausgangsknoten OUTPUT
OUTPUT output node

105105

Power-Clock CLOCK
Power clock CLOCK

200200

Schieberegister
shift register

201201

erste Stufe des Schieberegisters
first stage of the shift register

202202

erster Eingangsknoten x0first input node x0

11

p
p

203203

zweiter Eingangsknoten x0second input node x0

11

b
b

204204

erste Power-Clock Φ₁
first power clock Φ ₁

205205

erster Transisitor
first transisitor

206206

zweiter Transistor
second transistor

207207

dritter Transistor
third transistor

208208

vierter Transistor
fourth transistor

209209

erste Diode
first diode

210210

zweite Diode
second diode

211211

erster Ausgangsknoten xfirst output node x

1212

p
p

212212

zweiter Ausgangsknoten xsecond output node x

1212

b
b

213213

erster Eingangsknoten xfirst input node x

1212

p
p

214214

zweiter Eingangsknoten xsecond input node x

1212

b
b

215215

zweite Stufe des Schieberegisters
second stage of the shift register

216216

erster Ausgangsknoten xfirst output node x

2323

p
p

217217

zweiter Ausgangsknoten xsecond output node x

2323

b
b

218218

erster Eingangsknoten xfirst input node x

2323

p
p

219219

zweiter Eingangsknoten xsecond input node x

2323

b
b

220220

dritte Stufe des Schieberegisters
third stage of the shift register

221221

zweite Power-Clock Φ₀
second power clock Φ ₀

222222

erster Ausgangsknoten xfirst output node x

3434

p
p

223223

zweiter Ausgangsknoten xsecond output node x

3434

b
b

300300

Schaltung
circuit

301301

erster Inverter
first inverter

302302

zweiter Inverter
second inverter

303303

Ausgangsknoten
output node

304304

Eingangsknoten
input node

305305

erster Transistor des ersten Inverters
first transistor of the first inverter

306306

zweiter Transistor des ersten Inverters
second transistor of the first inverter

307307

erster Transistor des zweiten Inverters
first transistor of the second inverter

308308

zweiter Transistor des zweiten Inverters
second transistor of the second inverter

309309

Eingangsknoten INPUT
INPUT input node

310310

Ausgangsknoten OUTPUT
OUTPUT output node

311311

erste Power-Clock Φ₀
first power clock Φ ₀

312312

zweite Power-Clock Φ₁
second power clock Φ ₁

400400

Transistor-Dioden-Anordnung
Transistor diode arrangement

401401

Wannen-Bereich
Well region

402402

Source-Bereich
Source region

403403

Drain-Bereich
Drain region

404404

Gate-Bereich
Gate region

405405

Isolationsschicht
insulation layer

406406

Drainelektrode
drain

407407

gemeinsame Wannen-Source-Elektrode
common well source electrode

407407

a Source-Elektrode
a source electrode

407407

b Wannen-Elektrode
b Tub electrode

408408

Wannen-Drain-Übergang
Sink drain junction

410410

Substrat
substratum

411411

Eingangsknoten INPUT
INPUT input node

412412

Ausgangsknoten OUTPUT
OUTPUT output node

413413

Power-Clock CLOCK
Power clock CLOCK

500500

Schieberegister
shift register

501501

erste Stufe des Schieberegisters
first stage of the shift register

502502

erster Eingangsknoten x0first input node x0

11

p
p

503503

zweiter Eingangsknoten x0second input node x0

11

b
b

504504

erste Power-Clock Φ₁
first power clock Φ ₁

505505

erster Transisitor
first transisitor

506506

zweiter Transistor
second transistor

507507

dritter Transistor
third transistor

508508

vierter Transistor
fourth transistor

509509

erste Diode
first diode

510510

zweite Diode
second diode

511511

erster Ausgangsknoten xfirst output node x

1212

p
p

512512

zweiter Ausgangsknoten xsecond output node x

1212

b
b

513513

erster Eingangsknoten xfirst input node x

1212

p
p

514514

zweiter Eingangsknoten xsecond input node x

1212

b
b

515515

zweite Stufe des Schieberegisters
second stage of the shift register

516516

erster Ausgangsknoten xfirst output node x

2323

p
p

517517

zweiter Ausgangsknoten xsecond output node x

2323

b
b

518518

erster Eingangsknoten xfirst input node x

2323

p
p

519519

zweiter Eingangsknoten xsecond input node x

2323

b
b

520520

dritte Stufe des Schieberegisters
third stage of the shift register

521521

zweite Power-Clock Φ₀
second power clock Φ ₀

522522

Wannen-Elektrode
Sink electrode

523523

erster Wannen-Bereich
first tub area

524524

zweiter Wannen-Bereich
second tub area

600600

Transistor-Dioden-Anordnung
Transistor diode arrangement

601601

Substrat
substratum

602602

Source-Bereich
Source region

603603

erster Drain-Bereich
first drain area

604604

zweiter Drain-Bereich
second drain area

605605

erster Gate-Bereich
first gate area

606606

zweiter Gate-Bereich
second gate area

607607

erste Drain-Elektrode
first drain electrode

608608

zweite Drain-Elektrode
second drain electrode

609609

gemeinsame Wannen-Source-Elektrode
common well source electrode

609609

a Source-Elektrode
a source electrode

609609

b Wannen-Elektrode
b Tub electrode

610610

erster Wannen-Drain-Übergang
first tub-drain transition

611611

zweiter Wannen-Drain-Übergang
second tub-drain transition

Claims

1. transistor-diode arrangement with
a substrate;
a well region doped with doping atoms of a first doping type;
a source region in the well region, doped with doping atoms of a second doping type, which is inverse to the first doping type;
a drain region in the well region, doped with doping atoms of the second doping type;
an insulation layer between the source region and the drain region;
a gate region on the insulation layer;
a drain electrode coupled to the drain region;
a source electrode coupled to the source region;
a well electrode, which is coupled to the well region, for driving the pn junction between the well region and the drain region as a diode.

2. transistor diode arrangement according to claim 1, where the first type of doping is p-type and the second doping type is an n-doping.

3. transistor diode arrangement according to claim 1, in which the first doping type is n-doping and the second doping type is p-doping.

4. transistor diode arrangement according to one of claims 1 to 3, in which the source electrode and the tub electrode as common well-source electrode formed in one piece is, the common well-source electrode with both coupled to the source area as well as to the tub area is.

5. transistor diode arrangement according to one of claims 1 to 4, used in an electrical circuit that at least has a diode and at least one transistor.

6. transistor diode arrangement according to one of claims 1 to 5, used in an adiabatic logic circuit that at least one diode and at least one transistor having.

7. transistor diode arrangement according to one of claims 1 to 6 used in an inverter or a cascade of inverters in adiabatic logic.

8. transistor diode arrangement according to one of claims 1 to 6 used in a shift register in adiabatic logic.

9. transistor diode arrangement according to claim 8, in which the sliding register is designed in "2N-2N2D" technology is.

10. transistor-diode arrangement according to claim 8 or 9, wherein the shift register comprises:
n shift register levels, where n is a positive integer;
a first well region, with which the transistor diode arrangements of the (2m + 1) th stages are coupled, where m = 0, 1,. , ., n / 2 -1, if n is an even number, or where m = 0, 1,. , ., (n - 1) / 2 if n is odd;
a second well region, with which the transistor-diode arrangements of the 2p-th stages are coupled, where p = 1, 2,. , ., n / 2, if n is an even number, or where p = 1, 2,. , ., (n - 1) / 2 if n is odd.