DE10085499T5

DE10085499T5 - Dual epitaxial layer for high voltage power MOSFET devices with vertical lead

Info

Publication number: DE10085499T5
Application number: DE10085499T
Authority: DE
Inventors: Zhijun Torrance Qu; Kenneth Los Angeles Wagers
Original assignee: International Rectifier Corp USA
Current assignee: Infineon Technologies Americas Corp
Priority date: 1999-06-09
Filing date: 2000-06-08
Publication date: 2005-04-28
Also published as: TW533511B

Abstract

Halbleiterbauteil, das in Kombination folgendes umfaßt: ein Siliziumsubstrat mit einer ersten und zweiten Oberfläche; eine erste Schicht aus epitaxialem Silizium, die über der ersten Oberfläche ausgebildet ist und Fremdatome vom n- oder p-Leitungstyp aufweist, die gleichförmig über das gesamte Volumen der ersten Schicht verteilt sind; eine zweite Schicht aus epitaxialem Silizium, die über der Oberfläche der ersten Schicht ausgebildet ist, die gleiche Erstreckung wie diese hat und Fremdatome des gleichen Typs wie die in der ersten Schicht aufweist, die gleichförmig in dieser zweiten Schicht verteilt sind; wobei die Konzentration von Fremdatomen in der zweiten Schicht größer als die Konzentration von Fremdatomen in der ersten Schicht ist; und eine Vielzahl von Diffusionen eines Leitungstyps, der entgegengesetzt zu dem der zweiten Schicht ist, und die gleichförmig in die Oberfläche der zweiten Schicht hinein verteilt sind und p-n-Grenzschichten in dieser ausbilden.Semiconductor device in combination comprising: a silicon substrate having a first and second surface; a first layer of epitaxial silicon extending over the first surface is formed and having impurities of the n- or p-type conductivity, the uniform over the entire volumes of the first layer are distributed; a second layer made of epitaxial silicon, over the surface the first layer is formed the same extent as this has and foreign atoms of the same type as those in the first Layer having uniform distributed in this second layer; being the concentration of impurities in the second layer is greater than the concentration of Impurity in the first layer is; and a variety of diffusions of a conductivity type opposite to that of the second layer is, and the uniform in the surface are distributed into the second layer and p-n interfaces train in this.

Description

Gebiet der ErfindungTerritory of invention

Diese Erfindung bezieht sich auf MOSFET-Halbleiterbauteile und insbesondere auf eine neuartige Struktur und ein Verfahren zur Herstellung eines Leistungs-MOSFET-Bauteils mit vertikaler Leitung, das einen verringerten Einschaltwiderstand aufweist.These This invention relates to MOSFET semiconductor devices, and more particularly to a novel structure and a method of making a Power MOSFET device with vertical line having a reduced on-resistance.

Hintergrund der Erfindungbackground the invention

Leistungs-MOSFET-Bauteile mit vertikaler Leitung sind gut bekannt. Derartige Bauteile können beispielsweise in der im US-Patent 5,007,725 beschriebenen Weise als planare zellulare Bauteile hergestellt werden; sie können unter Verwendung einer gut bekannten Parallelstreifen-Topologie hergestellt werden, oder sie können unter Verwendung einer Graben-Technologie hergestellt werden.Power MOSFET devices with vertical conduction are well known. Such components may, for example, in US Pat 5,007,725 described manner be prepared as planar cellular components; they can be made using a well-known parallel stripe topology, or they can be made using trench technology.

Der Einschaltwiderstand (RDSON) derartiger Bauteile hängt in großem Maß von dem spezifischen Widerstand der epitaxial gebildeten Siliziumschicht ab, die die Bauteil-Grenzschichten aufnimmt, und dieser spezifische Widerstand ist andererseits durch die Sperrspannungsforderungen des fertigen Bauteils bestimmt. Somit erfordern höhere Sperrspannungen einen höheren spezifischen Widerstand in der Epitaxialschicht, doch ruft dies dann eine Vergrößerung des Einschaltwiderstandes für das Bauteil hervor.Of the On-resistance (RDSON) of such components depends largely on the resistivity of the epitaxially formed silicon layer starting from the component boundary layers On the other hand, this specific resistance is through determines the Sperrspannungsforderungen the finished component. Consequently require higher Blocking voltages a higher specific resistance in the epitaxial layer, but this calls then an enlargement of the On-resistance for the component out.

Es würde äußerst wünschenswert sein, eine Struktur für Hochspannungsbauteile, insbesondere für diejenigen, die eine Sperrspannung von mehr als ungefähr 100 Volt aufweisen, zu schaffen, die einen verringerten Einschaltwiderstand haben kann, ohne daß sich eine erhebliche Einbuße an Sperrspannung ergibt.It would be extremely desirable be a structure for High voltage components, especially for those who have a reverse voltage from more than about 100 volts, to create a reduced on-resistance can have without being a significant loss at reverse voltage results.

Kurze Beschreibung der ErfindungShort description the invention

Gemäß der Erfindung wird eine neuartige duale (oder gradierte) epitaxiale, die Grenzschichten aufnehmende Schicht geschaffen, bei der zwei Schichten aufeinanderfolgend epitaxial über einem Siliziumsubstrat abgeschieden werden. Die untere Schicht weist einen gleichförmigen spezifischen Widerstand auf, der höher als der gleichförmige spezifische Widerstand der oberen Schicht ist. Die obere Schicht weist eine Tiefe auf, die ausreichend dick ist, um alle Bauteilgrenzschichten aufzunehmen, und sie kann eine Dicke von ungefähr einem Fünftel der Dicke der unteren Schicht haben.According to the invention becomes a novel dual (or graded) epitaxial layer that receives boundary layers Layer created in which two layers successively epitaxial over a silicon substrate be deposited. The lower layer has a uniform specific Resistance up, the higher as the uniform one specific resistance of the upper layer is. The upper layer has a depth that is sufficiently thick around all component boundary layers and it may have a thickness of about one-fifth the thickness of the lower one Have layer.

Weiterhin hat es sich als möglich herausgestellt, die Gesamtdicke der beiden epitaxialen Schichten gegenüber der zu verringern, die für eine Einschicht-Epitaxialschicht des Standes der Technik erforderlich war, wie dies weiter unten beschrieben wird, wodurch ein verringerter Einschaltwiderstand für vorgegebene Konstruktions-Nennwerte hervorgerufen wird.Farther it has turned out to be possible pointed out, the total thickness of the two epitaxial layers across from to reduce that for a single-layer epitaxial layer The prior art was required, as discussed below is described, whereby a reduced on-resistance for a given Design nominal values is caused.

Es wurde festgestellt, daß die neuartige Struktur der Erfindung eine Verringerung des Einschaltwiderstands einer vorgegebenen Bauteilkonstruktion um mehr als ungefähr 10 % ergibt, ohne daß eine Verringerung der Durchbruchspannung in Kauf genommen werden muß.It it was found that the novel structure of the invention, a reduction of the on-resistance a given component design by more than approximately 10% results without a Reduction of the breakdown voltage must be accepted.

Kurze Beschreibung der ZeichnungenShort description the drawings

1 ist eine Querschnittsansicht eines typischen MOSFET mit vertikaler Leitung, mit einer einzigen, die Grenzschichten aufnehmenden, Epitaxialschicht. 1 Figure 12 is a cross-sectional view of a typical vertical-conduction MOSFET having a single epitaxial layer that receives the barrier layers.

2 ist eine schematische Darstellung, die das elektrische Feld in der einzigen Epitaxialschicht nach 1 als eine Funktion der Tiefe während eines Sperrspannungszustands zeigt. 2 is a schematic representation of the electric field in the single epitaxial layer after 1 as a function of depth during a reverse voltage condition.

3 ist eine Querschnittsansicht der dualen Epitaxialschicht-Struktur, die gemäß der Erfindung verwendet wird. 3 FIG. 12 is a cross-sectional view of the dual epitaxial layer structure used in accordance with the invention. FIG.

4 zeigt eine schematische Darstellung ähnlich der nach 2, jedoch unter Modifikation gemäß der Erfindung. 4 shows a schematic representation similar to the 2 but with modification according to the invention.

5 zeigt einen Balkendiagramm-Vergleich einer Einzelschicht-Epitaxialstruktur und der hinsichtlich der Nennwerte äquivalenten Doppelschicht-Epitaxialstruktur der Erfindung. 5 Figure 12 shows a bar graph comparison of a single-layer epitaxial structure and the nominal equivalent bilayer epitaxial structure of the invention.

Ausführliche Beschreibung der ErfindungFull Description of the invention

Zunächst wird auf 1 Bezug genommen, in der ein typischer MOSFET mit vertikaler Leitung im Querschnitt gezeigt ist, der ein hochleitendes N^–-Substrat 10 aufweist, auf der eine einzige epitaxial abgeschiedene N^–-Schicht 11 angeordnet ist. Die N^–-Schicht 11 nimmt die verschiedenen Grenzschichten oder Übergänge auf, die zur Schaffung des Bauteils erforderlich sind, wie zum Beispiel mit Abstand angeordnete Basisdiffusionen 12 und 13 vom P-Leitungstyp, die N⁺-Sourcediffusions-Ringe 14 bzw. 15 enthalten (für eine zellulare Topologie).First, it will open 1 Referring to Figure 1, a typical vertical-line MOSFET is shown in cross-section, showing a high conductivity N ^- substrate 10 on which a single epitaxially deposited N ^- layer 11 is arranged. The N ^- layer 11 picks up the various boundary layers or transitions required to create the device, such as spaced base diffusions 12 and 13 of the P-type conductivity, the N ⁺ source diffusion rings 14 respectively. 15 included (for a cellular topology).

Die invertierbaren Kanalbereiche zwischen den Umfängen der Source-Ringe und den Basis-Diffusionen sind mit einer Gate-Oxidschicht 16 und einer leitenden Polysilizium-Gate-Elektrode 17 bedeckt. Die Gate-Elektrode 17 ist durch ein Zwischenschicht-Oxid 18 abgedeckt, und die obere Oberfläche des Bauteils ist durch eine Aluminium-Source-Elektrode 19 bedeckt. Die Unterseite der Halbleiterscheibe oder des Chips nimmt eine Drain-Elektrode 20 auf.The invertible channel regions between the peripheries of the source rings and the base diffusions are provided with a gate oxide layer 16 and a conductive polysilicon gate electrode 17 covered. The gate electrode 17 is through an interlayer oxide 18 covered, and the upper surface of the component is through an aluminum source electrode 19 covered. The underside of the semiconductor wafer Be or the chip takes a drain electrode 20 on.

Die Struktur nach 1 ist typisch für viele Arten von Bauteilen, die aus der Erfindung Nutzen ziehen können, wie dies weiter unten beschrieben wird. So kann das als ein N-Kanalbauteil gezeigte Bauteil auch ein P-Kanal-Bauteil sein (wobei alle Leitungstypen umgekehrt werden), und das Bauteil kann eine Graben-Topographie anstatt der gezeigten planaren Topographie verwenden.The structure after 1 is typical of many types of components that may benefit from the invention, as described below. Thus, the device shown as an N-channel device may also be a P-channel device (all line types being reversed), and the device may use trench topography rather than the planar topography shown.

Bei der Konstruktion des Bauteils nach 1 sind zwei Schlüssel-Konstruktionsparameter die Sperrspannung und der Einschaltwiderstand. Die Sperrspannung des Bauteils ist eine Funktion der Dicke der Epitaxial- oder epi-Schicht 11 und ihres spezifischen Widerstands ρ. Im einzelnen kann gezeigt werden, daß, wenn das elektrische Feld in der epi-Schicht 11 gegen die Tiefe aufgetragen wird, wie in 2, die Sperrspannung proportional zum schraffierten Bereich unter der Kurve ist.In the construction of the component after 1 Two key design parameters are reverse voltage and on-resistance. The blocking voltage of the component is a function of the thickness of the epitaxial or epi-layer 11 and their specific resistance ρ. In particular, it can be shown that when the electric field in the epi-layer 11 is applied against the depth, as in 2 , the reverse voltage is proportional to the hatched area under the curve.

Der Einschaltwiderstand des Bauteils ist proportional zum spezifischen Widerstand ρ der epi-Schicht, und er ist umgekehrt proportional zur Neigung der geraden Linie in 2. Es ist zu erkennen, daß wenn die Sperrspannung vergrößert wird, die Neigung der Kurve abnehmen muß. Somit sind immer Konstruktionskompromisse erforderlich, um ein Bauteil mit einer vorgegebenen Sperrspannung oder einem vorgegebenen Einschaltwiderstand zu konstruieren.The on-resistance of the device is proportional to the resistivity ρ of the epi-layer and is inversely proportional to the inclination of the straight line in 2 , It will be appreciated that as the blocking voltage is increased, the slope of the curve must decrease. Thus, design compromises are always required to construct a component having a predetermined reverse voltage or resistance.

Die vorliegende Erfindung ermöglicht es dem Konstrukteur, die Form der Kurve nach 2 in einer derartigen Weise zu ändern, daß die Fläche (Sperrspannung) vergrößert (oder ungefähr konstant gehalten) werden kann, während die gesamte epi-Tiefe verringert werden kann und die Neigung der Linie allgemein für die Hauptmasse der epi-Tiefe unverändert bleiben kann. Im einzelnen, und wie dies in 3 gezeigt ist, ist die epi-Schicht 11 nach 1 in eine obere, die Grenzschichten aufnehmende, Schicht mit verringertem spezifischen Widerstand und eine untere epi-Schicht 21 mit größerem spezifischen Widerstand als der der Schicht 20, jedoch mit größerer Dicke, unterteilt. Bei einem 600 Volt-Bauteil kann die Schicht 20 nach 3 typischerweise ungefähr 10 Mikrometer dick sein und größer als die Tiefe der Basis-Grenzschichten 12 und 13 sein. Die Schicht 21 ist für ein Hochspannungsbauteil dicker als die Schicht 20. Es ist naheliegend, daß unterschiedliche Werte für unterschiedliche Durchbruch-Spannungen verwendet werden. Allgemein ist der spezifische Widerstand der unteren Schicht 21 höher als der der Schicht 20.The present invention allows the designer to follow the shape of the curve 2 in such a way that the area (blocking voltage) can be increased (or kept approximately constant) while the total epi depth can be reduced and the slope of the line generally unchanged for the bulk of the epi depth. In detail, and how this in 3 is shown is the epi-layer 11 to 1 into an upper boundary layer-receiving layer of reduced resistivity and a lower epi layer 21 with greater resistivity than that of the layer 20 , but with greater thickness, divided. In a 600 volt device, the layer 20 to 3 typically about 10 microns thick and greater than the depth of the base boundary layers 12 and 13 be. The layer 21 is thicker than the layer for a high voltage component 20 , It is obvious that different values are used for different breakdown voltages. Generally, the resistivity of the lower layer is 21 higher than that of the layer 20 ,

Für ein übliches 600 Volt-Bauteil weist die epi-Schicht 11 nach 1 typischerweise einen spezifischen Widerstand (Flächenwiderstand) von 21,5 Ohm-cm und eine Dicke von 57 Mikrometern auf. Dies ergibt ein Bauteil mit einem Einschaltwiderstand von ungefähr 0,68 Ohm. Dieses Bauteil wird gemäß der vorliegenden Erfindung durch das Bauteil nach 3 ersetzt, bei dem die Schicht 20 einen Widerstand von 7 Ohm-cm (ein Wert, der für ein 250 Volt-Bauteil verwendet würde) aufweist, während die Schicht 21 ein 21,5 Ohm-cm-Material ist (wie es für 600 Volt-Bauteile üblich ist). Die Schichten 20 und 21 weisen Dicken von 7 bzw. 48 Mikrometern auf.For a standard 600 volt device, the epi-layer 11 to 1 typically has a resistivity of 21.5 ohm-cm and a thickness of 57 microns. This results in a device with an on-resistance of approximately 0.68 ohms. This component is according to the present invention by the component after 3 replaced, where the layer 20 has a resistance of 7 ohm-cm (a value that would be used for a 250 volt device) while the layer 21 is a 21.5 ohm-cm material (as is common for 600 volt devices). The layers 20 and 21 have thicknesses of 7 and 48 microns, respectively.

Die Wirkung dieser dualen oder Doppelschicht-Struktur mit einer einen niedrigeren spezifischen Widerstand aufweisenden oberen Schicht 20 ist in 4 gezeigt. Die Linie 30 in 4 weist die gleiche Neigung wie die Linie in 2 auf. Die Fläche unter der Kurve nach 4 wird jedoch durch den schraffierten Bereich 31 vergrößert, die durch ein Segment 32 mit größerer Neigung hervorgerufen wird. So hat in 4 das einen niedrigeren spezifischen Widerstand aufweisende epi-Material 20 nach 3 die Tiefe x_i, und die Gesamttiefe der Bereiche 20 und 21 ist gegenüber der Tiefe W (für die Konstruktion nach 1) auf W' verringert.The effect of this dual or double layer structure with a lower resistivity upper layer 20 is in 4 shown. The line 30 in 4 has the same inclination as the line in 2 on. The area under the curve after 4 However, this is due to the hatched area 31 enlarged by a segment 32 is caused with greater inclination. So has in 4 the lower resistivity epi material 20 to 3 the depth x _i , and the total depth of the areas 20 and 21 is opposite to the depth W (according to the construction 1 ) is reduced to W '.

Entsprechend weist das Bauteil nach 3 die gleiche Durchbruchspannung wie das nach 2 auf, weil die Fläche unter der Kurve nach 4 ungefähr die gleiche wie die nach 2 ist. Der Einschaltwiderstand ist jedoch aufgrund der insgesamt verringerten epi-Tiefe und des verringerten spezifischen Widerstands in der ersten epi-Schicht verringert. Diese Widerstandsvergleiche sind direkt in 4 aufgeführt, wobei die Gesamt-Einschaltwiderstände der Ausführungsformen mit einer einzigen und einer doppelten oder dualen epi-Schicht verglichen werden.Accordingly, the component after 3 the same breakdown voltage as the post 2 because of the area under the curve after 4 about the same as the one after 2 is. However, the on-resistance is reduced due to the overall reduced epi-depth and the reduced resistivity in the first epi-layer. These resistance comparisons are directly in 4 The overall on resistances of the embodiments are compared to a single and a dual or dual epi-layer.

5 zeigt die Durchbruchspannung und die Einschaltwiderstände von äquivalenten Bauteilen unter Verwendung von Einzel- und Doppel-epi-Strukturen. 5 Figure 12 shows the breakdown voltage and on-resistance of equivalent devices using single and dual epi structures.

Obwohl die vorliegende Erfindung anhand spezieller Ausführungsformen beschrieben wurde, sind viele andere Variationen und Modifikationen und andere Anwendungen für den Fachmann ersichtlich. Es wird daher bevorzugt, daß die vorliegende Erfindung nicht durch die spezielle vorstehende Offenbarung beschränkt ist, sondern lediglich durch die beigefügten Ansprüche.Even though the present invention has been described with reference to specific embodiments are many other variations and modifications and other applications for the Professional apparent. It is therefore preferred that the present Invention is not limited by the specific disclosure above, but only by the appended claims.

ZusammenfassungSummary

Die epitaxiale, die Grenzschichten aufnehmende Siliziumschicht eines Leistungs-Halbleiterbauteils ist aus oberen und unteren Schichten gebildet. Die untere Schicht weist einen spezifischen Widerstand, der größer als der der oberen Schicht ist, und eine Dicke auf, die größer als die der oberen Schicht ist. Die Gesamtdicke der zwei Schichten ist kleiner als die einer einzigen epitaxialen Schicht, die für die gleiche Sperrspannung verwendet werden würde. P-N-Grenzschichten sind in der oberen Schicht ausgebildet, um ein Leistungs-MOSFET-Bauteil mit vertikaler Leitung zu bilden. Der Einschaltwiderstand ist um mehr als 10 % ohne jede Verringerung der Sperrspannung verringert. Die obere epitaxiale Schicht kann entweder durch eine direkte Abscheidung einer zweiten Schicht oder durch Ionenimplantation einer gleichförmigen Epitaxialschicht, gefolgt von einem Eintreibprozeß gebildet sein.
4 The epitaxial boundary layer-receiving silicon layer of a power semiconductor device is formed of upper and lower layers. The lower layer has a resistivity greater than that of the upper layer, and a thickness larger than that of the upper layer. The total thickness of the two layers is smaller than that of a single epitaxial layer that would be used for the same reverse bias voltage. PN barrier layers are formed in the upper layer to form a vertical-conduction power MOSFET device. The on-resistance is reduced by more than 10% without any reduction in reverse voltage. The upper epitaxial layer may be formed either by direct deposition of a second layer or by ion implantation of a uniform epitaxial layer followed by a driving process.
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Claims

Semiconductor device, in combination with the following comprising: a silicon substrate having first and second surfaces; a first layer of epitaxial silicon formed over the first surface is and has n-type or p-type impurities, the uniform over the entire volumes of the first layer are distributed; a second layer made of epitaxial silicon, over the surface the first layer is formed the same extent as this has and foreign atoms of the same type as those in the first Layer having uniform distributed in this second layer; being the concentration of impurities in the second layer is greater than the concentration of impurities in the first layer; and a multitude of diffusions of one Conductivity type opposite to that of the second layer, and the uniform in the surface are distributed into the second layer and p-n interfaces train in this.

Component according to claim 1, wherein the specific Resistance of the second layer lower than that of the first layer is.

Component according to claim 1, wherein the thickness of the first Layer larger than that is the second layer.

A component according to claim 2, wherein the thickness of the first Layer larger than that is the second layer.

Component according to claim 1, wherein the component is a has predetermined blocking voltage, and in which the total thickness the first and second layers are smaller than the thickness of a single one Layer of epitaxial silicon is used to lock the given Reverse voltage is designed.

Component according to claim 2, wherein the component is a Has predetermined blocking voltage and in which the total thickness of the first and second layers smaller than the thickness of a single Layer of epitaxial silicon is used to lock the given Reverse voltage is designed.

Component according to claim 3, wherein the component is a has predetermined blocking voltage, and in which the total thickness the first and second layers are smaller than the thickness of a single one Layer of epitaxial silicon is used to lock the given Reverse voltage is designed.

Component according to claim 4, wherein the component is a has predetermined blocking voltage, and in which the total thickness the first and second layers are smaller than the thickness of a single one Layer of epitaxial silicon is used to lock the given Reverse voltage is designed.

Component according to claim 8, wherein the component is a Power MOSFET with vertical line is.

Power MOSFET device with vertical line and a reduced on-resistance; where the component is a Silicon substrate with a drain electrode on its lower surface and a Layer of epitaxial silicon on the upper surface of the Substrate having the same extent as this; wherein the layer has a graded concentration of one of the conductivity types from their upper free surface to its underside, wherein an upper part of the layer, extending from their free surface out, a P-N boundary layer receives, at least partially forms the power MOSFET, and an average impurity concentration that is larger than the average concentration of the lower part of the layer is where the lower part of the layer is more than 50% of the total thickness of the layer includes.

A component according to claim 10, wherein the upper and lower parts of the layer respectively separately formed first and comprise second layers each having a uniform concentration.

Component according to claim 11, wherein the component is a has predetermined blocking voltage, and in which the total thickness the first and second layers are smaller than the thickness of a single one Layer of epitaxial silicon is used to lock the given Reverse voltage is designed.