DE10053507A1

DE10053507A1 - Halbleiterspeichervorrichtung

Info

Publication number: DE10053507A1
Application number: DE10053507A
Authority: DE
Inventors: Wataru Yokozeki
Original assignee: Fujitsu Ltd
Current assignee: Socionext Inc
Priority date: 1999-11-29
Filing date: 2000-10-27
Publication date: 2001-06-28
Anticipated expiration: 2020-10-28
Also published as: KR20010070154A; JP2001155490A; DE10053507B4; US6411559B1; JP3813400B2; KR100767647B1

Abstract

Eine Halbleiterspeichervorrichtung, die ein Speicherzellenarray umfaßt, das eine Vielzahl von Speicherzellen hat, komplementäre Datenbusleitungen, die mit den Speicherzellen in dem Speicherzellenarray verbunden sind, und einen Leseverstärker. Der Leseverstärker ist mit den Speicherzellen durch die komplementären Datenbusleitungen verbunden und verstärkt eine Differenz zwischen Stromwerten auf den komplementären Datenbusleitungen, die einem logischen Wert zugeordnet ist, der in der Speicherzelle gespeichert ist. Der Leseverstärker hat eine Mitkopplungsschaltung, die eine Vielzahl von Differenzpaaren hat, die aus Transistoren gebildet sind.

Description

HINTERGRUND DER ERFINDUNG 1. Gebiet der Erfindung

Die vorliegende Erfindung betrifft im allgemeinen eine Halbleiterspeichervorrichtung, und im besonderen einen Stromleseverstärker, der ein Differenzstromsignal zwischen Stromsignalen auf komplementären Datenleitungen in einem statischen Speicher mit wahlfreiem Zugriff [static random access memory] (SRAM) verstärkt, um einen logischen Wert zu detektieren, der in einer Speicherzelle gespeichert ist.

2. Beschreibung der verwandten Technik

In letzter Zeit nimmt auf dem Gebiet von Halbleiter speichern der Wunsch nach einer hohen Integration von Spei cherzellen und nach einer Reduzierung einer Operationsspan nung zu. Die Reduzierung der Operationsspannung führt jedoch zu einer Verringerung einer Operationsgeschwindigkeit beim Lesen von Daten, die in einer Speicherzelle gespeichert sind, und ferner wird auch eine Rauschtoleranz zum korrekten Bestimmen der Daten reduziert. Deshalb ist es wichtig, einen Leseverstärker zu verwenden, der den logischen Wert als Differenz zwischen Stromwerten auf den Datenleitungen oder Spannungswerten auf den Datenleitungen detektiert.

Fig. 1 zeigt ein Blockdiagramm eines statischen Spei chers mit wahlfreiem Zugriff (SRAM). Ein SRAM 100 hat haupt sächlich einen Decodierer und eine Steuerschaltung 102, einen Wortleitungstreiber 103, eine Vorladeschaltung 104, ein Speicherzellenarray 105, einen Spaltenschalter 106, einen Leseverstärker 107, einen Schreibverstärker 108 und eine Eingangs-/Ausgangsschaltung 109. Ein Bereich, der von einer gestrichelten Linie 130 umgeben ist, entspricht einem Teil für eine Spalte.

Zuerst wird eine Leseoperation erläutert, um Daten aus einer Speicherzelle in dem SRAM 100 zu lesen. Um einen logischen Wert aus der Speicherzelle in dem Speicherzellen array 105 zu lesen, werden dem Decodierer und der Steuer schaltung 102 zuerst eine Adresse, ein Taktsignal und ein Steuersignal 101 zugeführt. Der Decodierer und die Steuer schaltung 102 führen dem Wortleitungstreiber 103 ein Aus gangssignal zu und führen ferner dem Spaltenschalter 106 ein Spaltenselektionssignal 111 zu. Als nächstes wird der Vor ladeschaltung 104 durch den Decodierer und die Steuerschal tung 102 ein Vorladesignal 121 zugeführt, dann werden eine Bitleitung 113 und eine invertierte Bitleitung 114 vorgela den. Danach wird dem Speicherzellenarray 105 durch eine Wortselektionsleitung 110 ein Wortselektionssignal zuge führt, wonach die Speicherzelle in dem Speicherzellenarray 105 aktiviert wird. Der logische Wert, der in der Speicher zelle gespeichert ist, wird der Bitleitung 113 und der invertierten Bitleitung 114 zugeführt. Als nächstes wird dem Leseverstärker 107 von dem Decodierer und der Steuerschal tung 102 ein Leseverstärkerfreigabesignal 112 zugeführt, so daß der Leseverstärker 107 aktiviert wird. Die logischen Werte, die an die Bitleitung 113 und die invertierte Bitlei tung 114 ausgegeben werden, werden dem Leseverstärker 107 durch den Spaltenschalter 106 zugeführt und durch den Lese verstärker 107 verstärkt. Der logische Wert, der durch den Leseverstärker 107 verstärkt ist, wird von dem SRAM 100 durch die Eingangs-/Ausgangsschaltung 109 als Ausgangsdaten ausgegeben.

Als nächstes wird eine Schreiboperation erläutert, um Daten in die Speicherzelle in dem SRAM 100 zu schreiben. Zuerst werden der Eingangs-/Ausgangsschaltung 109 Eingangs daten 120 zugeführt und durch den Schreibverstärker 108 verstärkt. Die Eingangsdaten 120, die durch den Schreibver stärker 108 verstärkt sind, werden dem Speicherzellenarray 105 durch den Spaltenschalter 106 zugeführt. Gleichzeitig werden dem Decodierer und der Steuerschaltung 102 die Adresse, das Taktsignal und das Steuersignal 101 zugeführt, wie es bei der Leseoperation beschrieben ist, und die Ein gangsdaten 120 werden in die Speicherzelle geschrieben, die durch die Adresse selektiert wird.

Fig. 2 zeigt ein Beispiel des Leseverstärkers 107 für ein Datenbit, der aus einem herkömmlichen Leseverstärker gebildet ist. Der Leseverstärker 200, wie er in Fig. 2 gezeigt ist, ist ein Stromdetektionstyp für eine Hochge schwindigkeitsoperation. Diese Art von Leseverstärker ist zum Beispiel in dem japanischen Patent Nr. 2551346 beschrie ben. Der Leseverstärker 200 hat P-Kanal-Metall-Oxid-Feld effekttransistoren (im folgenden als PMOS bezeichnet) 201 und 202 und N-Kanal-Metall-Oxid-Feldeffekttransistoren (im folgenden als NMOS bezeichnet) 203, 204 und 205. Ein Drain des PMOS 201 ist mit einem Drain des NMOS 203 verbunden. Ein Drain des PMOS 202 ist mit einem Drain des NMOS 204 verbun den. Eine Source des NMOS 203, eine Source des NMOS 204 und ein Drain des NMOS 205 sind miteinander verbunden. Eine Source des NMOS 205 ist mit der Erde verbunden, und das Leseverstärkerfreigabesignal 112 wird einem Gate des NMOS 205 zugeführt. Ein Gate des PMOS 201, ein Gate des NMOS 203 und das Drain des PMOS 202 sind miteinander verbunden. Ein Gate des PMOS 202, ein Gate des NMOS 204 und das Drain des PMOS 201 sind auch miteinander verbunden. Eine Source des PMOS 201 und eine Source des PMOS 202 sind zwei Eingangs anschlüsse des Leseverstärkers 200. Die Source des PMOS 201 ist mit dem Datenbus 115 in Fig. 1 verbunden, und die Source des PMOS 202 ist mit dem invertierten Datenbus 116 in Fig. 1 verbunden. Ein Ausgangsanschluß 117 und ein invertierter Ausgangsanschluß 118 sind zwei Ausgangsanschlüsse des Lese verstärkers 200.

Der Leseverstärker 200 verstärkt schnell einen Strom differenzwert, der der Source des PMOS 201 und der Source des PMOS 202 zugeführt wird, durch eine Mitkopplung und gibt dann den logischen Wert, der in der Speicherzelle gespeichert ist, durch den Spaltenschalter 106 aus, wie in Fig. 1 gezeigt.

Fig. 3 zeigt ein anderes Beispiel des Leseverstärkers 107 für ein Datenbit, der aus einem anderen herkömmlichen Leseverstärker gebildet ist. Der Leseverstärker 300, wie er in Fig. 3 gezeigt ist, ist ein Stromdetektionstyp für eine stabile Operation gegenüber dem Rauschen. Diese Art von Leseverstärker ist zum Beispiel in der japanischen offenge legten Patentanmeldung Nr. 2-230694 beschrieben.

Der Leseverstärker 300 hat einen PMOS 301 und einen PMOS 302 und einen NMOS 301, einen NMOS 304 und einen NMOS 305. Ein Drain des PMOS 301 ist mit einem Drain des NMOS 303 verbunden. Ein Drain des PMOS 302 ist mit einem Drain des NMOS 304 verbunden. Eine Source des NMOS 303, eine Source des NMOS 304 und ein Drain des NMOS 305 sind miteinander verbunden. Eine Source des NMOS 305 ist mit der Erde verbun den, und das Leseverstärkerfreigabesignal 112 wird einem Gate des NMOS 305 zugeführt. Ein Gate des PMOS 301, ein Gate des NMOS 304 und das Drain des NMOS 304 sind miteinander verbunden. Ein Gate des PMOS 302, ein Gate des NMOS 303 und das Drain des NMOS 303 sind auch miteinander verbunden. Eine Source des PMOS 301 und eine Source des PMOS 302 sind zwei Eingangsanschlüsse des Leseverstärkers 300. Die Source des PMOS 301 ist mit dem Datenbus 115 in Fig. 1 verbunden, und die Source des PMOS 302 ist mit dem invertierten Datenbus 116 in Fig. 1 verbunden. Ein Ausgangsanschluß 117 und ein invertierter Ausgangsanschluß 118 sind zwei Ausgangs anschlüsse des Leseverstärkers 300.

Der Leseverstärker 300 verstärkt schnell einen Strom differenzwert, der der Source des PMOS 301 und der Source des PMOS 302 zugeführt wird, durch eine Mitkopplungsschal tung, die aus dem PMOS 301 und dem PMOS 302 gebildet ist, und gibt den logischen Wert, der in der Speicherzelle ge speichert ist, durch den Spaltenschalter 106 aus, wie in Fig. 1 gezeigt. In diesem Leseverstärker 300 verhindert eine Gegenkopplungsschaltung, die aus dem NMOS 303 und dem NMOS 304 gebildet ist, eine unkorrekte Operation, die durch Rauschen verursacht wird, das von außerhalb des SRAM 100 angewendet wird.

Der Leseverstärker 200, der oben beschrieben ist, ver stärkt jedoch schnell das Rauschen, das auf den Datenbus 115 und den invertierten Datenbus 116 angewendet wird, während der logische Wert von der Speicherzelle auf Grund seiner Hochgeschwindigkeitsoperation verstärkt wird. Falls das Rauschen eine Polarität hat, die zu dem zu verstärkenden logischen Wert entgegengesetzt ist, kann dann die Ausgabe des Leseverstärkers gegenüber dem korrekten logischen Wert, der in der Speicherzelle gespeichert ist, invertiert sein.

Andererseits ist der Leseverstärker 300, der in Fig. 3 gezeigt ist, gegenüber dem Rauschen robust, jedoch ist die Geschwindigkeit der Operation, um den logischen Wert zu detektieren, der in der Speicherzelle gespeichert ist, niedrig.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist eine allgemeine Aufgabe der vorliegenden Erfin dung, eine Halbleiterspeichervorrichtung vorzusehen, in der die obigen Nachteile eliminiert sind.

Eine spezifischere Aufgabe der vorliegenden Erfindung ist es, eine Halbleiterspeichervorrichtung vorzusehen, die einen Leseverstärker hat, der gegenüber einem Rauschen stabil ist, eine große Ausgangsamplitude hat, mit hoher Geschwindigkeit arbeiten kann und eine kleine Leistung hat.

Die obigen Aufgaben der vorliegenden Erfindung werden durch eine Halbleiterspeichervorrichtung erfüllt, die ein Speicherzellenarray mit einer Vielzahl von Speicherzellen, komplementäre Datenbusleitungen, die mit den Speicherzellen in dem Speicherzellenarray verbunden sind, und einen Lese verstärker umfaßt. Der Leseverstärker ist mit den Speicher zellen durch die komplementären Datenbusleitungen verbunden und verstärkt eine Differenz zwischen Stromwerten auf den komplementären Datenbusleitungen, die einem logischen Wert zugeordnet ist, der in der Speicherzelle gespeichert ist. Der Leseverstärker hat eine Mitkopplungsschaltung, die eine Vielzahl von Differenzpaaren hat, die aus Transistoren gebildet sind.

Gemäß der Erfindung ist es möglich, einen Leseverstär ker zu konstruieren, der eine Vielzahl von Quelleneingängen hat, so daß Sources der Transistoren von einem Differenzpaar mit den komplementären Datenbusleitungen verbunden sein können und Sources der Transistoren von anderen Differenz paaren mit einer Spannungsquelle verbunden sein können. Deshalb kann der Ausgangspegel des Leseverstärkers den Quellenspannungspegel durch die Transistoren erreichen, die mit der Spannungsquelle verbunden sind. Als Resultat kann die Halbleiterspeichervorrichtung erhalten werden, die den Hochgeschwindigkeitsleseverstärker mit einer großen Rausch toleranz hat.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Andere Ziele, Merkmale und Vorteile der vorliegenden Erfindung gehen aus der folgenden eingehenden Beschreibung in Verbindung mit den beiliegenden Zeichnungen deutlicher hervor, in denen:

Fig. 1 ein Blockdiagramm eines statischen Speichers mit wahlfreiem Zugriff (SRAM) zeigt;

Fig. 2 ein Beispiel des Leseverstärkers 107 von Fig. 1 für ein Datenbit zeigt, der aus einem herkömmlichen Lesever stärker gebildet ist;

Fig. 3 ein anderes Beispiel des Leseverstärkers 107 von Fig. 1 für ein Datenbit zeigt, der aus einem anderen her kömmlichen Leseverstärker gebildet ist;

Fig. 4 eine erste Ausführungsform des Leseverstärkers gemäß der vorliegenden Erfindung zeigt;

Fig. 5 Wellenformen des Leseverstärkers der ersten Aus führungsform gemäß der vorliegenden Erfindung zeigt;

Fig. 6 Wellenformen des Leseverstärkers der ersten Aus führungsform gemäß der vorliegenden Erfindung zeigt, wenn das Rauschen den Datenbussen zugeführt wird;

Fig. 7 eine zweite Ausführungsform des Leseverstärkers gemäß der vorliegenden Erfindung zeigt;

Fig. 8 Wellenformen des Leseverstärkers der zweiten Ausführungsform gemäß der vorliegenden Erfindung zeigt;

Fig. 9 eine dritte Ausführungsform des Leseverstärkers gemäß der vorliegenden Erfindung zeigt;

Fig. 10 Wellenformen des Leseverstärkers der dritten Ausführungsform gemäß der vorliegenden Erfindung zeigt;

Fig. 11 eine vierte Ausführungsform des Leseverstärkers gemäß der vorliegenden Erfindung zeigt; und

Fig. 12 Wellenformen des Leseverstärkers der vierten Ausführungsform gemäß der vorliegenden Erfindung zeigt.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Als nächstes wird eine Ausführungsform gemäß der vor liegenden Erfindung erläutert.

Es wird eine erste Ausführungsform gemäß der vorliegen den Erfindung erklärt.

Fig. 4 zeigt die erste Ausführungsform gemäß der vor liegenden Erfindung. Jede der Komponenten mit denselben Bezugszeichen verkörpert dieselbe Komponente. Fig. 4 zeigt den Bereich, der von einer gestrichelten Linie 130 umgeben ist, von einem Teil für eine Spalte in dem SRAM 100, wie es in Fig. 1 gezeigt ist. Der Teil, der einer Spalte ent spricht, hat hauptsächlich die Vorladeschaltung 104, das Speicherzellenarray 105, den Spaltenschalter 106 und den Leseverstärker 107. Der Leseverstärker 107 hat PMOS-Transi storen 401, 402, 403 und 404 und NMOS-Transistoren 405, 406 und 407. Der Spaltenschalter 106 hat PMOS-Transistoren 413 und 414. Das Speicherzellenarray 105 hat eine Vielzahl der Speicherzellen 410, 411 und so weiter. Die Vorladeschaltung 104 hat PMOS-Transistoren 408 und 409.

Sources des PMOS 408 und des PMOS 409 in der Vorlade schaltung 104 sind mit einer Spannungsquelle Vdd verbunden, und Gates des PMOS 408 und des PMOS 409 sind mit dem Vor ladesignal 121 verbunden. Ein Drain des PMOS 408 ist mit der Bitleitung 113 verbunden, und ein Drain des PMOS 409 ist mit der invertierten Bitleitung 114 verbunden. Ein Anschluß der Speicherzelle 410 ist mit der Bitleitung 113 verbunden, und ein anderer Anschluß der Speicherzelle 410 ist mit der invertierten Bitleitung 114 verbunden. Zwei Anschlüsse der Speicherzelle 411 sind auch mit der Bitleitung 113 und der invertierten Bitleitung 114 verbunden. Ein Eingangsanschluß der Speicherzelle 410 ist mit dem Wortleitungstreiber 103 durch die Wortselektionsleitung 110-1 verbunden, um die Speicherzelle 410 zu selektieren. Ein Eingangsanschluß der Speicherzelle 411 ist mit dem Wortleitungstreiber 103 durch die Wortselektionsleitung 110-2 verbunden. Der Spaltenschal ter 106 hat PMOS-Transistoren 413 und 414. Eine Source des PMOS 413 ist mit der Bitleitung 113 verbunden, und eine Source des PMOS 414 ist mit der invertierten Bitleitung 114 verbunden.

Der PMOS 401 und der PMOS 402 bilden ein erstes Diffe renzpaar, und der PMOS 403 und der PMOS 404 bilden ein zweites Differenzpaar in dem Leseverstärker 107. Es ist möglich, das zweite Differenzpaar mit Transistoren zu bil den, die ein anderes Verhältnis W/L einer Gatebreite W und einer Gatelänge L oder eine andere Form eines Gateoxidfilms als das erste Differenzpaar haben. Es ist auch möglich, ein hinteres Gate von Transistoren in dem ersten Differenzpaar und dem zweiten Differenzpaar mit einem vorbestimmten Vor spannungspegel zu verbinden oder ein hinteres Gate offen zu lassen. Eine Source des PMOS 401 ist mit dem Datenbus 115 verbunden, und eine Source des PMOS 402 ist mit dem inver tierten Datenbus 116 verbunden. Ein Gate des PMOS 402 ist mit einem Drain des PMOS 401 verbunden, und ein Gate des PMOS 401 ist mit einem Drain des PMOS 402 verbunden. Eine Source des PMOS 403 und eine Source des PMOS 404 sind mit der Spannungsquelle Vdd verbunden. Ein Gate des PMOS 403 ist mit einem Gate des PMOS 401 verbunden, und ein Gate des PMOS 404 ist mit einem Gate des PMOS 402 verbunden. Ein Drain des PMOS 403 ist mit einem Drain des PMOS 401 verbunden, und ein Drain des PMOS 404 ist mit einem Drain des PMOS 402 verbun den.

Ein Gate des NMOS 405 ist mit dem Drain des PMOS 402 und dem Gate des PMOS 401 verbunden, und ein Drain des NMOS 405 ist mit dem Drain des PMOS 401 verbunden. Ein Gate des NMOS 406 ist mit dem Drain des PMOS 401 und dem Gate des PMOS 402 verbunden, und ein Drain des NMOS 406 ist mit dem Drain des PMOS 402 verbunden. Eine Source des NMOS 407 ist mit der Erde verbunden, und ein Drain des NMOS 407 ist mit Sources des NMOS 405 und des NMOS 406 verbunden. Ein Gate des NMOS 407 ist mit dem Leseverstärkerfreigabesignal 112 verbunden.

Als nächstes wird eine Leseoperation erläutert, um Daten aus der Speicherzelle 411 zu lesen. Zuerst wird ein Signal mit L-Pegel auf die Spaltenselektionsleitung 111 angewendet, um die Bitleitung 113 und die invertierte Bit leitung 114 zu selektieren. Als nächstes wird ein Signal mit L-Pegel auf die Vorladeleitung 121 angewendet, so daß der PMOS 408 und der PMOS 409 in einen leitenden Zustand ver setzt werden. Als Resultat werden die Bitleitung 113, die invertierte Bitleitung 114, die Datenbusleitung 115 und die invertierte Datenbusleitung 116 auf die Quellenspannung Vdd vorgeladen. Als nächstes werden der PMOS 408 und PMOS 409 durch das Anwenden eines Signals mit H-Pegel auf die Vor ladeleitung 121 unterbrochen. Dann wird die Wortleitung 110- 2 aktiviert, so daß die Speicherzelle 411 aktiviert wird. Entweder die Bitleitung 113 oder die invertierte Bitleitung 114 wird durch die Daten (1 oder 0) entladen, die in der Speicherzelle gespeichert sind. Als Resultat wird zwischen der Bitleitung 113 und der invertierten Bitleitung 114 eine kleine Potentialdifferenz erzeugt. Diese Potentialdifferenz wird der Datenleitung 115 und der invertierten Datenleitung 116 durch den PMOS 413 und den PMOS 414 in dem Spaltenschal ter 106 zugeführt.

Als nächstes wird ein Signal mit H-Pegel auf das Lese verstärkerselektionssignal 112 angewendet, so daß der NMOS 407 in einen leitenden Zustand versetzt wird. Als Resultat wird der Leseverstärker aktiviert. Zuerst erreicht das Sourcepotential sowohl des NMOS 405 als auch des NMOS 406 0 V, und der NMOS 405 und der NMOS 406 werden in einen leiten den Zustand versetzt. Als Resultat werden das Potential der beiden Gates des PMOS 401 und des PMOS 403 und das Potential der beiden Gates des PMOS 402 und des PMOS 404 verringert. Dann erreichen der PMOS 401, 402, 403 und 404 einen leiten den Zustand und beginnen in einer Sättigungszone zu arbei ten. Ein Strom durch den PMOS 401 unterscheidet sich leicht von einem Strom durch den PMOS 402 auf Grund einer kleinen Potentialdifferenz ΔV zwischen dem Sourcepotential des PMOS 401 und dem Sourcepotential des PMOS 402. Deshalb wird zwischen einem Potential der Ausgabe 117 und einem Potential der invertierten Ausgabe 118 eine kleine Potentialdifferenz gebildet. Diese kleine Potentialdifferenz zwischen der Ausgabe 117 und der invertierten Ausgabe 118 wird durch die Mitkopplungsoperation des PMOS 401, 402, 403 und 404 und des NMOS 405 und 406 schnell verstärkt. Andererseits werden das Potential der Datenbusleitung 115 und das Potential der invertierten Datenbusleitung 116 durch den Strom durch den Leseverstärker 107 allmählich verringert, weil das Vorlade signal 121 während der Leseoperation auf dem H-Pegel ist.

Die oben beschriebene Leseoperation dauert jedoch an, bis das Potential der Ausgabe 117 und das Potential der invertierten Ausgabe 118 die Spannung Vdd oder 0 V erreichen, da die Sources des PMOS 403 und des PMOS 404 mit der Spannung Vdd verbunden sind.

Fig. 5 zeigt Wellenformen des Leseverstärkers der er sten Ausführungsform gemäß der vorliegenden Erfindung. Fig. 5(A) zeigt die Spannungsveränderung auf der Datenbusleitung (DB) 115 und auf der invertierten Datenbusleitung (DBB) 116, und Fig. 5(B) zeigt die Spannungsveränderung bei der Ausgabe (OUT) 117 und bei der invertierten Ausgabe (OUTB) 118. Die Potentialdifferenz zwischen der Ausgabe (OUT) 117 und der invertierten Ausgabe (OUTB) 118 ist schließlich der Spannung Vdd gleich, wie in Fig. 5(B) gezeigt.

Andererseits zeigt Fig. 6 Wellenformen des Leseverstär kers der ersten Ausführungsform gemäß der vorliegenden Erfindung, wenn das Rauschen auf die Datenbusse angewendet wird, nachdem die Aktivierung des Leseverstärkers gestartet wurde. Fig. 6(A) zeigt den Fall, wenn das Rauschen auf den invertierten Datenbus DBB angewendet wird. Das Potential des invertierten Datenbusses DBB überquert das Potential des Datenbusses DB auf Grund des Rauschens. Fig. 6(B) zeigt die Ausgangswellenform das Leseverstärkers der ersten Ausfüh rungsform der vorliegenden Erfindung in diesem Fall. Fig. 6(C) zeigt die Ausgangswellenform des herkömmlichen Lesever stärkers, wie er in Fig. 2 gezeigt ist, in demselben Fall. Fig. 6(D) zeigt die Ausgangswellenform des herkömmlichen Leseverstärkers, wie er in Fig. 3 gezeigt ist, in demselben Fall.

In Fig. 6(B) beginnt der Leseverstärker die invertier ten Daten, die eine Polarität haben, die zu den korrekten Daten entgegengesetzt ist, zu verstärken, wenn der Lesever stärker aktiviert wird, da das Rauschen durch den PMOS 401 und den PMOS 402 detektiert wird. Bei der vorliegenden Erfindung ist jedoch zum Beispiel das Verhältnis W/L der Gatebreite W und der Gatelänge L des PMOS 401 und des PMOS 402 so konstruiert, um kleiner als jenes des PMOS 403 und des PMOS 404 zu sein, so daß eine geringe Empfindlichkeit gegenüber dem Rauschen erreicht wird. Deshalb wird das Rauschen nicht auf einen hohen Pegel verstärkt. Dann ver stärkt das Differenzpaar, das aus dem PMOS 403 und dem PMOS 404 konstruiert ist, schnell die Ausgabe (OUT) und die invertierte Ausgabe (OUTB) auf die Spannung Vdd und 0 V in einem Wiederherstellungszustand, nachdem das Rauschen ver schwunden ist, wonach die korrekten Daten am Ausgang des Leseverstärkers verriegelt werden.

Andererseits verstärkt der herkömmliche Leseverstärker von Fig. 2, wie in Fig. 6C gezeigt, schnell die invertierten Daten, deren Polarität zu den korrekten Daten entgegen gesetzt ist, durch die Mitkopplungsoperation des Differenz paares aus dem PMOS 201 und dem PMOS 202 und des Differenz paares aus dem NMOS 203 und dem NMOS 204, sobald das Rau schen auf den Datenbus angewendet wird. Als Resultat werden die invertierten Daten, deren Polarität zu den korrekten Daten entgegengesetzt ist, am Ausgang (OUT) und am inver tierten Ausgang (OUTB) des Leseverstärkers verriegelt. Ferner erreicht der Pegel der invertierten Ausgabe (OUTB) des herkömmlichen Leseverstärkers von Fig. 2 trotz der schnellen Verstärkungsoperation nur die Spannung (Vdd - ΔV) anstelle der Spannung Vdd.

Wie in Fig. 6(D) gezeigt, verstärkt der herkömmliche Leseverstärker von Fig. 3 schnell die invertierten Daten, deren Polarität zu den korrekten Daten entgegengesetzt ist, durch die Mitkopplungsoperation des Differenzpaares aus dem PMOS 301 und dem PMOS 302, sobald das Rauschen auf den Datenbus angewendet wird. Das Differenzpaar aus dem NMOS 203 und dem NMOS 204 unterdrückt jedoch die schnelle Verstär kungsoperation durch die Gegenkopplungsoperation. Deshalb werden die Ausgabe (OUT) und die invertierte Ausgabe (OUTB) im Wiederherstellungszustand korrekt verstärkt, nachdem das Rauschen verschwunden ist, und die korrekten Daten werden am Ausgang des Leseverstärkers verriegelt. Das Differenzpaar aus dem NMOS 203 und dem NMOS 204 unterdrückt jedoch auch die schnelle Verstärkungsoperation durch die Gegenkopplungs operation.

Als nächstes wird eine zweite Ausführungsform gemäß der vorliegenden Erfindung erläutert. Fig. 7 zeigt die zweite Ausführungsform des Leseverstärkers gemäß der vorliegenden Erfindung. Eine Differenz zwischen dem Leseverstärker 107, wie er in Fig. 7 gezeigt ist, und dem Leseverstärker 107, wie er in Fig. 4 gezeigt ist, ist die, daß die Sources des PMOS 403 und des PMOS 404 in Fig. 7 mit der Spannung Vdh verbunden sind, die sich von der Spannung Vdd unterscheidet. In dieser Ausführungsform wird die Spannungsquelle Vdh für den Leseverstärker verwendet. Die Spannungsquelle Vdh ist von der Spannungsquelle Vdd unabhängig, die zum Beispiel für die Vorladeschaltung 104 in dem SRAM 100 verwendet wird. Diese Spannung Vdh kann durch eine Spannungserhöhungsquelle zugeführt werden, die die Spannung Vdd auf die Spannung Vdh erhöht. Als Resultat ist es möglich, den Hochgeschwindig keitsleseverstärker ohne Erhöhung einer Verlustleistung des SRAM 100 zu erreichen.

Fig. 8 zeigt Wellenformen des Leseverstärkers der zwei ten Ausführungsform gemäß der vorliegenden Erfindung. Fig. 8(A) zeigt die Spannungsveränderung auf der Datenbusleitung (DB) 115 und der invertierten Datenbusleitung (DBB) 116, und Fig. 8(B) zeigt die Spannungsveränderung bei der Ausgabe (OUT) 117 und der invertierten Ausgabe (OUTB) 118 in dem Fall, wenn die Spannung Vdd für den Leseverstärker verwendet wird. Fig. 8(C) zeigt die Spannungsveränderung bei der Ausgabe (OUT) 117 und der invertierten Ausgabe (OUTB) 118 des Leseverstärkers dieser zweiten Ausführungsform, bei dem die Spannung Vdh für den Leseverstärker verwendet wird, und Fig. 8(D) zeigt die Spannungsveränderung bei der Ausgabe (OUT) 117 und der invertierten Ausgabe (OUTB) 118 des her kömmlichen Leseverstärkers. Der Leseverstärker mit der Spannung Vdh dieser Ausführungsform der vorliegenden Erfin dung kann, wie in Fig. 8(C) gezeigt, mit höherer Geschwindigkeit als der Leseverstärker mit der Spannung Vdd arbei ten, falls die Spannung Vdh höher als die Spannung Vdd ist.

Als nächstes wird eine dritte Ausführungsform gemäß der vorliegenden Erfindung erläutert. Fig. 9 zeigt die dritte Ausführungsform des Leseverstärkers gemäß der vorliegenden Erfindung. Ein Unterschied zwischen dem Leseverstärker 107, wie er in Fig. 9 gezeigt ist, und dem Leseverstärker 107, wie er in Fig. 7 gezeigt ist, ist der, daß zusätzliche Differenzpaare, die jeweils aus zwei PMOS-Transistoren konstruiert sind, in dem Leseverstärker 107 von Fig. 9 vorgesehen sind. In dieser Ausführungsform sind ein Diffe renzpaar, das aus PMOS-Transistoren 901 und 902 konstruiert ist, und ein anderes Differenzpaar, das aus PMOS-Transisto ren 903 und 904 konstruiert ist, vorgesehen. Eine Anzahl der Differenzpaare ist jedoch nicht auf zwei begrenzt, und es ist möglich, eine beliebige Anzahl der Differenzpaare vorzu sehen. In dieser Ausführungsform sind die Sources des PMOS 403 und des PMOS 404 mit der Spannung Vdd1 verbunden, sind die Sources des PMOS 901 und des PMOS 902 mit der Spannung Vdd2 verbunden und sind die Sources des PMOS 903 und des PMOS 904 mit der Spannung Vdd3 verbunden. Die Spannung Vdd1, Vdd2 und Vdd3 unterscheidet sich von der Spannung Vdd.

Fig. 10 zeigt Wellenformen des Leseverstärkers der dritten Ausführungsform gemäß der vorliegenden Erfindung. Fig. 10(A) zeigt die Spannungsveränderung bei der Datenbus leitung (DB) 115 und der invertierten Datenbusleitung (DBB) 116, und Fig. 10(B) zeigt die Spannungsveränderung bei der Ausgabe (OUT) 117 und der invertierten Ausgabe (OUTB) 118. Die Spannungsveränderung der Ausgabe (OUT) und der inver tierten Ausgabe (OUTB) hängt von der Spannung Vdd1 ab, die den Sources des PMOS 403 und des PMOS 404 zugeführt wird, von der Spannung Vdd2, die den Sources des PMOS 901 und des PMOS 902 zugeführt wird, und von der Spannung Vdd3, die den Sources des PMOS 903 und des PMOS 904 zugeführt wird. Fig. 10(B) zeigt die Spannungsveränderung der Ausgabe (OUT) und der invertierten Ausgabe (OUTB), wenn die Beziehung zwischen Vdd1, Vdd2 und Vdd3 Vdd1 < Vdd2 < Vdd3 entspricht. Ein Spannungsgradient a1 hängt von der Spannung Vdd1 ab, ein Spannungsgradient a2 hängt von der Spannung Vdd2 ab, und ein Spannungsgradient a3 hängt von der Spannung Vdd3 ab. Deshalb ist es möglich, jeden der Spannungsgradienten a1, a2 und a3 der Ausgabe (OUT) und der invertierten Ausgabe (OUTB) durch Einstellen der Spannung Vdd1, Vdd2 und Vdd3 festzulegen.

Als nächstes wird eine vierte Ausführungsform gemäß der vorliegenden Erfindung erläutert. Fig. 11 zeigt die vierte Ausführungsform des Leseverstärkers gemäß der vorliegenden Erfindung. Ein Unterschied zwischen dem Leseverstärker 107, wie er in Fig. 11 gezeigt ist, und dem Leseverstärker 107, wie er in Fig. 4 gezeigt ist, ist der, daß das Differenz paar, das aus dem NMOS 405 und dem NMOS 406 konstruiert ist, eine Gegenkopplungsschaltung in dem Leseverstärker 107 von Fig. 11 bildet. In dieser Ausführungsform wird die Spannung Vdd den Sources des PMOS 403 und des PMOS 404 zugeführt. Es ist jedoch auch möglich, den Sources des PMOS 403 und des PMOS 404 die Spannung Vdh zuzuführen, wie sie dem Lesever stärker der zweiten Ausführungsform von Fig. 7 zugeführt wird.

Fig. 12 zeigt Wellenformen des Leseverstärkers der vierten Ausführungsform gemäß der vorliegenden Erfindung. Fig. 12(A) zeigt den Fall, wenn das Rauschen dem Datenbus DB zugeführt wird. Das Potential des Datenbusses DB überquert das Potential des invertierten Datenbusses DBB auf Grund des Rauschens. Fig. 12(B) zeigt die Ausgangswellenform des Leseverstärkers der vierten Ausführungsform der vorliegenden Erfindung in diesem Fall.

Der Leseverstärker, wie er in Fig. 11 gezeigt ist, ver stärkt schnell das Rauschen durch die Mitkopplungsoperation des Differenzpaares aus dem PMOS 401, 402, 403 und 404, wie in Fig. 12(B) gezeigt, sobald das Rauschen auf den Datenbus DB angewendet wird. Das Differenzpaar aus dem NMOS 405 und dem NMOS 406 unterdrückt jedoch die schnelle Verstärkungs operation durch die Gegenkopplungsoperation. Deshalb werden die Ausgabe (OUT) und die invertierte Ausgabe (OUTB) im Wiederherstellungszustand korrekt verstärkt, nachdem das Rauschen verschwunden ist, wonach die korrekten Daten am Ausgang des Leseverstärkers verriegelt werden.

Es ist möglich, wie oben beschrieben, eine Halbleiter speichervorrichtung vorzusehen, die einen Leseverstärker hat, der gegenüber dem Rauschen stabil ist, eine große Ausgangsamplitude hat, mit hoher Geschwindigkeit arbeiten kann und eine kleine Leistung hat.

Die vorliegende Erfindung ist nicht auf die speziell offenbarten Ausführungsformen begrenzt, und Veränderungen und Abwandlungen können vorgenommen werden, ohne den Schutzumfang der vorliegenden Erfindung zu verlassen.

Die vorliegende Anmeldung basiert auf der japanischen Prioritätsanmeldung Nr. 11-338712, eingereicht am 27. Novem ber 1999, deren gesamter Inhalt hierdurch durch Bezugnahme inkorporiert ist.

Claims

1. Halbleiterspeichervorrichtung mit:
einem Speicherzellenarray, das eine Vielzahl von Spei cherzellen hat;
komplementären Datenbusleitungen, die mit den Speicher zellen in dem Speicherzellenarray verbunden sind; und
einem Leseverstärker, der mit den Speicherzellen durch die komplementären Datenbusleitungen verbunden ist und eine Differenz zwischen Stromwerten auf den komplementären Daten busleitungen verstärkt, die einem logischen Wert zugeordnet ist, der in der Speicherzelle gespeichert ist, bei der der Leseverstärker eine Mitkopplungsschaltung umfaßt, die eine Vielzahl von Differenzpaaren hat, die aus Transistoren gebildet sind.

2. Halbleiterspeichervorrichtung nach Anspruch 1, bei der die Transistoren P-Kanal-Feldeffekttransistoren sind.

3. Halbleiterspeichervorrichtung nach Anspruch 1, bei der die Vielzahl von Differenzpaaren, die aus den Transisto ren gebildet sind, zwei Arten von Differenzpaaren umfaßt, die aus den Transistoren gebildet sind, Sources der Transi storen von einem Differenzpaar der zwei Arten von Differenz paaren mit den komplementären Datenbusleitungen verbunden sind und Sources der Transistoren eines anderen Differenz paares der zwei Arten von Differenzpaaren mit einer Span nungsquelle verbunden sind.

4. Halbleiterspeichervorrichtung nach Anspruch 3, bei der die Transistoren P-Kanal-Feldeffekttransistoren sind.

5. Halbleiterspeichervorrichtung nach Anspruch 1, bei der die Vielzahl von Differenzpaaren, die aus den Transisto ren gebildet sind, zwei Arten von Differenzpaaren umfaßt, die aus den Transistoren gebildet sind, Sources der Transi storen von einem Differenzpaar der zwei Arten von Differenz paaren mit den komplementären Datenbusleitungen verbunden sind und Sources der Transistoren eines anderen Differenz paares der zwei Arten von Differenzpaaren mit einer Span nungsquelle verbunden sind, die nicht die Spannungsquelle ist, die die komplementären Datenbusleitungen vorlädt.

6. Halbleiterspeichervorrichtung nach Anspruch 5, bei der die Transistoren P-Kanal-Feldeffekttransistoren sind.

7. Halbleiterspeichervorrichtung nach Anspruch 1, bei der Sources der Transistoren von einem Differenzpaar von der Vielzahl von Differenzpaaren mit den komplementären Daten busleitungen verbunden sind und Sources der Transistoren von jedem Differenzpaar, das nicht das genannte Differenzpaar ist, mit separaten Spannungsquellen verbunden sind.

8. Halbleiterspeichervorrichtung nach Anspruch 7, bei der die Transistoren P-Kanal-Feldeffekttransistoren sind.

9. Halbleiterspeichervorrichtung mit:
einem Speicherzellenarray, das eine Vielzahl von Spei cherzellen hat;
komplementären Datenbusleitungen, die mit den Speicher zellen in dem Speicherzellenarray verbunden sind; und
einem Leseverstärker, der mit den Speicherzellen durch die komplementären Datenbusleitungen verbunden ist und eine Differenz zwischen Stromwerten auf den komplementären Daten busleitungen verstärkt, die einem logischen Wert zugeordnet ist, der in der Speicherzelle gespeichert ist, bei der der Leseverstärker eine Mitkopplungsschaltung umfaßt, die eine Vielzahl von Differenzpaaren hat, die aus P-Kanal-Feld effekttransistoren gebildet sind, welche Mitkopplungsschal tung umfaßt:
einen ersten P-Kanal-Feldeffekttransistor, der ein erstes Differenzpaar bildet, wobei eine Source des ersten P- Kanal-Feldeffekttransistors mit einer Datenleitung der komplementären Datenbusleitungen verbunden ist;
einen zweiten P-Kanal-Feldeffekttransistor, der ein erstes Differenzpaar bildet, wobei seine Source mit einer anderen Datenleitung der komplementären Datenbuslei tungen verbunden ist, sein Gate mit einem Drain des ersten P-Kanal-Feldeffekttransistors verbunden ist, der das erste Differenzpaar bildet, und sein Drain mit einem Gate des ersten P-Kanal-Feldeffekttransistors verbunden ist, der das erste Differenzpaar bildet;
einen ersten P-Kanal-Feldeffekttransistor, der ein zweites Differenzpaar bildet, wobei seine Source mit einer ersten Spannungsquelle verbunden ist, sein Gate mit dem Gate des ersten P-Kanal-Feldeffekttransistors verbunden ist, der das erste Differenzpaar bildet, und sein Drain mit dem Drain des ersten P-Kanal-Feldeffekttransistors verbunden ist, der das erste Differenzpaar bildet;
einen zweiten P-Kanal-Feldeffekttransistor, der ein zweites Differenzpaar bildet, wobei seine Source mit der ersten Spannungsquelle verbunden ist, sein Gate mit dem Gate des zweiten P-Kanal-Feldeffekttransistors verbunden ist, der das erste Differenzpaar bildet, und sein Drain mit dem Drain des zweiten P-Kanal-Feldeffekttransistors verbunden ist, der das erste Differenzpaar bildet.

10. Halbleiterspeichervorrichtung nach Anspruch 5, wobei die Mitkopplungsschaltung ferner umfaßt:
einen ersten N-Kanal-Feldeffekttransistor, dessen Gate sowohl mit dem Drain des zweiten P-Kanal-Feldeffekt transistors verbunden ist, der das erste Differenzpaar bildet, als auch mit dem Gate des ersten P-Kanal-Feldeffekt transistors, der das erste Differenzpaar bildet, und dessen Drain mit dem Drain des ersten P-Kanal-Feldeffekttransistors verbunden ist, der das erste Differenzpaar bildet;
einen zweiten N-Kanal-Feldeffekttransistor, dessen Gate sowohl mit dem Drain des ersten P-Kanal-Feldeffekttran sistors verbunden ist, der das erste Differenzpaar bildet, als auch mit dem Gate des zweiten P-Kanal-Feldeffekttransi stors, der das erste Differenzpaar bildet, und dessen Drain mit dem Drain des zweiten P-Kanal-Feldeffekttransistors verbunden ist, der das erste Differenzpaar bildet;
einen dritten N-Kanal-Feldeffekttransistor, dessen Source mit der Erde verbunden ist, dessen Gate mit einem Leseverstärkerfreigabesignal verbunden ist, um den Lesever stärker zu steuern, und dessen Drain sowohl mit einer Source des ersten N-Kanal-Feldeffekttransistors als auch mit einer Source des zweiten N-Kanal-Feldeffekttransistors verbunden ist.

11. Halbleiterspeichervorrichtung nach Anspruch 9, wobei die Mitkopplungsschaltung ferner umfaßt:
einen ersten N-Kanal-Feldeffekttransistor, dessen Gate sowohl mit dem Gate des zweiten P-Kanal-Feldeffekttran sistors verbunden ist, der das erste Differenzpaar bildet, als auch mit dem Drain des ersten P-Kanal-Feldeffekttransi stors, der das erste Differenzpaar bildet, und dessen Drain mit dem Drain des ersten P-Kanal-Feldeffekttransistors verbunden ist, der das erste Differenzpaar bildet;
einen zweiten N-Kanal-Feldeffekttransistor, dessen Gate sowohl mit dem Gate des ersten P-Kanal-Feldeffekttran sistors verbunden ist, der das erste Differenzpaar bildet, als auch mit dem Drain des zweiten P-Kanal-Feldeffekttransi stors, der das erste Differenzpaar bildet, und dessen Drain mit dem Drain des zweiten P-Kanal-Feldeffekttransistors verbunden ist, der das erste Differenzpaar bildet;
einen dritten N-Kanal-Feldeffekttransistor, dessen Source mit der Erde verbunden ist, dessen Gate mit einem Leseverstärkerfreigabesignal verbunden ist, um den Lesever stärker zu steuern, und dessen Drain sowohl mit einer Source des ersten N-Kanal-Feldeffekttransistors als auch mit einer Source des zweiten N-Kanal-Feldeffekttransistors verbunden ist.

12. Halbleiterspeichervorrichtung nach Anspruch 1, bei der eine Vielzahl von Datenbits gleichzeitig aus dem Spei cherzellenarray gelesen oder in dieses geschrieben wird.

13. Halbleiterspeichervorrichtung nach Anspruch 9, bei der eine Vielzahl von Datenbits gleichzeitig aus dem Spei cherzellenarray gelesen oder in dieses geschrieben wird.