DE10051167A1

DE10051167A1 - Anordnung zur Fuseinitialisierung

Info

Publication number: DE10051167A1
Application number: DE10051167A
Authority: DE
Inventors: Helmut Fischer; Thilo Schaffroth
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2000-10-16
Filing date: 2000-10-16
Publication date: 2002-04-25
Anticipated expiration: 2020-10-17
Also published as: DE10051167B4; US6603699B2; US20020044492A1

Abstract

Die Erfindung betrifft eine Anordnung zur Fuseinitialisierung, bei der die Fuseinitialisierungssignale (bFPUP, FPUN) auf insgesamt zwei Leitungen (14, 14') zu den einzelnen Fusebänken (5 bis 12) geführt und zeitlich verzögert zurückgesandt sind.

Description

Die vorliegende Erfindung betrifft eine Anordnung zur Fuse initialisierung, mit mindestens einer Fusebank, die mehrere Fuses aufweist, in denen Redundanzinformation gespeichert ist, die durch ein erstes und ein zweites durch eine Genera toreinrichtung erzeugtes Initialisierungssignal in jeweils ein jeder Fuse zugeordnetes Latch auslesbar ist. Unter "Fu ses" sollen dabei auch Antifuses verstanden werden. Bevorzugt wird die Erfindung bei einem Speicher eingesetzt, dessen Speicherzellenfeld in Quadranten unterteilt ist, längs denen sich die Fusebänke erstrecken.

In Fuses abgespeicherte Redundanzinformation wird beim Akti vieren beziehungsweise Hochfahren eines Speichers, wie bei spielsweise eines DRAMs, in Latches (Verriegelungsglieder) eingelesen, welche die Redundanzinformation zwischenspeichern und in direkter Nachbarschaft zu den Fuses gelegen sind. Da bei ist jeder Fuse ein Latch zugeordnet.

Für dieses Einlesen von Redundanzinformation werden zwei Initialisierungssignale benötigt, nämlich ein erstes Initiali sierungssignal bFPUP (bar fuse power up), bei dem es sich um ein Enable-Signal handelt, und ein zweites Initialisierungs signal FPUN, das ein Steuersignal zum Einlatchen der Redun danzinformation ist und aus einem Puls besteht, der während seiner Dauer die Redundanzinformation in den Latches zwi schenspeichern lässt.

Fig. 4 zeigt schematisch einen Speicher mit einem Speicher zellenfeld aus vier Quadranten Q1 bis Q4 und zwischen diesen Quadranten Q1 bis Q4 gelegenen Fusebänken 5 bis 12. Die Fuse bänke 5 und 6 sind dem Quadranten Q1 zugeordnet, während die Fusebänke 7 und 8 zu dem Quadranten Q2, die Fusebänke 9 und 10 zu dem Quadranten Q3 und die Fusebänke 11 und 12 zu dem Quadranten Q4 gehören. Dabei liegen die Fusebänke 5 und 6 längs zwei Seiten des Quadranten Q1, welche im Abstand den benachbarten Quadranten Q4 und Q2 gegenüberliegen. Entspre chendes gilt für die Fusebänke 7 und 8 hinsichtlich des Qua dranten Q2, für die Fusebänke 9 und 10 hinsichtlich des Qua dranten Q3 und für die Fusebänke 11 und 12 hinsichtlich des Quadranten Q4. Die Fuses der Fusebänke 5 bis 12 sind dabei jeweils einzelnen Segmenten bzw. Arrays der Quadranten Q1 bis Q4 zugeordnet.

Fig. 5 zeigt eine Fuse F mit einem zugeordneten Latch L. Die Fuse F liegt in Reihe mit einer Serienschaltung aus einem N- Kanal-MOS-Transistor T1 und einem P-Kanal-MOS-Transistor T2 zwischen einem festen Potential (Masse bzw. Ground) und einer Versorgungsspannung Vint. Am Gate des Transistors T2 liegt das erste Initialisierungssignal bFPUP, während Gate des Transistors T1 mit dem zweiten Initialisierungssignal FPUN beaufschlagt ist.

Der Knoten zwischen den beiden Transistoren T1 und T2 ist mit dem Eingang eines ersten Inverters I1 und dem Ausgang eines dem ersten Inverter I1 nachgeschalteten zweiten Inverters I2 verbunden. Außerdem liegt der Ausgang des ersten Inverters I1 am Steuereingang eines ersten gesteuerten Schalters S1, wäh rend der Ausgang des zweiten Inverters I2 an den Steuerein gang eines zweiten gesteuerten Schalters S2 angeschlossen ist.

Der Eingang des ersten Schalters S1 ist mit einem ersten Si gnal A1 beaufschlagt, während am Eingang des zweiten Schal ters S2 ein zweites Signal A2 liegt.

Fig. 6 zeigt den Verlauf der Versorgungsspannung Vint, des ersten Initialisierungssignales bFPUP und des zweiten Initia lisierungssignales FPUN in Abhängigkeit von der Zeit t.

Wenn die Versorgungsspannung Vint eingeschaltet wird, also hoch wird, ist der Transistor T2 leitend, während der Transi stor T1 noch sperrt, da beide Signale bFPUP und FPUN niedrig sind. Damit liegt die Versorgungsspannung Vint am Eingang des Latches L, so dass dessen Vorinitialisierung erfolgt. Geht sodann das erste Initialisierungssignal bFPUP hoch (Flanke F2), so sperrt der Transistor T2. Das Latch L ist damit von der Versorgungsspannung Vint abgeschaltet. Nach Einschalten des zweiten Initialisierungssignales beziehungsweise Pulses FPUN (Flanke F3) leitet der Transistor T1, während der Tran sistor T2 weiter sperrt. Damit wird die Fuseinformation der Fuse F dem Latch L zugeführt, wobei abhängig vom Inhalt die ser Information ("1") oder ("0") der Schalter S1 leitet, wäh rend der Schalter S2 sperrt oder der Schalter S1 sperrt, wäh rend der Schalter S2 leitet. Dieser Einschreibvorgang der Fuseinformation ist mit dem Ende des Pulses FPUN (Flanke F4) abgeschlossen. An einem Ausgang A der Schalter S1 und S2 wird so abhängig von der Fuseinformation der Fuse F das Signal A1 oder das Signal A2 gewonnen.

Fig. 7 zeigt einen möglichen Signalverlauf, der vorliegt, wenn das erste Initialisierungssignal bFPUP zusammen mit der Versorgungsspannung Vint hochläuft. Hier erfolgt die Vor initialisierung des Latches L mit dem Abfall (Flanke F1) des Signales bFPUP.

Die beiden Initialisierungssignale bFPUP und FPUN müssen beim Aktivieren des Speichers allen Fuses der Fusebänke 5 bis 12 zugeführt werden, damit diese Fuses ihre jeweilige Informati on in die zugehörigen Latches einlesen können, wobei jeder einzelnen Fuse F ein Latch L der in Fig. 5 gezeigten Art zu geordnet ist. Selbstverständlich können dabei für die Latches L auch andere Schaltungskonfigurationen gewählt werden.

Um die Initialisierung mit den beiden Initialisierungssigna len bFPUP und FPUN zu ermöglichen, sind längs der Fusebänke 5 bis 12 für jedes dieser Signale Leitungen 13 schleifenförmig geführt, wie dies in Fig. 4 in Strichlinien für das erste Initialisierungssignal bFPUP in Strichlinien angedeutet ist. Für das zweite Initialisierungssignal FPUN wird eine entspre chende Leitungsschleife benötigt.

Das erste Initialisierungssignal bFPUP läuft also zunächst auf der Leitung 13 längs der Fusebank 5 von der Mitte des Speichers bis zu dessen Rand und dann entlang dieser Fusebank 5 wieder zurück, um anschließend in entsprechender Weise nacheinander durch die Fusebänke 6 bis 12 geführt zu sein.

Da gleiches auch für das zweite Initialiserungssignal FPUN beziehungsweise für dessen Leitung gilt, bedeutet dies, dass insgesamt längs der Fusebänke 5 bis 12 beziehungsweise längs einander benachbarter Seiten der Quadranten Q1 bis Q4 jeweils vier Leitungen benötigt werden.

Entsprechend dem in Fig. 4 angedeuteten Schema verläuft also die Fuseinitialisierung sequentiell über den gesamten Chip des Speichers, was während der Initialisierungsphase einen für das Hochlaufen der Schaltung vorteilhaften gleichmäßigen und zeitlich verteilten Strom zur Folge hat.

Abhängig von der Chiparchitektur eines Speichers kann der Flächenverbrauch einzelner Bereiche auf dem Chip durch Tran sistoren oder durch Leitungen dominiert sein. Liegt der letz tere Fall vor, so wirkt eine Einsparung an Leitungen flächen reduzierend, was von einem erheblichen Vorteil ist. Dies gilt selbst dann, wenn durch die Leitungseinsparung zusätzliche Transistoren benötigt werden.

Es ist daher Aufgabe der vorliegenden Erfindung, eine Anord nung zur Fuseinitialisierung zu schaffen, bei der eine Reduk tion der auf einem Chip benötigten Fläche möglich ist.

Diese Aufgabe wird bei einer Anordnung zur Fuseinitialisie rung der eingangs genannten Art erfindungsgemäß dadurch gelöst, dass das erste Initialisierungssignal längs einer ers ten Leitung zu den Fuses geführt ist und dass das zweite In itialisierungssignal verzögert auf einer zweiten Leitung zu rückgeschickt ist.

Damit können von den oben erwähnten vier Leitungen, die je weils einer Fusebank zugeordnet sind, insgesamt zwei Leitun gen eingespart werden, was in Bezug auf diese Leitungen eine Flächenreduktion von etwa 50% bedeutet. Hierzu werden am Ende der Quadranten des Speicherzellenfeldes beziehungsweise ent sprechenden Chipbereichen Schaltungen integriert, welche ei nen Wechsel des einen Initialisierungssignals detektieren und das andere Initialisierungssignal dann jeweils auf der ande ren Leitung verzögert zurückgeben. Im Mittenbereich des Spei chers beziehungsweise in der Chipmitte ist zusätzlich zu der Gene ratoreinrichtung für die beiden Initialisierungssignale eine Schaltung integriert, die die zurückgesendeten Signale detektiert und diese zeitlich verzögert in den Bereich der nächsten Fusebank einspeist.

In einer Weiterbildung der Erfindung ist es auch möglich, die Generatoreinrichtung für die Initialisierungssignale so zu steuern, dass diese die beiden Initialisierungssignale zeit lich verzögert in die Bereiche der einzelnen Fusebänke ein speist.

Die Erfindung ermöglicht die Einsparung von zwei Leitungen pro innenliegender Seite eines Quadranten des Speicherzellen feldes, also von insgesamt 2 × 2 × 4 = 16 Leitungen über dem gesamten Chip des Speichers, indem entsprechende Empfangs- und Sendeschaltungen, die die Initialisierungssignale detek tieren und verzögert weitergeben, jeweils an den Enden der Bereiche der einzelnen Fusebänke vorgesehen werden.

Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert. Es zeigen:

Fig. 1 eine schematische Darstellung eines Ausfüh rungsbeispiels der erfindungsgemäßen Anord nung,

Fig. 2 und 3 zwei verschiedene Varianten des Ausführungs beispiels von Fig. 1,

Fig. 4 eine schematische Darstellung einer bestehen den Anordnung,

Fig. 5 ein Schaltbild einer Fuse F mit einem Latch L, und

Fig. 6 und 7 den Verlauf der Versorgungsspannung der Ini tialisierungssignale in Abhänigigkeit von der Zeit in zwei verschiedenen Varianten.

Die Fig. 2 bis 4 sind bereits eingangs erläutert worden.

In den Fig. 1 bis 3 werden für einander entsprechende Bautei le die gleichen Bezugszeichen wie in den Fig. 4 bis 7 verwen det.

Fig. 1 zeigt eine Leitung 14 für das Initialisierungssignal bFPUP, das wie das Initialisierungssignal FPUN von einer Ge neratoreinrichtung 15 in der Mitte des Speichers ausgegeben ist. Dabei ist für das erste Initialisierungssignal bFPUP und ebenso für das zweite Initialisierungssignal FPUN jeweils nur eine Leitung 14 bzw. 14' längs jeder Speicherbank 5 bis 12 geführt, wie dies in Einzelheiten in den Fig. 2 und 3 für die Speicherbank 5 des Quadranten Q1 in zwei Varianten veran schaulicht ist. Am Ende jeder Leitung 14 und 14' ist eine De tektor- bzw. Generatoreinrichtung 16 bzw. 16' vorgesehen, die einen Wechsel des Initialisierungssignales bFPUP beziehungs weise FPUN detektiert und dann das andere Initialisierungs signal FPUN auf der anderen Leitung 14' (vgl. Fig. 2) oder dieses Initialisierungssignal auf der jeweils gleichen Leitung 14 bzw. 14' (vgl. Fig. 7) verzögert zu der Generatorein richtung 15 zurückgibt. Die Generatoreinrichtung 15 enthält zusätzlich eine Schaltung, die das zurückgesendete Initiali sierungssignal detektiert und es zeitlich verzögert in den Bereich der jeweils nächsten Speicherbank einspeist.

Anhand der Fig. 1 und 2 bzw. der Fig. 1 und 3 soll der obige Betrieb ausführlicher erläutert werden:
Im Beispiel der Fig. 1 und 2 wird also beispielsweise zu nächst das Initialisierungssignal bFPUP auf der Leitung 14, die der Speicherbank 5 zugeordnet ist, bis zu der am Ende dieser Leitung 14 vorgesehenen Detektoreinrichtung 16 ge führt. Die Flanke F2 (vgl. Fig. 6) des Initialisierungs signals bFPUP wird durch die Detektoreinrichtung 16 detek tiert. Sodann wird dieses Detektieren der Flanke F2 durch die Detektoreinrichtung 16 der Detektor- bzw. Generatoreinrich tung 16' gemeldet, die den Puls FPUN in die Leitung 14' ein speist. Die Schaltung in der Generatoreinrichtung 15 detek tiert das zurückgesendete Initialisierungssignal FPUN bzw. dessen Flanke F4 und gibt dann das erste Initialisierungs signal bFPUP zeitlich verzögert in die Leitung 14 der näch sten Speicherbank 6 ein, für die es dann in gleicher Weise wie für die Speicherbank behandelt wird. Der gleiche Vorgang wird sodann entsprechend für die Leitungen 14, 14' der Spei cherbänke 7 bis 12 wiederholt.

Bei der Variante der Fig. 1 und 3 wird davon ausgegangen, dass das erste Initialisierungssignal bFPUP zusammen mit der Versorgungsspannung Vint hochläuft, wie dies in Fig. 7 veran schaulicht ist. Sobald in der Detektor- bzw. Generatorein richtung 16 am Ende der Leitung 14 die Ankunft der Flanke F1 des Signales bFPUP von der Generatoreinrichtung 15 festge stellt wird, wird von der Detektor- bzw. Generatoreinrichtung 16 auf der gleichen Leitung 14 die Flanke F2 des Signales bFPUP zu der Generatoreinrichtung 15 zurückgesandt. Trifft die Flanke F2 des Signales bFPUP in der Generatoreinrichtung 15 ein, so wird von dieser auf der Leitung 14' die Flanke F3 des zweiten Initialisierungssignales FPUN zu der Detektor- bzw. Generatoreinrichtung 16' geschickt. Nach Eintreffen der Flanke F3 des Signales FPUN an der Detektor- bzw. Genera- toreinrichtung 16' wird die Flanke F4 des Signales FPUN auf der Leitung 14' zu der Generatoreinrichtung 15 zurückgegeben.

Nachdem die Flanke F4 des Signales FPUN in der Generatorein richtung 15 eingetroffen ist, wird für die nächste Speicher bank 6 der gleiche Betrieb eingeleitet, wie dieser oben für die Speicherbank erläutert ist.

In einer Weiterbildung der Erfindung ist es auch möglich, die beiden Initialisierungssignale bFPUP und FPUN nicht der Reihe nach die einzelnen Leitungen 14, die den jeweiligen Speicher bänken 5 bis 12 zugeordnet sind, und die Detektoreinrichtun gen 16, 16' sowie die Schaltung in der Generatoreinrichtung 15 durchlaufen zu lassen, sondern vielmehr das von der Gene ratoreinrichtung 15 jeweils erzeugte erste beziehungsweise zweite Initialisierungssignal zeitlich verzögert in die Lei tungen 14 und 14' der einzelnen Fusebänke 5 bis 12 einzuspei sen. In diesem Fall wird also auf die Detektor- bzw. Genera toreinrichtungen 16, 16' verzichtet. Das erste Initialisie rungssignal wird von der Generatoreinrichtung in die Leitung 14 gegeben. Zeitlich kurz danach wird dann das zweite Initia lisierungssignal in die Leitung 14' gespeist. Dieser Betrieb wird der Reihe nach für alle Leitungen 14, 14' der Quadranten Q1 bis Q4 durchgeführt.

Bezugszeichenliste

Q1 bis Q4 Speicherzellenfelder
F1 bis F4 Signalflanken

5

bis

12

Fusebänke

14

,

14

' Leitungen

15

Generatoreinrichtung

16

,

16

' Detektoreinrichtung
T1 n-Kanal-MOS-Feldeffekttransistor
T2 p-Kanal-MOS-Feldeffekttransistor
I1, I2 Inverter
S1, S2 gesteuerte Schalter
A Ausgang
bFPUP Erstes Initialisierungssignal
FPUN Zweites Initialisierungssignal
F Fuse
L Latch
Vint Versorgungsspannung

Claims

1. Anordnung zur Fuseinitialisierung, mit mindestens einer Fusebank (5 bis 12), die mehrere Fuses (F) aufweist, in denen Redundanzinformation gespeichert ist, die durch ein erstes und ein zweites durch eine Generatoreinrichtung (15) erzeug tes Initialisierungssignal (bFPUP, FPUN) in jeweils ein jeder Fuse (F) zugeordnetes Latch (L) auslesbar ist, dadurch gekennzeichnet, dass das erste Initialisierungssignal auf einer ersten Leitung (14) und das zweite Initialisierungssignal auf einer zweiten Leitung (14') zu den Fuses (F) geführt ist.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, dass das zweite Initialisierungssignal (FPUN) auf der zweiten Lei tung (14') zurückgeschickt ist (Fig. 2).

3. Anordnung nach Anspruch 1, dadurch gekennzeichnet, dass an dem der Generatoreinrichtung (15) gegenüberliegenden Ende der Leitungen (14, 14') jeweils eine einen (z. B. F1) Wechsel des ersten bzw. zweiten Initialisierungssignales detektieren de und das Signal verzögert (vgl. F2) zurücksendende De tektoreinrichtung (16, 16') vorgesehen ist (Fig. 3).

4. Anordnung nach Anspruch 1, dadurch gekennzeichnet, dass durch die Generatoreinrichtung (15) die zwei Initialisie rungssignale (bFPUP, FPUN) zeitlich verzögert erzeugt sind.

5. Anordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass ein Speicherzellenfeld (Q1 bis Q4) in vier Quadranten vorge sehen ist und dass längs einander benachbarten Rändern dieser Quadranten (Q1 bis Q4) jeweils eine Fusebank (5 bis 12) liegt.

6. Anordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass jedes Initialisierungssignal (bFPUP, FPUN) seriell durch die Leitungen (14) der einzelnen Fusebänke (5 bis 12) geführt und am Beginn und Ende jeder Leitung einer Fusebank zeitlich ver zögert ist.

7. Anordnung nach Anspruch 4, dadurch gekennzeichnet, dass jedes Initialisierungssignal (bFPUP, FPUN) zeitlich verzögert durch die Generatoreinrichtung (15) in die jeweilige Leitung jeder Fusebank (5 bis 12) eingespeist wird.

8. Anordnung nach Anspruch 2, dadurch gekennzeichnet, dass das erste Initialisierungssignal (bFPUP) auf der ersten Lei tung (14) zu einer am Ende dieser Leitung vorgesehenen ersten Detektoreinrichtung (16) gespeist ist und dass eine am Ende der zweiten Leitung (14') angeordnete zweite Detektor- und Generatoreinrichtung (16') nach Eintreffen des ersten Signa les (bFPUP) bei der ersten Detektoreinrichtung (16) das zwei te Initialisierungssignal (FPUN) auf der zweiten Leitung (14') zu der Generatoreinrichtung (15) sendet.

9. Anordnung nach Anspruch 3, dadurch gekennzeichnet, dass die Detektoreinrichtungen (16, 16') eine erste Flanke im er sten bzw. zweiten von der Generatoreinrichtung gelieferten Initialisierungssignal (bFPUP, FPUN) detektieren und dann eine zweite Flanke desselben Initialisierungssignales auf derselben Leitung zurücksenden.