DE10049029A1 - Schaltung und Verfahren zur Latenzbestimmung, Pufferschaltung mit variabler Latenz und Speicherbauelement - Google Patents

Abstract

Die Erfindung bezieht sich auf eine Schaltung und ein Verfahren zur Latenzbestimmung sowie auf eine zugehörige Pufferschaltung mit variabler Latenz und ein zugehöriges Speicherbauelement. DOLLAR A Erfindungsgemäß wird wenigstens ein Latenzintervalldefinitionssignal aus einem Taktsignal sowie ein Latenzanzeigesignal in Abhängigkeit vom Latenzintervalldefinitionssignal und einem um eine vorgebbare Verzögerung bezüglich des Taktsignals verzögerten Testsignal erzeugt. Eine Pufferschaltung mit variabler Latenz beinhaltet eine solche Latenzbestimmungsschaltung sowie eine Ausgabefreigabesignalerzeugungsschaltung, die ein Ausgabefreigabesignal in Abhängigkeit von einem Befehlssignal mit einer auf dem Latenzanzeigesignal basierenden Verzögerung erzeugt. Ein Speicherbauelement beinhaltet eine solche Pufferschaltung sowie einen internen Schaltkreis, der ein Datensignal als Eingangssignal liefert. DOLLAR A Verwendung z. B. in SDRAM-Bauelementen.

Description

Die Erfindung bezieht sich auf eine Schaltung und ein Verfah­ ren zur Latenzbestimmung, auf eine zugehörige Pufferschaltung mit variabler Latenz und auf ein entsprechendes Speicherbauelement.

Synchrone dynamische Speicherbauelemente mit wahlfreiem Zugriff (SDRAM) geben Speicherzellendaten typischerweise syn­ chron zu einem Taktsignal in Reaktion auf einen externen Be­ fehl ab, z. B. einen Lesebefehl, der synchron zu einem exter­ nen Taktsignal empfangen wird. Die Anzahl an Taktzyklen, die zwischen dem externen Befehl, der mit dem externen Taktsignal synchronisiert ist, und der Datenausgabe auftreten, die mit dem Taktsignal synchronisiert ist, wird allgemein als eine Latenzzahl bezeichnet.

Für ein SDRAM-Bauelement kann ein Betrieb über einen Bereich von Taktfrequenzen hinweg wünschenswert sein. Die maximale Taktfrequenz eines SDRAM kann durch Grenzen bezüglich minima­ ler Verzögerung, Flackern und Versatz von Ausgabedaten be­ grenzt sein, die vom SDRAM erzeugt werden. Um die Betriebs­ frequenz des SDRAM zu erhöhen, kann für den Betrieb von Aus­ gabepuffern Latenz eingeführt werden, um eine Stabilisierung von Abtast- bzw. Leseverstärkern und anderen Schaltkreisen innerhalb des SDRAM zu ermöglichen. Wenn jedoch ein SDRAM, für dessen Betrieb die Latenz auf eine relativ hohe Taktfre­ quenz ausgelegt wurde, bei einer relativ niedrigen Taktfre­ quenz betrieben wird, kann die Latenz eine unnötige Zugriffs­ zeitverzögerung verursachen.

Die Fig. 1 und 2 veranschaulichen einen Teil eines herkömmli­ chen SDRAM 1 und exemplarische Funktionen desselben. Wie dort dargestellt, werden Speicherzellendaten über einen internen Schaltkreis 2 zu einer Datenleitung DIO und von dort über ei­ ne Zwischenspeicherschaltung LAT1 und einen Ausgabepuffer 3 zu einem Ausgangsanschluss DQ übertragen. Das an den Ausgabe­ puffer angelegte Signal ist um eine Zeitdauer Del1 verzögert, die hauptsächlich durch den internen Schaltkreis 2 verursacht wird. Ein Datenhaltesignal "halten" wird auf einen hohen Lo­ gikpegel gesteuert, so dass die Speicherzellendaten auf der Datenleitung DIO zum Ausgabepuffer 3 übertragen werden.

In Fig. 2 sind ein erstes, ein zweites und ein drittes Zeit­ intervall definiert, von denen jedes ungefähr einem halben Taktzyklus eines Taktsignals CLK entspricht. Das erste, zwei­ te und dritte Zeitintervall bezeichnen Latenzintervalle, d. h. es kann eine Latenz in Abhängigkeit davon bestimmt werden, in welches von dem ersten, zweiten und dritten Intervall die Verzögerungszeit Del1 von Fig. 1 fällt, wobei das erste In­ tervall eine Latenz mit dem Wert 1, das zweite Intervall eine Latenz mit dem Wert 1,5 und das dritte Intervall eine Latenz mit dem Wert 2 bezeichnen. Beispielsweise werden, wie in Fig. 2 gezeigt, Speicherzellendaten mit einer Verzögerungszeit Del1, die in das dritte Intervall fällt, das auf diejenige ansteigende Flanke eines Taktsignals CLK folgt, die mit einem Datenlesebefehl LESEN zusammenfällt, zu der Datenleitung DIO mit einer Latenz vom Wert 2 übertragen. Dementsprechend wer­ den gültige Daten der Speicherzellendaten an dem Ausgangsan­ schluss DQ zwei Taktzyklen nach der ansteigenden Flanke des Taktsignals CLK abgegeben, die mit dem Datenlesebefehl LESEN zusammenfällt.

Wie weiter aus Fig. 2 ersichtlich, kommen jedoch im Fall, dass das SDRAM 1, das für eine relativ hohe Frequenz des Tak­ tes CLK mit einer Latenz vom Wert 2 betrieben wird, mit einer niedrigeren Taktfrequenz CLK_1 betrieben wird, wie oben be­ schrieben, Speicherzellendaten, die über den internen Schalt­ kreisblock 2 hinweggeführt wurden, an der Datenleitung DIO um die Verzögerungszeit Del1 nach der ansteigenden Flanke des Taktsignals CLK_1 verzögert an, die mit dem Datenlesebefehl LESEN zusammenfällt. Unter diesen Bedingungen kann ein Zeit­ verlust T_LOSS im Vergleich zum Betrieb mit dem Taktsignal CLK höherer Frequenz entstehen, was die Leistungsfähigkeit im Be­ trieb herabsetzen kann.

Der Erfindung liegt als technisches Problem die Bereitstel­ lung einer Schaltung und eines Verfahrens zur Latenzbestim­ mung sowie einer zugehörigen Pufferschaltung mit variabler Latenz und eines entsprechenden Speicherbauelementes zugrun­ de, bei denen die oben erwähnten Schwierigkeiten eliminiert oder jedenfalls verringert sind und insbesondere eine unnöti­ ge Verzögerung bei niedrigen Taktfrequenzen weitgehend ver­ mieden werden kann.

Die Erfindung löst dieses Problem durch die Bereitstellung einer Latenzbestimmungsschaltung nach Anspruch 1 oder 15, ei­ ner Pufferschaltung mit variabler Latenz mit den Merkmalen des Anspruchs 21, eines Speicherbauelementes mit den Merkma­ len des Anspruchs 23 und eines Latenzbestimmungsverfahrens mit den Merkmalen des Anspruchs 25 oder 30.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unter­ ansprüchen angegeben.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläu­ terte, herkömmliche Ausführungsbeispiel sind in den Zeichnun­ gen dargestellt, in denen zeigen:

Fig. 1 ein schematisches Blockschaltbild einer Datenausga­ beschaltung in einem herkömmlichen SDRAM,

Fig. 2 ein Zeitsteuerungsdiagramm zur Veranschaulichung ex­ emplarischer Funktionen der Schaltung von Fig. 1,

Fig. 3 ein Blockschaltbild einer erfindungsgemäßen Latenz­ bestimmungsschaltung,

Fig. 4 ein Blockschaltbild einer in der Schaltung von Fig. 3 verwendbaren Latenzintervalldefinitionsschaltung,

Fig. 5 ein Schaltbild eines in der Schaltung von Fig. 4 verwendbaren, doppelflankengetriggerten (DET-)Flip- Flops,

Fig. 6 ein Zeitsteuerungsdiagramm zur Veranschaulichung der Betriebsweise der erfindungsgemäßen Latenzbestim­ mungsschaltung,

Fig. 7 ein Schaltbild einer in der Schaltung von Fig. 3 verwendbaren Latenzanzeigeschaltung,

Fig. 8 ein Blockschaltbild einer Pufferschaltung mit vari­ abler Latenz mit der erfindungsgemäßen Latenzbestim­ mungsschaltung,

Fig. 9 ein Zeitsteuerungsdiagramm zur Veranschaulichung der Betriebsweise der erfindungsgemäßen Pufferschaltung von Fig. 8 und

Fig. 10 ein Blockschaltbild einer in der Pufferschaltung von Fig. 8 verwendbaren Ausgabefreigabesignalerzeugungs­ schaltung.

Nachfolgend werden vorteilhafte Ausführungsformen der Erfin­ dung unter Bezugnahme auf die entsprechenden Zeichnungen nä­ her erläutert, ohne die durch die beigefügten Patentansprüche definierte Erfindung hierauf zu beschränkten, wobei funktio­ nell gleichartige Elemente der Übersichtlichkeit halber mit sich entsprechenden Bezugszeichen versehen sind.

Fig. 3 zeigt eine erfindungsgemäße Latenzbestimmungsschaltung 4, die z. B. in einem Speicherbauelement, wie einem SDRAM, verwendet werden kann und eine Synchronisationsschaltung 5, eine Verzögerungsschaltung 10, eine Latentintervalldefiniti­ onsschaltung 20 sowie eine Latentanzeigeschaltung 30 beinhal­ tet. Die Synchronisationsschaltung 5 empfängt ein Steuersig­ nal STRT und erzeugt daraus ein synchronisiertes Steuersignal iSTRT, das mit einem Taktsignal CLK synchronisiert ist. Das Steuersignal STRT kann z. B. von einer externen Quelle oder durch eine Logikoperation eines internen Modusregisters be­ reitgestellt werden, das innerhalb eines SDRAM oder anderen Speicherbauelementes Systemanwendungsinformationen speichert.

Die Synchronisationsschaltung 5 umfasst ein D-Flip-Flop 6, welches das Steuersignal STRT an einem Dateneingabeanschluss D empfängt und das synchronisierte Taktsignal iSTRT an einem Ausgangsanschluss Q in Abhängigkeit vom Taktsignal CLK be­ reitstellt. Ein Inverter 7 ist mit seinem Eingangsanschluss an den Eingangsanschluss D des Flip-Flops 6 und mit seinem Ausgangsanschluss an einen Gate-Anschluss eines Transistors 8 angeschlossen. Das Steuersignal iSTRT wird an den Drain- Anschluss des Transistors 8 angelegt, und eine Massespannung wird an den Source-Anschluss des Transistors 8 angelegt. Wenn sich das Steuersignal STRT auf einem niedrigen Logikpegel be­ findet, ist der Transistor 8 leitend geschaltet, was dazu führt, dass das synchronisierte Steuersignal iSTRT auf einem niedrigen Logikpegel liegt. Wenn das Steuersignal STRT auf einen hohen Logikpegel gebracht wird, wechselt im Anschluss daran das synchronisierte Steuersignal iSTRT in Reaktion auf eine positiv werdende, d. h. ansteigende Flanke des Taktsig­ nals CLK auf hohen Pegel.

Die Verzögerungsschaltung 10 empfängt das synchronisierte Taktsignal iSTRT und erzeugt ein Testsignal Del2, das um eine vorgegebene Verzögerungszeit verzögert ist. Wie gezeigt, um­ fasst die Verzögerungsschaltung 10 einen ersten Verzögerungs­ schaltkreis 11, der das synchronisierte Steuersignal iSTRT empfängt und aus diesem ein Ausgangssignal Del1 erzeugt, und einen zweiten Verzögerungsschaltkreis 12, der dieses Aus­ gangssignal Del1 empfängt und daraus das Testsignal Del2 ge­ neriert. Die durch den ersten Verzögerungsschaltkreis 12 ge­ lieferte Verzögerung kann beispielsweise eine Zeitdauer sein, die der Verzögerung entspricht, welche durch einen internen Schaltkreis verursacht wird, wie den internen Schaltkreis 2 von Fig. 1, während die vom zweiten Verzögerungsschaltkreis 12 gelieferte Verzögerung z. B. einer mit anderen Funktionen verknüpften Verzögerung entsprechen kann, z. B. der durch ei­ nen Ausgabepuffer verursachten Verzögerung.

Wie aus Fig. 3 weiter ersichtlich, empfängt die Latenzinter­ valldefinitionsschaltung 20 das Steuersignal STRT und das Taktsignal CLK und erzeugt Latenzintervalldefinitionssignale L0, L1, . . ., Ln, mit n ≧ 0.

Fig. 4 veranschaulicht eine erfindungsgemäße Realisierung ei­ ner Latenzintervalldefinitionsschaltung 20'. Diese beinhaltet eine Mehrzahl von seriell geschalteten Flip-Flops 21, 22, . . ., 25 vom doppelflankgetriggerten Typ (DET), die vom Takt­ signal CLK getaktet werden. Ein erstes Flip-Flop 21 empfängt das Steuersignal STRT an seinem Eingangsanschluss D und er­ zeugt daraus in Reaktion auf das Taktsignal CLK ein erstes Latenzintervalldefinitionssignal L0 an seinem Ausgangsan­ schluss Q. Ein zweites Flip-Flop 22 empfängt das erste La­ tenzintervalldefinitionssignal L0 an seinem Eingangsanschluss D und erzeugt in Reaktion auf das Taktsignal CLK ein zweites Latenzintervalldefinitionssignal L1 an seinem Ausgangsan­ schluss Q. In gleicher Weise erzeugen das dritte, vierte und fünfte Flip-Flop 23, 24, 25 ein drittes, viertes und fünftes Latenzintervalldefinitionssignal L2, L3, L4. Wenngleich Fig. 4 fünf Latenzintervalldefinitionssignale L0, L1, L2, L3, L4 zeigt, versteht es sich, dass je nach Anwendungsfall eine be­ liebige andere Anzahl von Latenzintervalldefinitionssignalen erzeugt werden können.

Fig. 5 zeigt ein Beispiel einer erfindungsgemäß verwendbaren DET-Flip-Flop-Schaltung 521, wie sie in IEEE JOURNAL OF SO­ LID-STATE CIRCUITS, Band 26, Nr. 8, August 1991 beschrieben ist. Bei dieser DET-Flip-Flop-Schaltung 21 sind ein Eingangs­ anschluss D und ein Taktsignalanschluss CLK an eine positiv­ flankengetriggerte Schaltung PET und eine negativflankenge­ triggerte Schaltung NET angeschlossen. Die positivflankenge­ triggerte Schaltung PET umfasst Transistoren 41, 42, . . ., 49, während die negativflankengetriggerte Schaltung Transistoren 51, 52, . . ., 59 umfasst.

Die positivflankengetriggerte Schaltung PET puffert den Lo­ gikpegel am Eingangsanschluss D einer positiven Flanke eines Taktsignals am Taktsignalanschluss CLK, um an einem Ausgangs­ anschluss Q ein Ausgangssignal zu erzeugen. Speziell wird, wenn der Logikpegel am Eingangsanschluss D ein hoher Logikpe­ gel ist, der Transistor 43 leitend geschaltet, wodurch ein Knoten A auf einen niedrigen Logikpegel gesteuert wird. Dies schaltet den Transistor 45 sperrend. Der Transistor 44 wird in Reaktion auf einen niedrigen Logikpegel des Taktsignals CLK leitend geschaltet, wodurch ein Knoten M auf einen hohen Logikpegel gesteuert wird. Der Transistor 44 wird in Reaktion auf einen anschließenden hohen Pegel des Taktsignals CLK sperrend geschaltet, der Knoten M bleibt jedoch auf hohem Pe­ gel. Der Transistor 49 wird durch den hohen Pegel des Knotens M leitend geschaltet, und die Logikpegel von Ausgangssignalen Q' und Q nehmen in Reaktion auf den hohen Logikpegel des Taktsignals CLK einen niedrigen bzw. hohen Logikpegel ein.

Wenn der Logikpegel am Eingangsanschluss D ein niedriger Pe­ gel ist, wird der Transistor 41 leitend geschaltet, während der Transistor 43 sperrend geschaltet wird. Der Transistor 42 wird in Reaktion auf einen niedrigen Logikpegel des Taktsig­ nals CLK leitend geschaltet, so dass der Knoten A auf einen hohen Logikpegel gesteuert wird. Der Transistor 42 wird durch den nächsten hohen Pegel des Taktsignals CLK sperrend ge­ schaltet, der Knoten A bleibt jedoch auf hohem Logikpegel. Der Transistor 45 wird durch den hohen Logikpegel am Knoten A leitend geschaltet. Der Transistor 46 wird in Reaktion auf den hohen Pegel des Taktsignals CLK leitend geschaltet, so dass der Knoten M auf einen niedrigen Logikpegel gesteuert wird. Der Transistor 47 wird durch den niedrigen Pegel des Knotens M leitend geschaltet, so dass die Ausgangssignale Q' und Q einen hohen bzw. niedrigen Logikpegel einnehmen. Die negativflankengetriggerte Schaltung NET puffert den Logikpe­ gel am Eingangsanschluss D bei einer negativen Flanke des Taktsignals CLK. Die Betriebsweise der negativflankengetrig­ gerten Schaltung NET ist analog zu derjenigen der positiv­ flankengetriggerten Schaltung PET und braucht daher nicht weiter im Detail erläutert werden.

Fig. 6 veranschaulicht exemplarische Funktionen der Latenzbe­ stimmungsschaltung 4 von Fig. 3. Wie aus Fig. 6 ersichtlich, wird der Logikpegel des Steuersignals STRT, das von der La­ tenzintervalldefinitionsschaltung 20 empfangen wird, an einer Flanke des Taktsignals CLK gepuffert. Wenn das Steuersignal STRT auf einen hohen Pegel übergeht und während einer an­ schließenden positiven Flanke des Taktsignals CLK auf hohem Pegel bleibt, wird für das erste Latenzintervalldefinitions­ signal L0 eine positive Flanke erzeugt. In Reaktion auf eine anschließende negative Flanke des Taktsignals CLK wird dann eine Flanke des zweiten Latenzintervalldefinitionssignals L2 erzeugt. Auf diese Weise werden sukzessiv Flanken für das dritte, das vierte und das fünfte Latenzintervalldefinitions­ signal L2, L3, L4 bei aufeinanderfolgenden Flanken des Takt­ signals CLK erzeugt.

Wie weiter aus Fig. 6 ersichtlich, geht das synchronisierte Steuersignal iSTRT in Reaktion auf einen hohen Pegel des Steuersignals STRT und einer positiven Flanke des Taktsignals CLK auf einen hohen Logikpegel über. Das Ausgangssignal Del1 wird dann, wie gezeigt, nach einer Verzögerung D0 auf hohen Pegel gesteuert, und das Testsignal Del2 wird nach einer Ver­ zögerung D1 + D2 + D3 auf hohen Pegel gesteuert, die der Summe einer Verzögerungszeit d1 eines Ausgabepuffers, einer Setup- Zeit d2 des Ausgabepuffers und einer Verzögerungszeit d3 ei­ nes Zwischenspeichers entsprechen kann, wie oben unter Bezug­ nahme auf die Fig. 1 und 2 erläutert. Das Testsignal Del2 wird, wie gezeigt, während eines Latenzintervalls auf hohen Pegel gesteuert, das durch das vierte und fünfte Latenzinter­ valldefinitionssignal L3, L4 festgelegt ist. Dies bewirkt, dass ein Latentanzeigesignal CL2 entsprechend einem Latenz­ wert von 2 durch die Latenzanzeigeschaltung 30 bereitgestellt wird.

Fig. 7 veranschaulicht eine erfindungsgemäß verwendbare La­ tenzanzeigeschaltung 30' in ihrem genaueren Aufbau. Diese La­ tenzanzeigeschaltung 30' empfängt die Latenzintervalldefini­ tionssignale L1, L2, L3 und L4 sowie das Testsignal Del2 und erzeugt daraus Latenzanzeigesignale CL1, CL1.5, CL2, CL2.5. Speziell weist die Latenzanzeigeschaltung 30' D-Flip-Flops 31, 32, 33, 34 auf, die jeweils eines der Latenzintervallde­ finitionssignale L1, L2, L3, L4 empfangen. An den Ausgangs­ knoten 61, 62, 63, 64 eines jeden der D-Flip-Flops 31, 32 33 34 ist je ein Transistor 35, 36, 37, 38 angeschlossen. Ein Inverter 73 empfängt das Steuersignal STRT und steuert die Gate-Anschlüsse der Transistoren 35, 36, 37, 38. Die Aus­ gangsknoten 61, 62, 63, 64 der D-Flip-Flops 31, 32, 33, 34 sind über je einen Inverter 65, 66, 67, 68 an jeweils einen Eingang von NOR-Gattern 69, 70, 71, 72, die zwei Eingänge aufweisen, angeschlossen. Die Ausgangsknoten 62, 63, 64 der D-Flip-Flops 32, 33, 34 sind außerdem mit dem zweiten Eingang je eines der NOR-Gatter 69, 70, 71 verbunden, während der zweite Eingang des NOR-Gatters 72 mit einer Signalmasse ver­ bunden ist. Die NOR-Gatter 69, 70, 71, 72 erzeugen jeweils eines der Latenzintervalldefinitionssignale CL1, CL1.5, CL2, CL2.5.

Wie aus Fig. 7 in Verbindung mit Fig. 6 ersichtlich, sind die Transistoren 35 bis 38 leitend geschaltet, wenn sich das Steuersignal STRT auf einem niedrigen Logikpegel befindet, so dass die Ausgangsknoten 61 bis 64 der D-Flip-Flops 31 bis 34 auf niedrige Logikpegel gesteuert werden, was bewirkt, dass sich die Latenzanzeigesignale CL1, CL1.5, CL2, CL2.5 auf niedrigem Logikpegel befinden. Wenn ausgehend davon das Test­ signal Del2 auf einen hohen Logikpegel übergeht, puffern die D-Flip-Flops 31 bis 34 den Logikpegel je eines der Latenzin­ tervalldefinitionssignale L1 bis L4. Wie in Fig. 6 gezeigt, nehmen die Latenzintervalldefinitionssignale L1, L2, L3 einen hohen Logikpegel ein, wenn das Testsignal Del2 auf hohen Lo­ gikpegel geht, so dass die Ausgangsknoten 61, 62, 63 der D- Flip-Flops 31, 32, 33 auf hohen Logikpegel gepuffert werden. Der Logikpegel des Latenzintervalldefinitionssignals L4 ist hingegen niedrig, was bewirkt, dass der Ausgangsknoten 64 des D-Flip-Flops 34 auf niedrigem Logikpegel bleibt. Dies hat zur Folge, dass das dritte Latenzanzeigesignal CL2 auf hohem Lo­ gikpegel liegt, während das erste, das zweite und das vierte Latenzanzeigesignal CL1, CL1.5, CL2.5 auf niedrigem Logikpe­ gel liefen.

Fig. 8 veranschaulicht eine erfindungsgemäße Pufferschaltung 90 mit variabler Latenz. Diese beinhaltet einen Pufferschalt­ kreis 91, der ein Eingangssignal DIO empfängt und daraus in Reaktion auf ein Ausgabefreigabesignal TRST ein Ausgabesignal Q erzeugt. Wie gezeigt, umfasst der Pufferschaltkreis 91 ei­ nen Inverter 92, der das Eingangssignal DIO empfängt, ein NAND-Gatter 93, welches das Eingangssignal DIO und das Ausga­ befreigabesignal TRST empfängt, und ein UND-Gatter 94, wel­ ches ein vom Inverter 92 erzeugtes Ausgangssignal und das Ausgabefreigabesignal TRST empfängt. Das NAND-Gatter 93 er­ zeugt ein Ausgangssignal, das an einen Gate-Anschluss eines Transistors 95 angelegt wird, und das UND-Gatter 94 erzeugt ein Ausgangssignal, welches an einen Gate-Anschluss eines Transistors 96 angelegt wird. Die Pufferschaltung 90 mit va­ riabler Latenz weist zudem eine Ausgabefreigabesignalerzeu­ gungsschaltung 80 auf, die das Ausgabefreigabesignal TRST in Reaktion auf ein Taktsignal CLK und ein Befehlssignal CMD mit einer zeitlichen Abstimmung erzeugt, die in Reaktion auf die Latenzanzeigesignale CL1, CL1.5, CL2, CL2.5 gesteuert wird, welche von einer Latenzbestimmungsschaltung erzeugt werden, z. B. der Latenzbestimmungsschaltung 4 von Fig. 3.

Fig. 10 veranschaulicht eine erfindungsgemäß verwendbare Aus­ gabefreigabesignalerzeugungsschaltung 80'. Diese beinhaltet eine Mehrzahl von seriell geschalteten Flip-Flops 81, 82, 85 vom doppelflankengetriggerten Typ (DET), die durch ein Taktsignal CLK getaktet werden. Ein erstes Flip-Flop 81 empfängt ein Befehlssignal CMD, und die seriell geschalteten Flip-Flops 81 bis 85 erzeugen ein jeweiliges Ausgangssignal L0', L1', . . ., L4' in Reaktion auf das Befehlssignal CMD und das Taktsignal CLK. Die Ausgangssignale L1', . . ., L4' werden zu je einem Schalter 86, 87, 88, 89 geführt, die in Reaktion auf die Latenzanzeigesignale CL1, CL1.5, CL2, CL2.5 geöffnet und geschlossen werden, um ein Ausgabefreigabesignal TRST mit geeigneter Verzögerung zu erzeugen. Beispielsweise schließt ein aktives Latenzanzeigesignal CL2 den Schalter 88, was be­ wirkt, dass das Ausgabefreigabesignal TRST vom Ausgangssignal L3' erzeugt wird, das vom Flip-Flop 84 geliefert wird.

Aus Fig. 9 ist in Verbindung mit Fig. 8 ersichtlich, dass das aktive Ausgabefreigabesignal TRST es erlaubt, Daten D0, D1, . . ., D3 auf der Datenleitung DIO zum Ausgangsanschluss DQ zu übertragen. Das Ausgabefreigabesignal TRST wird in Reaktion auf einen Befehl CMD mit einer Verzögerung d aktiviert, die durch die Latenzanzeigesignale CL1, CL1.5, CL2, CL2.5 gesteu­ ert wird, welche in Reaktion auf die Frequenz des Taktsignals CLK erzeugt werden, wie oben beschrieben. Demgemäß ermöglicht die Erfindung eine Einstellung der Latenz in Abhängigkeit von der Taktfrequenz derart, dass eine unnötige Verzögerung bei niedrigeren Taktfrequenzen verringert werden kann.

Claims (32)

1. Latenzbestimmungsschaltung, gekennzeichnet durch

• - eine Latenzintervalldefinitionsschaltung (20), die ein Taktsignal (CLK) empfängt und wenigstens ein Latenzinter­ valldefinitionssignal (L1, . . ., Ln) erzeugt, welches wenigs­ tens ein Latenzintervall definiert, und
• - eine Latenzanzeigeschaltung (30), die wenigstens ein Latenzintervalldefinitionssignal und ein Testsignal (Del2) empfängt, das bezüglich des Taktsignals um eine vorgegebene Verzögerung verzögert ist, und daraus ein Latenzanzeigesignal (CL1, . . ., CLn) erzeugt.

2. Latenzbestimmungsschaltung nach Anspruch 1, weiter gekennzeichnet durch eine Testsignalerzeugungsschaltung (5, 10), die das Taktsignal empfängt und daraus das Testsignal (Del2) erzeugt.

3. Latenzbestimmungsschaltung nach Anspruch 2, weiter dadurch gekennzeichnet, dass die Testsignalerzeugungsschal­ tung ein Steuersignal (STRT) empfängt und daraus das Testsig­ nal mit einer vorgebbaren Verzögerung bezüglich eines nächs­ ten auftretenden Taktsignalmerkmals erzeugt, das der Aktivie­ rung des Steuersignals folgt.

4. Latenzbestimmungsschaltung nach Anspruch 3, weiter dadurch gekennzeichnet, dass das als nächstes auftretende Merkmal des Taktsignals eine der Aktivierung des Steuersig­ nals folgende Flanke des Taktsignals beinhaltet.

5. Latenzbestimmungsschaltung nach Anspruch 3 oder 4, weiter dadurch gekennzeichnet, dass die Testsignalerzeugungs­ schaltung folgende Elemente enthält:

• - eine Synchronisationsschaltung (5), die das Steuer­ signal (STRT) und das Taktsignal (CLK) empfängt und ein syn­ chronisiertes Steuersignal (iSTRT) aus dem Steuersignal er­ zeugt, und
• - eine Verzögerungsschaltung (10), die aus dem synchro­ nisierten Steuersignal das Testsignal erzeugt.

6. Latenzbestimmungsschaltung nach Anspruch 5, weiter dadurch gekennzeichnet, dass die Synchronisationsschaltung ein Flip-Flop (6) umfasst, welches das Steuersignal empfängt und daraus in Reaktion auf das Taktsignal das synchronisierte Steuersignal erzeugt.

7. Latenzbestimmungsschaltung nach einem der Ansprüche 1 bis 6, weiter dadurch gekennzeichnet, dass die Latentinter­ valldefinitionsschaltung sukzessiv jeweilige Flanken jeweils eines von mehreren Latenzintervalldefinitionssignalen in Re­ aktion auf aufeinanderfolgende Flanken des Taktsignals er­ zeugt.

8. Latenzbestimmungsschaltung nach Anspruch 7, weiter dadurch gekennzeichnet, dass die Latenzintervalldefinitions­ schaltung auf ein Steuersignal anspricht und sukzessiv die Flanken des jeweiligen Latenzintervalldefinitionssignals im Anschluss an einen Übergang eines Steuersignals auf einen vorgegebenen Logikpegel erzeugt.

9. Latenzbestimmungsschaltung nach Anspruch 8, weiter dadurch gekennzeichnet, dass die Latenzintervalldefinitions­ schaltung eine Mehrzahl von seriell geschalteten Flip-Flops (21 bis 25) umfasst, von denen ein erstes ein Steuersignal empfängt und jedes ein jeweiliges Latenzintervalldefinitions­ signal aus dem Steuersignal in Reaktion auf das Taktsignal erzeugt.

10. Latenzbestimmungsschaltung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass die Latenzanzeigeschal­ tung mehrere Latenzanzeigesignale erzeugt.

11. Latentbestimmungsschaltung nach Anspruch 10, weiter dadurch gekennzeichnet, dass die Latenzanzeigeschaltung ein erstes Latenzanzeigesignal aktiviert, wenn das Testsignal auf einen vorgegebenen Logikpegel vor einer ersten Flanke der nacheinander erzeugten Flanken übergeht, und ein zweites La­ tenzanzeigesignal aktiviert, wenn das Testsignal auf den vor­ gegebenen Logikzustand zwischen der ersten Flanke und einer unmittelbar nachfolgenden zweiten Flanke der nacheinander er­ zeugten Flanken übergeht.

12. Latenzbestimmungsschaltung nach Anspruch 10 oder 11, weiter dadurch gekennzeichnet, dass die Latenzanzeigeschal­ tung folgende Elemente umfasst:

• - eine Mehrzahl von Flip-Flops (31 bis 34), die das Taktsignal an einem jeweiligen Taktsignaleingang empfangen, jeweils eines der mehreren Latenzintervalldefinitionssignale an einem entsprechenden Dateneingang empfangen und jeweils ein Ausgangssignal an einem entsprechenden Datenausgang aus dem jeweiligen Latenzintervalldefinitionssignal in Reaktion auf das Taktsignal erzeugen, und
• - einen Logikschaltkreis, der die mehreren Ausgangssig­ nale der Flip-Flops empfängt und daraus die mehreren Latenz­ anzeigesignale erzeugt.

13. Latenzbestimmungsschaltung nach Anspruch 12, weiter dadurch gekennzeichnet, dass der Logikschaltkreis folgende Elemente enthält:

• - einen ersten Inverter, der an einen Datenausgang ei­ nes ersten der mehreren Flip-Flops angeschlossen ist,
• - ein erstes NOR-Gatter, das an einen Ausgang des ers­ ten Flip-Flops und einen Datenausgang eines zweiten der meh­ reren Flip-Flops angeschlossen ist,
• - einen zweiten Inverter, der an den Datenausgang des zweiten Flip-Flops angeschlossen ist, und
• - ein zweites NOR-Gatter, das an einen Datenausgang ei­ nes dritten der mehreren Flip-Flops angeschlossen ist.

14. Latenzbestimmungsschaltung nach einem der Ansprüche 1 bis 13, weiter dadurch gekennzeichnet, dass die Latenzinter­ valldefinitionsschaltung eine Flanke des Latenzintervalldefi­ nitionssignals in Reaktion auf eine Flanke des Taktsignals erzeugt und die Latenzanzeigeschaltung einen ersten Logikzu­ stand des Latenzanzeigesignals in Reaktion auf einen Übergang des Testsignals auf einen vorgebbaren Logikpegel vor der Flanke des Latenzintervalldefinitionssignals erzeugt und ei­ nen zweiten Logikzustand des Latenzanzeigesignals in Reaktion auf einen Übergang des Testsignals auf den vorgebbaren Logik­ pegel nach der Flanke des Latenzintervalldefinitionssignals erzeugt.

15. Latenzbestimmungsschaltung, gekennzeichnet durch

• - eine Synchronisationsschaltung (5), die aus einem ihr zugeführten Steuersignal (STRT) ein synchronisiertes Steuer­ signal (iSTRT) erzeugt, das mit einem Taktsignal (CLK) syn­ chronisiert ist,
• - eine Latenzintervalldefinitionsschaltung (20), die eine Mehrzahl von Latenzintervalldefinitionssignalen (L1, . . ., (Ln) in Reaktion auf das Steuersignal synchron zu dem Taktsignal erzeugt,
• - eine Verzögerungsschaltung (10), die das synchroni­ sierte Steuersignal empfängt und daraus ein Testsignal (Del2) erzeugt, das um eine vorgebbare Verzögerung verzögert ist, und
• - eine Latenzanzeigeschaltung (30), die eine Mehrzahl von Latenzanzeigesignalen (CL1, . . ., CLn) in Reaktion auf die Latenzintervalldefinitionssignale und das Testsignal erzeugt.

16. Latenzbestimmungsschaltung nach Anspruch 15 zur Ver­ wendung in einem SDRAM, weiter dadurch gekennzeichnet, dass die vorgebbare Verzögerung der Summe einer Verzögerungszeit einer Pufferschaltung des SDRAM, einer Setup-Zeitdauer der Pufferschaltung und einer Verzögerungszeit einer Zwischen­ speicherschaltung entspricht, die ein Eingangssignal für die Pufferschaltung bereitstellt.

17. Latenzbestimmungsschaltung nach Anspruch 15 oder 16, weiter dadurch gekennzeichnet, dass die Latenzanzeigesignale einer Pufferschaltung zugeführt werden.

18. Latenzbestimmungsschaltung nach einem der Ansprüche 15 bis 17, weiter dadurch gekennzeichnet, dass die Synchroni­ sationsschaltung folgende Elemente enthält:

• - ein D-Flip-Flop, welches das Steuersignal empfängt und daraus das synchronisierte Steuersignal erzeugt,
• - einen Inverter, der das Steuersignal empfängt und daraus ein Ausgangssignal erzeugt, und
• - einen Transistor, der das synchronisierte Steuersig­ nal in Reaktion auf das Ausgangssignal des Inverters deakti­ viert.

19. Latenzbestimmungsschaltung nach einem der Ansprüche 15 bis 18, weiter dadurch gekennzeichnet, dass die Latenzin­ tervalldefinitionsschaltung eine Mehrzahl von seriell ge­ schalteten, doppelflankengetriggerten (DET-)Flip-Flops (21 bis 25) beinhaltet, die durch das Taktsignal getaktet werden und jeweils eines der Latenzintervalldefinitionssignale er­ zeugen.

20. Latenzbestimmungsschaltung nach Anspruch 19, weiter dadurch gekennzeichnet, dass die doppelflankengetriggerten Flip-Flops Logikpegel an ihren Eingängen in Reaktion auf die ansteigenden und fallenden Flanken des Taktsignals zwischen­ speichern.

21. Pufferschaltung mit variabler Latenz, gekennzeichnet durch

• - einen Pufferschaltkreis (91), der ein Eingangssignal (DIO) empfängt und daraus in Reaktion auf ein Ausgabefreiga­ besignal (TRST) ein Ausgangssignal (DQ) erzeugt,
• - eine Ausgabefreigabesignalerzeugungsschaltung (80), die ein latenzindikatives Signal (CL1, CL1.5, CL2.5) empfängt und das Ausgabefreigabesignal in Reaktion auf ein Befehlssig­ nal (CMD) mit einer Verzögerung erzeugt, die auf dem latenz­ indikativen Signal basiert, und
• - eine Latenzbestimmungsschaltung nach einem der An­ sprüche 1 bis 20.

22. Pufferschaltung nach Anspruch 21, weiter dadurch ge­ kennzeichnet, dass die vorgebbare Verzögerung der Summe einer mit dem Pufferschaltkreis verknüpften Verzögerung und einer Verzögerung entspricht, die mit einem Schaltkreis verknüpft ist, der das Eingangssignal für den Pufferschaltkreis bereit­ stellt.

23. Speicherbauelement mit

• - einem internen Schaltkreis (2), der ein Datensignal (DIO) erzeugt, und
• - einer Pufferschaltung mit variabler Latenz nach An­ spruch 21 oder 22.

24. Speicherbauelement nach Anspruch 23, weiter dadurch gekennzeichnet, dass die vorgebbare Verzögerung des Testsig­ nals der Latenzanzeigeschaltung der Pufferschaltung mit vari­ abler Latenz der Summe einer mit dem Pufferschaltkreis ver­ knüpften Verzögerung und einer mit dem internen Schaltkreis verknüpften Verzögerung entspricht.

25. Verfahren zur Latenzbestimmung, gekennzeichnet durch folgende Schritte:

• - Erzeugen wenigstens eines Latenzintervalldefinitions­ signals aus einem Taktsignal zur Festlegung wenigstens eines Latenzintervalls und
• - Erzeugen eines Latenzanzeigesignals aus dem wenigs­ tens einen Latenzintervalldefinitionssignal und aus einem Testsignal, das bezüglich des Taktsignals um eine vorgebbare Verzögerung verzögert ist.

26. Verfahren nach Anspruch 25, weiter dadurch gekenn­ zeichnet, dass das Testsignal aus dem Taktsignal erzeugt wird.

27. Verfahren nach Anspruch 25 oder 26, weiter dadurch gekennzeichnet, dass die Erzeugung des wenigstens einen La­ tenzintervalldefinitionssignals ein aufeinanderfolgendes Er­ zeugen von Flanken jeweils eines von mehreren Latenzinter­ valldefinitionssignalen in Reaktion auf aufeinanderfolgende Flanken des Taktsignals umfasst.

28. Verfahren nach Anspruch 27, weiter dadurch gekenn­ zeichnet, dass die Latenzanzeigesignalerzeugung folgende Schritte umfasst:

• - Aktivieren eines ersten Latenzanzeigesignals in Reak­ tion darauf, dass das Testsignal vor einer ersten Flanke der aufeinanderfolgend erzeugten Flanken in einen vorgebbaren Lo­ gikzustand übergeht, und
• - Aktivieren eines zweiten Latenzanzeigesignals in Re­ aktion darauf, dass das Testsignal zwischen der ersten Flanke und einer unmittelbar folgenden zweiten Flanke der aufeinan­ derfolgend erzeugten Flanken auf den vorgebbaren Logikzustand übergeht.

29. Verfahren nach einem der Ansprüche 25 bis 28, weiter dadurch gekennzeichnet, dass die Erzeugung des wenigstens ei­ nen Latenzintervalldefinitionssignals das Erzeugen einer Flanke im Latenzintervalldefinitionssignal in Reaktion auf eine Flanke des Taktsignals beinhaltet und die Erzeugung ei­ nes Latenzanzeigesignals folgende Schritte umfasst:

• - Erzeugen eines ersten Logikzustands des Latenzanzei­ gesignals in Reaktion darauf, dass das Testsignal vor der Flanke des Latenzintervalldefinitionssignals auf einen vor­ gebbaren Logikzustand übergeht, und
• - Erzeugen eines zweiten Logikzustands des Latenzanzei­ gesignals in Reaktion darauf, dass das Testsignal nach der Flanke des Latenzintervalldefinitionssignals auf den vorgeb­ baren Logikzustand übergeht.

30. Verfahren zur Latenzbestimmung in einem synchronen dynamischen Speicher mit wahlfreiem Zugriff (SDRAM), gekenn­ zeichnet durch folgende Schritte:

• - Erzeugen eines Testsignals, das bezüglich des synchronisierten Steuersignal um eine vorgebbare Verzögerung verzögert ist, in Reaktion auf das synchronisierte Steuersig­ nal und
• - Erzeugen einer Mehrzahl von Latenzanzeigesignalen in Reaktion auf die Latenzintervalldefinitionssignale und das Testsignal.

31. Verfahren nach Anspruch 30, weiter dadurch gekenn­ zeichnet, dass ein Ausgabefreigabesignal für einen Puffer­ schaltkreis des SDRAM in Reaktion auf die Latenzanzeigesigna­ le erzeugt wird.

32. Verfahren nach Anspruch 31, weiter dadurch gekenn­ zeichnet, dass die vorgebbare Verzögerung der Summe einer Verzögerungszeit des Pufferschaltkreises, einer Setup- Zeitdauer des Pufferschaltkreises und einer Verzögerungszeit einer Zwischenspeicherschaltung entspricht, die ein Eingangs­ signal für den Pufferschaltkreis bereitstellt.