DE10047183A1

DE10047183A1 - Digitales Zwischenspeicherbauelement

Info

Publication number: DE10047183A1
Application number: DE2000147183
Authority: DE
Inventors: Reinhard Mueller
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2000-09-22
Filing date: 2000-09-22
Publication date: 2002-04-18

Abstract

Digitales Zwischenspeicherbauelement (1) zur Übergabe von einer empfangenen Anzeigesignalflanke eines von einer ersten Digitalschaltung (7) erzeugten digitalen Anzeigesignals, das eine Zustandsänderung der ersten Digitalschaltung (7) anzeigt, an eine zweite Digitalschaltung (11), wobei die beiden Digitalschaltungen (7, 11) zueinander asynchron sind, wobei sich das digitale Zwischenspeicherbauelement (1) nach erfolgter Übergabe der Anzeigesignalflanke an die zweite Digitalschaltung (11) selbst zurücksetzt und für die Übergabe einer weiteren Anzeigesignalflanke an die zweite Digitalschaltung (11) bereit ist.

Description

Die Erfindung betrifft ein digitales Zwischenspeicherbauele ment zur Übergabe von einer empfangenen Anzeigesignalflanke eines von einer Digitalschaltung erzeugten digitalen Anzeige signals, insbesondere eines Interrupt-Signals an eine nachge schaltete Datenverarbeitungseinheit.

In Mikrocomputersystemen übernehmen periphere Geräte Aufgaben der Datenaufbereitung und Datenformatierung und entlasten so mit eine zentrale Datenverarbeitungseinheit. Die Schnittstel le zwischen den peripheren Geräten und der zentralen Daten verarbeitungseinheit wird in der Regel mit sogenannten Inter rupt-Signalen gesteuert. Dabei wird in dem Peripheriegerät ein Ereignis, d. h. eine Interrupt-Ursache erfaßt und der zentralen Datenverarbeitungseinheit bzw. der CPU über eine Interrupt-Anzeigeleitung gemeldet. Die zentrale Datenverar beitungseinheit ist meist an mehrere periphere Geräte, die Interrupt Signalquellen darstellen, angeschlossen.

Die EP 0 079 618 beschreibt ein Verfahren und eine Anordnung zur überwachten Übergabe von Steuersignalen an Schnittstellen digitaler Systeme. Bei diesem Verfahren handelt es sich um ein synchrones Interrupt-Ausleseverfahren bei dem Interrupt- Anzeigesignale in Statusregistern zwischengespeichert werden. Die Statusregister werden durch eine nachgeschaltete Daten verarbeitungseinheit ausgelesen. Nach dem Auslesevorgang wird das Statusregister synchron mit dem Systemtakt der ersten Di gitalschaltung, der asynchron zu dem Takt der nachgeschalte ten Datenverarbeitungseinheit ist, zurückgesetzt.

Der Nachteil der in der EP 0 079 618 beschriebenen Schal tungsanordnung besteht darin, dass ein Systemtakt zum Rück setzen des Statusregisters notwendig ist. In vielen Anwendun gen ist ein Systemtakt, der durch eine Taktgeneratoreinheit erzeugt werden muß, nicht vorhanden. Ein weiterer Nachteil der Schaltungsanordnung besteht darin, dass der Rücksetzvor gang des Statusregisters, der synchron zu dem Systemtakt des ersten digitalen Systems ist zeitverzögert nach dem Auslese vorgang erfolgt, so dass das Statusregister für eine gewisse Zeitspanne ankommende Interrupt-Signale nicht zwischenspei chern kann.

In digitalen Systemen, die über lediglich ein Taktsystem ver fügen, werden asynchrone Interrupt-Ausleseverfahren einge setzt. Bei dem Taktsystem handelt es sich um den Takt der dem digitalen Zwischenspeicher nachgeschalteten digitalen Daten verarbeitungseinheit bzw. CPU. Bei dem asynchronen Interrupt- Ausleseverfahren werden die von den Interruptquellen abgege benen Interrupt-Signale in einem Statusregister zwischenge speichert und der Datenverarbeitungseinheit das Vorliegen ei nes Interrupts gemeldet. Die CPU liest das Interruptstatus register aus und gibt nach Empfang der Daten von dem Status register ein Quittierungssignal bzw. ein Acknowledgement- Signal an das Statusregister ab. Durch das Acknowledgement- Signal wird das Statusregister asynchron zurückgesetzt.

Der Nachteil derartiger asynchroner Interrupt Ausleseverfah ren besteht darin, dass eine Totzeit zwischen dem Auslesevor gang und dem Rücksetzvorgang besteht. Während dieser Totzeit können weitere Interrupt-Signale von weiteren Interruptquel len auftreten, die dann durch die Datenverarbeitungseinheit möglicherweise zu spät zur Behebung der Interrupt-Ursache verarbeitet werden.

Es ist daher die Aufgabe der vorliegenden Erfindung ein digi tales Zwischenspeicherbauelement zur Übergabe einer empfange nen Anzeigesignalflanke von einer ersten Digitalschaltung an eine zu der ersten Digitalschaltung asynchronen zweiten Digi talschaltung zu schaffen, das keine Totzeit aufweist.

Diese Aufgabe wird erfindungsgemäß durch ein digitales Zwi schenspeicherbauelement mit den im Patentanspruch 1 angegebe nen Merkmalen gelöst.

Die Erfindung schafft ein digitales Zwischenspeicherbauele ment zur Übergabe von einer empfangenen Anzeigesignalflanke eines von einer ersten Digitalschaltung erzeugten digitalen Anzeigesignals, das eine Zustandsänderung der ersten Digital schaltung anzeigt, an eine zweite Digitalschaltung, wobei die beiden Digitalschaltungen zueinander asynchron sind und wobei sich das digitale Zwischenspeicherbauelement nach erfolgter Übergabe der Anzeigesignalflanke an die zweite Digitalschal tung selbst automatisch ohne Empfang eines Quittierungssig nals von der zweiten Digitalschaltung zurücksetzt und für die Übergabe einer weiteren Anzeigesignalflanke an die zweite Di gitalschaltung bereit ist.

Bei der ersten Digitalschaltung handelt es sich vorzugsweise um eine Interrupt-Signalquelle, die ein Interrupt-Signal als digitales Anzeigesignal an das digitale Zwischenspeicherbau element abgibt.

Bei der zweiten Digitalschaltung handelt es sich vorzugsweise um eine CPU-Datenverarbeitungseinheit.

Das digitale Zwischenspeicherbauelement erhält vorzugsweise von der zweiten Digitalschaltung über eine Auslesesignallei tung ein Auslesesignal zur Übergabe der Anzeigesignalflanke an die zweite Digitalschaltung.

Bei der Anzeigesignalflanke handelt es sich vorzugsweise um eine ansteigende oder eine abfallende Signalflanke des digi talen Anzeigesignals.

Das erfindungsgemäße digitale Zwischenspeicherbauelement be sitzt vorzugsweise einen Anzeigesignaleingang, für das von der ersten Digitalschaltung empfangene Anzeigesignal, einen Auslesesignaleingang für das von der zweiten Digitalschaltung erhaltenen Auslesesignal,
einen Anzeigesignalausgang zur Abgabe der Anzeigesignalflanke an die zweite Digitalschaltung und
einen Datensignalausgang zur Abgabe eines Zustandsdatums an die zweite Digitalschaltung.

Bei einer bevorzugten Ausführungsform des erfindungsgemäßen digitalen Zwischenspeicherbauelements enthält dieses
ein erstes Flip-Flop mit einem Takteingang, der an den Anzei gesignaleingang angeschlossen ist, einem Dateneingang und ei nem Datenausgang,
ein zweites Flip-Flop mit einem Takteingang, der an den Aus lesesignaleingang angeschlossen ist, einem Dateneingang und einem Datenausgang, und
ein drittes Flip-Flop mit einem Takteingang, der an den Aus lesesignaleingang angeschlossen ist, einem Dateneingang und einem Datenausgang.

Bei den Flip-Flops handelt es sich vorzugsweise um flankenge triggerte Flip-Flops.

Die flankengetriggerten Flip-Flops sind vorzugsweise flanken getriggerte D-Flip-Flops.

In einer bevorzugten Ausführungsform des digitalen Zwischen speicherbauelements weist dieses vorzugsweise eine erste Zu standsvergleichslogikschaltung auf, die den Zustand der Da tenausgänge des ersten Flip-Flops und des zweiten Flip-Flops vergleicht, und deren Ausgang mit dem Anzeigesignalausgang des digitalen Zwischenspeicherbauelements verbunden ist, eine zweite Zustandsvergleichslogikschaltung, die den Zustand der Datenausgänge des zweiten Flip-Flops und des dritten Flip-Flops vergleicht, und deren Ausgang mit dem Datensignal ausgang des digitalen Zwischenspeicherbauelements verbunden ist.

Bei den Zustandsvergleichslogikschaltungen handelt es sich vorzugsweise um XOR-Logik-Data.

Der Datenausgang des ersten Flip-Flops ist vorzugsweise mit einem Eingang der ersten Zustandsvergleichslogikschaltung und dem Dateneingang des zweiten Flip-Flops verbunden.

Der Datenausgang des zweiten Flip-Flops ist vorzugsweise mit einem Eingang der ersten Zustandsvergleichslogikschaltung, einem Eingang der zweiten Zustandsvergleichslogikschaltung, dem Dateneingang des dritten Flip-Flops und mit dem Eingang der Inverterschaltung verbunden, deren Ausgang an den Daten eingang des ersten Flip-Flops angeschlossen ist.

Der Datenausgang des dritten Flip-Flops ist vorzugsweise mit einem Eingang der zweiten Zustandsvergleichslogikschaltung verbunden.

Das zweite Flip-Flop und das dritte Flip-Flop bilden vorzugs weise zusammen ein Schieberegister.

Mehrere erfindungsgemäße digitale Zwischenspeicherbauelemente sind vorzugsweise parallel zu einem digitalen Zwischenspei cherregister verschaltbar.

Dabei sind die Anzeigesignalausgänge der parallel geschalte ten Zwischenspeicherbauelemente des digitalen Zwischenspei cherregisters vorzugsweise mit den Eingängen einer Oder- Logikschaltung verbunden, die über eine Anzeigesteuerleitung mit der zweiten Digitalschaltung verbunden ist und die Daten signalausgänge der parallel geschalteten Zwischenspeicherbau elemente des digitalen Zwischenspeicherregisters sind über einen Datenbus an die zweite Digitalschaltung angeschlossen ist.

Das digitale Zwischenspeicherregister und die Oder- Logikschaltung bilden vorzugsweise einen digitalen Zwischen speicher.

Der digitale Zwischenspeicher ist dabei vorzugsweise über ei nen Adreßbus durch die zweite Digitalschaltung adressierbar.

Die Erfindung schafft ferner einen Digitalzwischenspeicher zur Übergabe von Anzeigesignalflanken von mehreren ersten Di gitalschaltungen an eine zweite Digitalschaltung, wobei der digitale Zwischenspeicher ein Zwischenspeicherregister, das aus N parallel geschalteten erfindungsgemäßen Zwischenspei cherbauelementen besteht, eine Oder-Logikschaltung, deren Eingänge mit den Anzeigesignalausgängen der Zwischenspeicher bauelemente verbunden sind, und einen Datenpufferspeicher aufweist, dessen Eingänge mit den Datensignalausgängen der Zwischenspeicherbauelemente verbunden sind,
wobei der Ausgang der Oder-Logikschaltung über eine Anzeige steuerleitung an die zweite Digitalschaltung angeschlossen ist,
die Ausgänge der Datenpufferspeicher über einen N Bit breiten Datenbus an die zweite Digitalschaltung angeschlossen sind,
die Anzeigesignaleingänge der N Zwischenspeicherbauelemente des Zwischenspeicherregisters über Anzeigesignalleitungen mit N ersten Digitalschaltungen verbunden sind und
wobei die Auslesesignaleingänge der N Zwischenspeicherbauele mente des Zwischenspeicherregisters über eine Ausleseleitung mit der zweiten Digitalschaltung verbunden sind.

Im weiteren wird eine bevorzugte Ausführungsform des erfin dungsgemäßen digitalen Zwischenspeicherbauelements in Bezug nahme auf die beigefügten Figuren zur Erläuterung der erfin dungswesentlichen Merkmale beschrieben.

Es zeigen:

Fig. 1 einen digitalen Zwischenspeicher mit einem Zwischen speicherregister, das aus mehreren parallel geschalteten di gitalen Zwischenspeicherbauelementen gemäß der Erfindung be steht;

Fig. 2 eine besonders bevorzugte Ausführungsform des erfin dungsgemäßen digitalen Zwischenspeicherbauelements;

Fig. 3 Ablaufdiagramme zur Erläuterung der Funktionsweise des in Fig. 2 dargestellten digitalen Zwischenspeicherbau elements gemäß der Erfindung.

Wie man aus Fig. 1 erkennen kann, sind N digitale Zwischen speicherbauelemente 1 gemäß der Erfindung parallel zu einem Zwischenspeicherregister 2 eines digitalen Zwischenspeichers 3 verschaltet. Die Zwischenspeicherbauelemente 1 besitzen je weils einen Anzeigesignaleingang 4, der über eine Anzeigesig nalleitung 5 mit einem Ausgang 6 einer ersten Digitalschal tung 7 verbunden ist. Die erste Digitalschaltung 7 ist bei spielsweise eine Interrupt-Signalquelle, die ein Interrupt- Signal über die Anzeigesignalleitung 5 an den Anzeigesignal eingang 4 des zugehörigen erfindungsgemäßen Zwischenspeicher bauelements 1 abgibt. Die Zwischenspeicherbauelemente 1 be sitzen neben dem Anzeigesignaleingang 4 einen Auslesesignal eingang 8. Die Auslesesignaleingänge 8 der verschiedenen di gitalen Zwischenspeicherbauelemente 1 des Zwischenspeicherre gisters 2 sind über eine gemeinsame Auslesesignalleitung 9 mit einem Auslesesteuerausgang 10 einer zweiten Digitalschal tung 11 verbunden. Die zweite Digitalschaltung 11 ist vor zugsweise eine CPU-Datenverarbeitungseinheit, die die von den Interrupt-Signalquellen 7 ausgelösten Interrupt-Signale ver arbeitet. Die digitalen Zwischenspeicherbauelemente 1 besit zen ferner jeweils einen Anzeigesignalausgang 12 zur Abgabe der von den Interrupt-Signalquellen 7 empfangenen Anzeigesig nalflanke. Die Anzeigesignalausgänge 12 der digitalen Zwi schenspeicherbauelemente 1 sind über Leitungen 13 mit Signal eingängen 14 einer Oder-Logikschaltung 15 verbunden. Die Oder-Logikschaltung 15 führt eine logische Oder-Verknüpfung der an den Signaleingängen 14 anliegenden Anzeigesignale durch. Die Oder-Logikschaltung 15 besitzt einen Ausgang 16, der über eine Anzeigesignalsteuerleitung 17 mit einem Steuer eingang 18 der zweiten Digitalschaltung 11 verbunden ist.

Die digitalen Zwischenspeicherbauelemente 1 besitzen ferner jeweils einen Datensignalausgang 19, der über Leitungen 20 mit einem als Datenbus 23 an einen Datenbuseingang 24 der zweiten Digitalschaltung 11 angeschlossen.

Die zweite Digitalschaltung 11 bzw. die CPU-Einheit 11 ist über einen Adreßbus 25 mit dem digitalen Zwischenspeicher 3 verbunden. Die zweite Digitalschaltung 11 ist ferner über ei ne Steuerleitung 26 an einen Steuereingang 27 des digitalen Zwischenspeichers 3 zu dessen Aktivierung bzw. Deaktivierung angeschlossen.

Die von den Interrupt-Signalquellen 7 abgegebenen Interrupt- Signale werden in den digitalen Zwischenspeicherbauelementen 1 des Zwischenspeicherregisters 2 zwischengespeichert. Die Oder-Logikschaltung 15 gibt ein Anzeigesignal über die Anzei gesteuerleitung 18 an die Datenverarbeitungseinheit 11 ab, welches anzeigt, das in mindestens einem der Zwischenspei cherbauelemente 1 ein Interrupt-Ereignis zwischengespeichert worden ist. Die Datenverarbeitungseinheit 11 gibt über die Ausleseleitung 9 ein Auslesesignal zum Auslesen der Zwischen speicherbauelemente 1 ab. Das N-Bit breite Zwischenspeicher register 2 wird über die Datenausgänge 19 der Zwischenspei cherbauelemente 1 ausgelesen. Die Datenverarbeitungseinheit 11 erhält über den N-Bit breiten Datenbus 23 die zwischenge speicherten Datenbits und erkennt in dem empfangenen N-Bit breiten Datenwert die gesetzten Datenbits und somit welche der N Interrupt-Signalquellen einen Interrupt gemeldet ha ben. Die Datenverarbeitungseinheit 11 führt entsprechend den gemeldeten Interrupt-Signalen notwendige Prozeßvorgänge durch.

Die erfindungsgemäßen digitalen Zwischenspeicherbauelemente 1 des in dem digitalen Zwischenspeicher 3 enthaltenen Zwischen speicherregisters 2 sind derart aufgebaut, dass sie sich nach erfolgter Übergabe der Anzeigesignalflanke bzw. Interrupt signals über die Anzeigesignalleitung 13, die Oder- Logikschaltung 15 und die Anzeigesteuerleitung 17 an die zweite Digitalschaltung 11 automatisch selbst zurücksetzen und sofort für die Übergabe einer weiteren Anzeigesignalflan ke bzw. Interrupt-Signalflanke an die zweite Digitalschaltung 11 bereit sind.

Die digitalen Zwischenspeicherbauelemente 1 des Zwischenspei cherregisters 2 benötigen kein Quittierungs- bzw. Rücksetz signal von der zweiten Digitalschaltung bzw. Datenverarbei tungseinheit 11 für den Rücksetzvorgang. Eine Totzeit zwi schen dem Zeitpunkt des Auslesevorgangs und dem Zeitpunkt, bei dem das Zwischenspeicherbauelement 1 für das Zwischenspei chern einer weiteren Interrupt-Signalflanke bereit ist, be steht nicht. Die Zwischenspeicherbauelemente 1 werden nicht durch einen Schreibzugriff der CPU-Datenverarbeitungseinheit 11 zurück gesetzt, sondern sind schaltungstechnisch derart ausgelegt, dass sie bei dem Auslesevorgang automatisch zu rückgesetzt werden. Die Zwischenspeicherbauelemente 1 spei chern hierzu einen auftretenden Interrupt nicht als einen Zu stand statisch ab, sondern ein auftretender Interrupt führt zu einem Zustandswechsel innerhalb des digitalen Zwischen speicherbauelements, der der nachgeschalteten Datenverarbei tungseinheit 11 gemeldet wird. Eine durch CPU- Datenverarbeitungseinheit 11 veranlaßte Lesezugriff auf das Zwischenspeicherregister 2 führt zu einem Vergleich der bei diesem Lesezugriff ausgelesenen Interruptdaten und der bei letzten Lesezugriff aufgetretenen Interruptdaten. Die Inter ruptdaten unterscheiden sich, wenn in der Zwischenzeit ein Interrupt-Ereignis in einer Interrupt-Signalquelle aufgetre ten ist und in dem zugehörigen Zwischenspeicherbauelement 1 zwischengespeichert wurde. Die erfindungsgemäße digitale Zwischenspeicherbauelement 1 speichert Zustandswechsel bzw. In terrupt-Signalflanken und keine Interrupt-Zustände ab.

Fig. 2 zeigt eine schaltungstechnische Realisierung einer besonders bevorzugten Ausführungsform eines digitalen Zwi schenspeicherbauelements 1 gemäß der Erfindung.

Das digitale Zwischenspeicherbauelement 1 besitzt einen An zeigesignaleingang 4 für das von der zugehörigen Interrupt signalquelle 7 empfangene Anzeigesignal, einen Auslesesignal eingang 8 für das von der digitalen Datenverarbeitungseinheit 11 erhaltene Auslesesignal, einen Anzeigesignalausgang 12 zur Abgabe der Anzeigesignalflanke an die Datenverarbeitungsein heit 11 und einen Datensignalausgang 19 zur Abgabe eines Zu standsdatums bzw. eines Zustandsbits an die Datenverarbei tungseinheit 11. Das digitale Zwischenspeicherbauelement 1 enthält ein erstes Flip-Flop 28 mit einem Takteingang 29 der über eine Leitung 30 mit dem Anzeigesignaleingang 4 verbunden ist. Der erste Flip-Flop 28 besitzt ferner einen Dateneingang 31 und einen Datenausgang 32. Das erfindungsgemäße digitale Zwischenspeicherbauelement 1 enthält ferner ein zweites Flip- Flop 33 mit einem Takteingang 34 und der über eine Leitung 35 mit dem Auslesesignaleingang 8 des digitalen Zwischenspei cherbauelements 1 verbunden ist. Das zweite Flip-Flop 33 be sitzt ebenfalls einen Dateneingang 36 und einen Datenausgang 37. Das digitale Zwischenspeicherbauelement 1 enthält ferner ein drittes Flip-Flop 38 mit einem Takteingang 39 der über eine Leitung 40 an den Auslesesignaleingang 8 angeschlossen ist. Das dritte Flip-Flop 38 besitzt einen Dateneingang 41 und einen Datenausgang 42. Bei den drei Flip-Flop-Schaltungen 28, 33, 38 des digitalen Zwischenspeicherbauelements 1 han delt es sich vorzugsweise um flankengetriggerte Flip-Flops, insbesondere D-Flip-Flops.

Neben den drei Flip-Flop-Schaltungen enthält das digitale Zwischenspeicherbauelement 1 ferner eine erste Zustandsver gleichslogikschaltung 42 die den Signalzustand an dem Datenausgang 32 des ersten Flip-Flops 28 und an dem Datenausgang 37 des zweiten Flip-Flops 33 vergleicht. Die erste Zustands vergleichslogikschaltung 43 besitzt zwei Signaleingänge 44, 45, wobei der erste Signaleingang 44 über eine Leitung 46 mit dem Datenausgang 32 des ersten Flip-Flops 28 verbunden ist und der zweite Signaleingang 45 über Leitungen 47, 48, 49 mit dem Datenausgang 37 des zweiten Flip-Flops 33 verbunden ist.

Das digitale Zwischenspeicherbauelement 1 enthält eine zweite Zustandsvergleichslogikschaltung 50 mit zwei Signaleingängen 51, 52. Die zweite Zustandsvergleichslogikschaltung 50 ver gleicht den Signalzustand an dem Datenausgang 37 des zweiten Flip-Flops 33 und den Signalzuständen an dem Datenausgang 42 des dritten Flip-Flops 38. Der erste Signaleingang 51 der zweiten Zustandsvergleichslogikschaltung 50 ist über eine Leitung 53 und über die Leitung 49 mit dem Datenausgang 37 des zweiten Flip-Flops 33 verbunden. Der zweite Signaleingang 52 der zweiten Zustandsvergleichslogikschaltung 50 ist über eine Leitung 54 an den Datenausgang 42 des dritten Flip-Flops 38 angeschlossen.

Bei den beiden Zustandsvergleichslogikschaltungen 43, 50 han delt es sich vorzugsweise um XOR-Logikgatter. Die Zustands vergleichslogikschaltungen 43, 50 besitzen jeweils einen Aus gang 55, 56. Dabei ist der Ausgang 55 der ersten Zustandsver gleichslogikschaltung 43 über eine Leitung 47 mit dem Anzei gesignalausgang 12 des digitalen Zwischenspeicherbauelements 1 verbunden. Der Ausgang 56 der zweiten Zustandsvergleichslo gikschaltung 50 ist über eine Leitung 58 mit dem Datensignal ausgang 19 des Zwischenspeicherbauelements 1 verbunden. Der Datenausgang 32 des ersten Flip-Flops 28 ist über eine Lei tung 59 an den Dateneingang 36 des zweiten Flip-Flops 33 an geschlossen. Der Datenausgang 37 des zweiten Flip-Flops 33 ist mit dem Eingang 45 der ersten Zustandsvergleichslogik schaltung 43, dem Signaleingang 51 der zweiten Zustandsver gleichslogikschaltung 50 und über eine Leitung 60 mit dem Da teneingang 41 des dritten Flip-Flops 38 verbunden. Ferner ist der Datenausgang 37 des zweiten Flip-Flops 33 über die Lei tung 48 mit dem Eingang 61 eine Inverterschaltung 62 verbun den, deren Ausgang 63 über eine Leitung 64 an den Datenein gang 31 des ersten Flip-Flops 28 angeschlossen ist.

Das zweite Flip-Flop 33 und das dritte Flip-Flop 38 bilden zusammen ein Schieberegister 65 innerhalb des digitalen Zwi schenspeicherbauelements 1.

Wie man aus Fig. 2 erkennen kann ist das erfindungsgemäße digitale Zwischenspeicherbauelement 1 zweistufig aufgebaut. Die erste Stufe besteht aus dem ersten Flip-Flop 28 und dem zweiten Flip-Flop 33 die zu verschiedenen Taktsystemen gehö ren. Das erste Flip-Flop 28 ist über den Takteingang 29 mit einer ersten Digitalschaltung, bspw. einer Interrupt-Signal quelle 7 verbunden, und das zweite Flip-Flop 33 ist über ei nen Takteingang 34 über den Auslesesignaleingang 8 und die Auslesesteuerleitung 9 an die zweite Digitalschaltung 11 bzw. die CPU-Datenverarbeitungseinheit 11 angeschlossen. Die In terrupt-Signalquellen 7 und die CPU-Datenverarbeitungseinheit 11 sind zueinander asynchron. Das Flip-Flop 28 der ersten Stufe des digitalen Zwischenspeicherbauelements 1 wird somit vor das Interrupt-Signalquellensystem gesetzt, während das zweite Flip-Flop 33 der ersten Stufe durch einen von der zweiten Digitalschaltung 11 stammende Auslesetaktsignal ge setzt wird. Das erste Flip-Flop 28 kann erst dann erneut ge setzt werden, wenn das zweite Flip-Flop 33 den entsprechenden Digitalwert von dem ersten Flip-Flop 28 übernommen hat. So lange das erste Flip-Flop 28 und das zweite Flip-Flop 33 an ihren Datenausgängen 32, 37 unterschiedliche Ausgangsdaten werte aufweisen, signalisiert die XOR-Logikschaltung 43 über den Anzeigesignalausgang 12 der nachgeschalteten Datenverar beitungseinheit 11 das Vorliegen eines Interrups.

Die zweite Stufe des digitalen Zwischenspeicherbauelements 1 besteht aus dem Schieberegister 65, dass das zweite Flip-Flop 33 und das dritte Flip-Flop 38 enthält. Die beiden Flip-Flops 33, 38 des Schieberegisters 65 werden mit dem an dem Auslese signaleingang 8 anliegenden Auslesesignaltakt gesetzt. Die XOR-Logikschaltung 50 vergleicht die Zustände an dem Signal ausgang 37 des zweiten Flip-Flops 33 und an dem Signalausgang 42 des dritten Flip-Flops 38 und erzeugt an seinem Signalaus gang 56 das zu lesende Datum bzw. Datenbit. Ein Lesezugriff der Datenverarbeitungseinheit 11 durch Anlegen eines Auslese signals an dem Auslesesignaleingang 8 führt somit zu einem Vergleich der Interruptdaten zu verschiedenen Zeitpunkten. Diese beiden Interruptdatenwerte unterscheiden sich nur dann, wenn in der Zwischenzeit ein Interrupt-Ereignis aufgetreten ist.

Fig. 3 zeigt Ablaufdiagramme zur Erläuterung der Funktions weise des digitalen Zwischenspeicherbauelements 1, wie es in Fig. 2 dargestellt ist.

Zum Zeitpunkt t₁ kommen die Interrupt-Signalflanke (INTR) und die Auslesesignalflanke (RD) fast gleichzeitig an den Signal eingängen 4, 8 des digitalen Zwischenspeicherbauelements 1 an. Der am Signalausgang 32 des ersten Flip-Flops 28 anlie gende Datenwert wird somit nicht an den Datenausgang 37 des zweiten Flip-Flops 33 übernommen. Dies hat zur Folge, dass an dem Signalausgang 32 des ersten Flip-Flops 28 und an dem Sig nalausgang 37 des zweiten Flip-Flops 33 unterschiedliche Da tenwerte anliegen, so dass die XOR-Logikschaltung 43 ein In terrupt-Anzeigesignal INTO an dem Anzeigesignalausgang 12 signalisiert.

Ein zweiter Interrupt zum Zeitpunkt t₂, der noch vor dem Aus lesen des ersten Interrupts auftritt, verändert den Zustand des digitalen Zwischenspeicherbauelements 1 nicht, so dass der zuerst aufgetretene Interrupt weiterhin signalisiert wird.

Zum Zeitpunkt t₃ wird der zuerst aufgetretene Interrupt in das Schieberegister 65 übernommen. Die ansteigende Auslesesignalflanke (RD) liegt zeitlich deutlich vor dem eigentli chen Auslesen des Datenbuses 23 und der Datenverarbeitungs einheit 11. Für das XOR-Gatter 50 steht somit ausreichend Zeit zur Verfügung den Signalzustand an dem Signalausgang 37 des zweiten Flip-Flops 33 mit dem Signalzustand an dem Sig nalausgang 42 des dritten Flip-Flops zu vergleichen. Durch die Übernahme des an dem Signalausgang 32 des ersten Flip- Flops 28 anliegenden Datenwertes (Q1) an debn Datenausgang 37 des zweiten Flip-Flops 33 wird das Interrupt-Flip-Flop 28 wieder scharf geschaltet, d. h. es ist für den Empfang eines erneuten Interrupt-Signals bereit, und das Interrupt- Anzeigesignal (INTO) wird zurückgesetzt. Da nur ein Datum (Q1) in das Schieberegister 65 übernommen wird, können Sig nalverzögerungen vernachlässigt werden.

Da zwischen den Zeitpunkten t₃ und t₄ in dem gezeigten Bei spiel kein Interrupt aufgetreten ist, zeigt ein erneutes Aus lesen des digitalen Zwischenspeicherbauelements 1 durch die Datenverarbeitungseinheit 11 eine logische 0 bzw. keinen In terrupt an dem Datenausgang 19 des Zwischenspeicherbauele ments 1 an (UDAT).

Zum Zeitpunkt t₅ tritt ein weiterer Interrupt auf und ändert den Datenwert (Q₁) an dem Signalausgang 32 des ersten Flip- Flops 28. Da der neue Datenwert (Q₁) am Signalausgang 32 des ersten Flip-Flops 28 immer invertiert zu dem Datenwert (Q2) am Signalausgang 37 des zweiten Flip-Flops 33 ist, wird an dem Anzeigesignalausgang 11 des digitalen Zwischenspeicher bauelements 1 erneut ein Interrupt (INTO) signalisiert.

Führt zu diesem Zeitpunkt die Datenverarbeitungseinheit 11 einen Lesezugriff auf das digitale Zwischenspeicherbauelement 1 durch, wird das Interrupt-Anzeigesignal (INTO) sofort wie der zurückgesetzt und das Interruptdatum auf dem Datenbus (UDAT) ausgegeben. Das Interruptdatum (UDAT) und das Inter rupt-Anzeigesignal (INTO) werden beide durch den Datenwert (Q2) am Signalausgang 37 des zweiten Flip-Flops 33 gesteuert.

Da der Datenwert (UDAT) erst mit der fallenden Signalflanke von der Datenverarbeitungseinheit 11 übernommen wird, kann zu diesem Zeitpunkt kein Interrupt verloren gehen. Zum Zeitpunkt t₇ wiederholt sich der im Zeitpunkt t₄ auftretende Vorgang.

Wie man aus dem Ablaufdiagramm erkennen kann, gehen zu den Zeitpunkten t₁ und t₆ während des Auslesens des Zwischenspei cherbauelements 1 keine Interrupt-Ereignisse verloren. Ist der Lesezugriff so früh, dass der am Signalausgang 32 des ersten Flip-Flops anliegende Datenwert nicht übernommen wer den konnte, wird über den Interrupt-Anzeigesignalausgang 12 (INTO) ein neues Interrupt-Ereignis angezeigt, das einerseits die Datenverarbeitungseinheit 11 bzw. den Mikroprozessor zum erneuten Auslesen des Zwischenspeicherbauelements 1 veran laßt. Wird umgekehrt der an dem Signalausgang 32 des ersten Flip-Flops anliegende Wert (Q1) gerade noch an dem Signalaus gang 37 des zweiten Flip-Flops übernommen, wird das Inter rupt-Anzeigesignal (INTO) sofort wieder zurückgenommen und das entsprechende Interruptdatum auf dem Datenbus 23 ausgege ben. Das erfindungsgemäße Zwischenspeicherbauelement 1 setzt sich nach dem Auslesevorgang automatisch selbst zurück und ist für die Übergabe eines weiteren Interrupts-Anzeige signals in die Datenverarbeitungseinheit 11 bereit. Dabei geht in keinem Fall ein Interruptdatum verloren, selbst wenn das Interrupt-Ereignis (INTR) und der Lesezugriff durch die Datenverarbeitungseinheit 11 (RD), wie z. B. zum Zeitpunkt t₁, gleichzeitig erfolgen. Das erfindungsgemäße digitale Zwi schenspeicherbauelement 1 ist somit stabil bzw. robust und bietet die Sicherheit das keine Interrupt-Ereignisse verloren gehen.

Bezugszeichenliste

1

Zwischenspeicherbauelement

2

Zwischenspeicherregister

3

Digitaler Zwischenspeicher

4

Anzeigesignaleingang

5

Leitung

6

Ausgang

7

Erste Digitalschaltung

8

Auslesesignaleingang

9

Auslesesteuerleitung

10

Auslesesteuerausgang

11

Zweite Digitalschaltung

12

Anzeigesignalausgang

13

Leitung

14

Eingang

15

Oder-Logikschaltung

16

Ausgang

17

Anzeigesteuerleitung

18

Anzeigesteuereingang

19

Datenausgang

20

Leitung

21

Datenbus

22

Datenbuseingang

23

Adreßbus

24

Steuerleitung

25

Steuereingang

26

Erstes Flip-Flop

27

Takteingang

28

Leitung

29

Dateneingang

30

Datenausgang

31

Zweites Flip-Flop

32

Takteingang

33

Leitung

34

Dateneingang

35

Datenausgang

36

Drittes Flip-Flop

37

Takteingang

38

Leitung

39

Dateneingang

40

Datenausgang

41

Zustandsvergleichslogikschaltung

42

Eingang

43

Eingang

44

Leitung

45

Leitung

46

Leitung

47

Leitung

48

Zustandsvergleichslogikschaltung

49

Eingang

50

Eingang

51

Leitung

52

Leitung

53

Ausgang

54

Ausgang

55

Leitung

56

Leitung

60

Leitung

61

Eingang

62

Inverterschaltung

63

Ausgang

64

Leitung

65

Schieberegister

Claims

1. Digitales Zwischenspeicherbauelement zur Übergabe von ei ner empfangenen Anzeigesignalflanke eines von einer ersten Digitalschaltung (7) erzeugten digitalen Anzeigesignals, das eine Zustandsänderung der ersten Digitalschaltung (7) an zeigt, an eine zweite Digitalschaltung (11), wobei die beiden Digitalschaltungen (7, 11) zueinander asynchron sind, dadurch gekennzeichnet, dass sich das digitale Zwischenspeicherbauelement (1) nach erfolgter Übergabe der Anzeigesignalflanke an die zweite Di gitalschaltung (11) selbst zurücksetzt und für die Übergabe einer weiteren Anzeigesignalflanke an die zweite Digital schaltung (11) bereit ist.

2. Digitales Zwischenspeicherbauelement nach Anspruch 1 dadurch gekennzeichnet, dass die erste Digitalschaltung (7) eine Interrupt-Signal quelle ist, die ein Interruptsignal als digitales Anzeigesig nal an das digitale Zwischenspeicherbauelement (1) abgibt.

3. Digitales Zwischenspeicherbauelement nach Anspruch 1 oder 2 dadurch gekennzeichnet, dass die zweite Digitalschaltung (11) eine CPU-Datenverarbei tungseinheit ist.

4. Digitales Zwischenspeicherbauelement nach einem der voran gehenden Ansprüche dadurch gekennzeichnet, dass das digitale Zwischenspeicherbauelement (1) von der zweiten Digitalschaltung (11) über eine Auslesesignalleitung (9) ein Auslesesignal zur Übergabe der Anzeigesignalflanke an die zweite Digitalschaltung (11) erhält.

5. Digitales Zwischenspeicherbauelement nach einem der voran gehenden Ansprüche dadurch gekennzeichnet, dass die Anzeigesignalflanke eine ansteigende oder eine ab fallende Signalflanke des digitalen Anzeigesignales ist.

6. Digitales Zwischenspeicherbauelement nach einem der voran gehenden Ansprüche dadurch gekennzeichnet,
dass das digitale Zwischenspeicherbauelement (1)
einen Anzeigesignaleingang (4) für das von der ersten Digi talschaltung (7) empfangene Anzeigesignal,
einen Auslesesignaleingang (8) für das von der zweiten Digi talschaltung (11) erhaltene Auslesesignal,
einen Anzeigesignalausgang (12) zur Abgabe der Anzeigesignal flanke an die zweite Digitalschaltung (11) und
einen Datensignalausgang (9) zur Abgabe eines Zustandsdatums an die zweite Digitalschaltung (11) aufweist.

7. Digitales Zwischenspeicherbauelement nach einem der voran gehenden Ansprüche dadurch gekennzeichnet,
dass das digitale Zwischenspeicherbauelement (1) aufweist:
ein erstes Flip-Flop (28) mit einem Takteingang (29), der an dem Anzeigesignaleingang (4) angeschlossen ist, einem Daten eingang (31) und einem Datenausgang (32),
ein zweites Flip-Flop (33) mit einem Takteingang (34), der an dem Auslesesignaleingang (8) angeschlossen ist, einem Daten eingang (36) und einem Datenausgang (37), und
ein drittes Flip-Flop (38) mit einem Takteingang (39), der an dem Auslesesignaleingang (8) angeschlossen ist, einem Daten eingang (41) und einem Datenausgang(42).

8. Digitales Zwischenspeicherbauelement nach einem der voran gehenden Ansprüche dadurch gekennzeichnet, dass die Flip-Flops (28, 33, 38) flankengetriggerte Flip- Flops sind.

9. Digitales Zwischenspeicherbauelement nach einem der voran gehenden Ansprüche dadurch gekenzeichnet, dass die Flip-Flops (28, 33, 38) flankengetriggerte D-Flip- Flops sind.

10. Digitales Zwischenspeicherbauelement nach einem der vo rangehenden Ansprüche dadurch gekennzeichnet,
dass das digitale Zwischenspeicherbauelement (1)aufweist:
eine erste Zustandsvergleichslogikschaltung (43), die den Zu stand der Datenausgänge (32, 37) des ersten Flip-Flops (28) und des zweiten Flip-Flops (33) vergleicht und deren Ausgang (55) mit dem Anzeigesignalausgang (12) des digitalen Zwi schenspeicherbauelements (1) verbunden ist,
eine zweite Zustandsvergleichslogikschaltung (50), die den Zustand der Datenausgänge (37, 42) des zweiten Flip-Flops (33) und des dritten Flip-Flops (38) vergleicht, und dessen Ausgang (56) mit dem Datensignalausgang (19) des digitalen Zwischenspeicherbauelements (1) verbunden ist.

11. Digitales Zwischenspeicherbauelement nach einem der vo rangehenden Ansprüche dadurch gekennzeichnet, dass die Zustandsvergleichslogikschaltungen (43, 50) XOR- Logikgatter sind.

12. Digitales Zwischenspeicherbauelement nach einem der vo rangehenden Ansprüche dadurch gekennzeichnet, dass der Datenausgang (32) des ersten Flip-Flops (28) mit ei nem Eingang (44) der ersten Zustandsvergleichslogikschaltung (43) und dem Dateneingang (36) des zweiten Flip-Flops (33) verbunden ist.

13. Digitales Zwischenspeicherbauelement nach einem der vo rangehenden Ansprüche dadurch gekennzeichnet, dass der Datenausgang (37) des zweiten Flip-Flops (33) mit einem Eingang (45) der ersten Zustandsvergleichslogikschal tung (43), einem Eingang (51) der zweiten Zustandsvergleichs logikschaltung (50), dem Dateneingang (41) des dritten Flip- Flops (38) und mit dem Eingang (61) einer Inverterschaltung (62) verbunden ist, deren Ausgang (63) an den Dateneingang (31) des ersten Flip-Flops (28) angeschlossen ist.

14. Digitales Zwischenspeicherbauelement nach einem der vo rangehenden Ansprüche dadurch gekennzeichnet, dass der Datenausgang (42) des dritten Flip-Flops (38) mit einem Eingang (52) der zweiten Zustandsvergleichslogikschal tung (50) verbunden ist.

15. Digitales Zwischenspeicherbauelement nach einem der vo rangehenden Ansprüche dadurch gekennzeichnet, dass das zweite Flip-Flop (33) und das dritte Flip-Flop (38) ein Schieberegister (65) bilden.

16. Digitales Zwischenspeicherbauelement nach einem der vo rangehenden Ansprüche dadurch gekennzeichnet, dass mehrere digitale Zwischenspeicherbauelemente (1) paral lel zu einem digitalen Zwischenspeicherregister (2) ver schaltbar sind.

17. Digitales Zwischenspeicherbauelement nach einem der vo rangehenden Ansprüche dadurch gekennzeichnet, dass die Anzeigesignalausgänge (12) der parallel geschalteten Zwischenspeicherbauelemente (1) des digitalen Zwischenspei cherregisters (2) mit den Signaleingängen (14) einer Oder- Logikschaltung (15) verbunden sind, die über eine Anzeige steuerleitung (17) an die zweite Digitalschaltung (11) angeschlossen ist, und dass die Datensignalausgänge (19) der pa rallel geschalteten Zwischenspeicherbauelemente (1) des digi talen Zwischenspeicherregisters (2) über einen Datenbus (23) an die zweite Digitalschaltung (11) angeschlossen ist.

18. Digitales Zwischenspeicherbauelement nach einem der vo rangehenden Ansprüche dadurch gekennzeichnet, dass das digitale Zwischenspeicherregister (2)und die Oder- Logikschaltung (15) in einem digitalen Zwischenspeicher (3) integriert sind.

19. Digitales Zwischenspeicherbauelement nach einem der vo rangehenden Ansprüche dadurch gekennzeichnet, dass der digitale Zwischenspeicher (3), in dem das digitale Zwischenspeicherbauelement (1) integriert ist, über einen Adreßbus (25) durch die zweite Digitalschaltung (11) adres sierbar ist.

20. Digitaler Zwischenspeicher (3) zur Übergabe von Anzeige signalflanken von mehreren ersten Digitalschaltungen (7-1 bis 7-N) an eine zweite Digitalschaltung (11), wobei der digitale Zwischenspeicher (3) ein Zwischenspeicherregister (2), das aus N parallel geschalteten Zwischenspeicherbauelementen (1) nach Anspruch 1 besteht und eine Oder-Logikschaltung (15),
deren Eingänge (14-1 bis 14-N) mit den Anzeigesignalausgängen (12-1 bis 12-N) der Zwischenspeicherbauelemente (1-1 bis 1-N) verbunden sind.
wobei der Ausgang (16) der Oder-Logikschaltung (15) über eine Anzeigesteuerleitung (17) an die zweite Digitalschaltung (11) angeschlossen ist,
wobei die Datensignalausgänge (19-1 bis 19-N) über einen N Bit breiten Datenbus (23) an die zweite Digitalschaltung (11) angeschlossen sind,
wobei die Anzeigesignaleingänge (4-1 bis 4-N) der Zwischen speicherbauelemente (1-1 bis 1-N) des Zwischenspeicherregisters (2) über Anzeigesignalleitungen (5-1 bis 5-N) mit N ers ten Digitalschaltungen (7-1 bis 7-N) verbunden sind und
wobei die Auslesesignaleingänge (8-1 bis 8-N) der N Zwischen speicherbauelemente (1-1 bis 1-N) des Zwischenspeicherregis ters (2) über eine Ausleseleitung (9) mit der zweiten Digi talschaltung (11) verbunden sind.