DE10043586B4

DE10043586B4 - DRAM cells with deep buried capacitors and overlying vertical transistors and a manufacturing method therefor

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Publication number: DE10043586B4
Application number: DE10043586A
Authority: DE
Inventors: Chao-chueh Shin-Pu Wu; Chia-Shun Hsiang Shan Hsiao
Original assignee: Promos Technologies Inc
Current assignee: Promos Technologies Inc
Priority date: 2000-09-05
Filing date: 2000-09-05
Publication date: 2005-07-28
Anticipated expiration: 2020-09-06
Also published as: DE10043586A1

Abstract

Verfahren zur Herstellung einer Mehrfachanordnung von DRAM-Zellen mit vertikalen Transistoren, die über tief eingegrabenen Kondensatoren ausgerichtet sind, die in tiefen Gräben (2) in einem Halbleitersubstrat (10) gebildet sind, in welchem eine DRAM-Zelle mit folgenden Schritten gebildet wird:
Bilden eines der tiefen Gräben (2),
Bilden einer ersten Kondensatorelektrode (14) an den Seiten des tiefen Grabens (2) durch Difiundieren eines Dotierstoffes,
Abscheiden einer dielektrischen Schicht (16) in dem tiefen Graben (2),
Bilden einer zweiten Kondensatorelektrode (18) durch Füllen des Grabens (2) mit einer ersten Polysiliciumschicht (18) von einem ersten Leitungstyp,
Bilden einer flachen Grabenisolierung (22), die sich von außerhalb des Grabens (2) über den Rand der zweiten Kondensatorelektrode erstreckt, und einer Gateisolierung (24) über der zweiten Kondensatorelektrode (18),
Bilden einer Wortleitung (26) aus einer zweiten Polysiliciumschicht vom ersten Leitungstyp über der Gateisolierung (24), einer oberen Abdeckisolierschicht (28) über der Wortleitung (26), und einer Isolierschicht (30), zu...A method of fabricating a multi-array of DRAM cells having vertical transistors aligned over deeply buried capacitors formed in deep trenches (2) in a semiconductor substrate (10) in which a DRAM cell is formed comprising the steps of:
Forming one of the deep trenches (2),
Forming a first capacitor electrode (14) on the sides of the deep trench (2) by diffusing a dopant,
Depositing a dielectric layer (16) in the deep trench (2),
Forming a second capacitor electrode (18) by filling the trench (2) with a first polysilicon layer (18) of a first conductivity type,
Forming a shallow trench isolation (22) extending beyond the trench (2) beyond the edge of the second capacitor electrode and a gate insulation (24) over the second capacitor electrode (18),
Forming a wordline (26) of a second polysilicon layer of the first conductivity type over the gate insulation (24), an upper capping insulating layer (28) over the wordline (26), and an insulating layer (30), to ...

Description

Diese Erfindung betrifft eine integrierte Schaltungsanordnung als Halbleitereinrichtung und insbesondere ein Verfahren zur Herstellung von tief eingegrabenen Kondensatoren mit darüberliegenden vertikalen, zylindrischen Transistoren (FET) für dynamische Speichereinrichtungen mit wahlfreiem Zugriff (DRAM), um eine sehr dichte Speicherzellenanordnung zu bilden.These The invention relates to an integrated circuit arrangement as a semiconductor device and more particularly to a method of making deeply buried ones Capacitors with overlying vertical, cylindrical transistors (FET) for dynamic memory devices random access (DRAM) to a very dense memory cell array to build.

Dynamische Speicherschaltungsanordnungen mit wahlfreiem Zugriff werden in der Elektronikindustrie zur Speicherung von Informationen als binäre Daten verwendet. Die DRAM Schaltungsanordnung, die auf Chips gebildet ist, die von Halbleitersubstraten abgeschnitten sind, besteht aus einer Mehrfachanordnung von Speicherzellen und enthält periphere Schaltungen zum wahlfreiem Zugriff auf die Speicherzellen, um die digitalen Informationen zu speichern und wiederzugewinnen. Die einzelne DRAM Zelle ist aus einem einzelnen FET (Feldeffekttransistor), der allgemein als ein Durchlasstransistor bezeichnet wird, und einem einzelnen Ladungsspeicherkondensator aufgebaut. Der Speicherkondensator wird üblicherweise in dem Halbleitersubstrat als ein Grabenkondensator gebildet, oder wird alternativ als ein gestapelter Kondensator über dem FET und innerhalb des Zellenbereichs gebildet.dynamic Random access memory arrays are disclosed in U.S. Patent Nos. 3,766,759 Electronics industry for storing information as binary data used. The DRAM circuit arrangement formed on chips that is cut off from semiconductor substrates consists of a multiple array of memory cells and includes peripheral circuits for random access to the memory cells to the digital Save and recover information. The single DRAM cell is a single FET (field effect transistor) that is general as a pass transistor, and a single one Charge storage capacitor constructed. The storage capacitor is usually formed in the semiconductor substrate as a trench capacitor, or is alternatively referred to as a stacked capacitor over the FET and within the Cell area formed.

In den letzten Jahren hat sich die Zellendichte auf dem DRAM Chip wegen der Verbesserungen bei der Halbleitertechnologie, wie der Fotolithographie mit hoher Auflösung und gerichtetem Plasmaätzen, dramatisch erhöht. Bei der zukünftigen DRAM Technologie wird eine Anzahl von Speicherzellen auf einem DRAM Chip, von denen jede ein Bit an Information speichert, erwartet, die ein Gigabit in den nächsten kommenden Jahren überschreiten wird. Wenn diese Zellendichte auf dem Chip erhöht wird, ist es notwendig, die Fläche einer jeden Zelle zu verringern, um eine vernünftige Chipgröße beizubehalten und die Schaltungsleistung zu verbessern.In In recent years, cell density has been on the DRAM chip because of improvements in semiconductor technology, such as photolithography with high resolution and directed plasma etching, increased dramatically. At the future DRAM technology will use a number of memory cells on a DRAM Chip, each of which stores a bit of information, expects the one gigabit in the next over coming years becomes. If this cell density is increased on the chip, it is necessary the area of each cell to maintain a reasonable chip size and to improve the circuit performance.

Unglücklicherweise wird es, wenn die Zellengröße abnimmt, notwendig, die Größe des Speicherkondensators zu verringern, damit der Kondensator auf innerhalb eines Zellen bereichs beschränkt wird. Dies ergibt eine verringerte Ladung, die in dem Kondensator gespeichert ist und es schwierig gemacht, sie während des Lesezyklus wegen des geringeren Signal/Rauschverhältnisses des Leseverstärkers zu erfassen. Diese flüchtigen Speicherzellen verlangen auch häufigere Auffrischungszyklen, damit ausreichend Ladung in dem Kondensator beibehalten wird. Deshalb besteht in der Elektronikindustrie ein großes Bedürfnis danach, den Kapazitätswert des Speicherkondensators zu erhöhen, während der Zellenbereich verringert wird.Unfortunately will it, when the cell size decreases, necessary, the size of the storage capacitor to decrease, allow the capacitor to within a cell range limited becomes. This results in a reduced charge in the capacitor saved and made it difficult to use during the reading cycle the lower signal-to-noise ratio of the sense amplifier capture. This volatile Memory cells also require more frequent ones Refresh cycles, so that sufficient charge in the capacitor is maintained. Therefore, there is an electronics industry great need for it, the capacity value to increase the storage capacitor, while the cell area is reduced.

Von den zwei Methoden hat der gestapelte Kondensator in den letzten Jahren beträchtliches Interesse wegen der Vielfalt der Möglichkeiten erfahren, wie die Kondensatorelektroden in der vertikalen (dritten) Dimension über dem FET und innerhalb des Zellenbereichs gebildet werden können, damit der Kapazitätswert erhöht wird, während der Zellenbereich verringert wird. Jedoch verlangt die grobe Topographie auf dem gestapelten Kondensator einen zusätzlichen Planarisierungsschritt, damit die Substratoberfläche eben wird, um zuverlässigere Submikrometer-Größenstrukturen herzustellen, und die Planarisierung ist ein teueres Verfahren, das auch den Produktionsausstoß verschlechtern kann.From The two methods have the stacked capacitor in the last Years considerable Interesting because of the variety of possibilities experienced as the Capacitor electrodes in the vertical (third) dimension above the FET and within the cell area can be formed so the capacity value elevated will, while the cell area is reduced. However, the rough topography requires an additional planarization step on the stacked capacitor, thus the substrate surface just becomes more reliable Sub-micron size structures planarization is an expensive process, that also worsen the production output can.

Alternativ können die DRAM Zellen unter Verwendung von tief eingegrabenen Kondensatoren hergestellt werden. Bei dieser Methode werden die FET Einrichtungen den Grabenkondensatoren benachbart gebildet, und dies begrenzt die Größenverringerung des Zellenbereichs. Jedoch bleibt, wenn der tiefe Graben in dem Substrat gebildet wird, die obere Oberfläche des Substrats relativ eben und steht zur Bildung der elektrischen Verbindungen zur Verfügung, die Submikrongröße haben.alternative can The DRAM cells are made using deeply buried capacitors become. In this method, the FET devices become the trench capacitors formed adjacent, and this limits the size reduction of the cell area. However, when the deep trench is formed in the substrate, the upper surface of the substrate is relatively flat and is the formation of the electrical Connections available, have the submicron size.

Mehrere Verfahren zur Herstellung von DRAMs mit tief eingegrabenen Kondensatoren sind berichtet worden. Zum Beispiel bildet Arnold, US Patent Nr. 5,937,296, einen vertikalen Transistor, bei dem die Gateelektrode in dem oberen Bereich des Grabens gebildet ist und die Source/Drain sind in dem Substrat gebildet. US Patent Nr. 5,302,541 von Akazawa zeigt einen vertikalen Transistor über einem Grabenkondensator, bei dem die Source/Drain in einem Material einer zweiten Leitfähigkeitsart in dem Graben gebildet sind, indem aus dotierten, isolierenden Oxidschichten herausdiffundiert wird. In dem US Patent Nr. 5,744,386 von Kenney wird ein vertikaler Transistor in dem Graben durch Epitaxie gebildet, wobei ein Gateoxid und Gateelektroden in dem Graben gebildet werden. Lim, US Patent Nr. 6,018,176, bildet einen vertikalen Transistor auf einem sich auf einem Isolator befindenden Siliciumsubstrat, wobei ein Kondensator über dem Transistor gestapelt ist.Several Method of making DRAMs with deep buried capacitors have been reported. For example, Arnold, US Pat. 5,937,296, a vertical transistor in which the gate electrode is formed in the upper region of the trench and the source / drain are formed in the substrate. U.S. Patent No. 5,302,541 to Akazawa shows a vertical transistor over a trench capacitor, wherein the source / drain in a material of a second conductivity type in the trench formed by doped, insulating oxide layers is diffused out. In U.S. Patent No. 5,744,386 to Kenney a vertical transistor is formed in the trench by epitaxy, wherein a gate oxide and gate electrodes are formed in the trench. Lim, US Pat. No. 6,018,176, forms a vertical transistor on a silicon substrate located on an insulator, being a capacitor over the transistor is stacked.

Wenn jedoch die Anzahl von Speicherzellen bei einer DRAM Einrichtung weiter vergrößert wird, besteht weiterhin in der Halbleiterindustrie ein großes Bedürfnis, die Fläche der Speicherzelle zu verringem, während ausreichend Kapazität beibehalten und ein preisgünstiges Herstellungsverfahren bereitgestellt wird.If however, the number of memory cells in a DRAM device is further increased exists continue in the semiconductor industry a great need to increase the area of Memory cell to reduce while sufficient capacity maintained and a low-priced Manufacturing process is provided.

In dem US Patent Nr. 5,256,588 wird ein Herstellungsverfahren für eine DRAM-Zelle für eine Mehrfachanordnung von DRAM Zellen mit vertikalen Transistoren, die über tief eingegrabenen Kondensatoren ausgerichtet sind, die in tiefen Gräben in einem Halbleitersubstrat gebildet sind, offenbart, mit den Schritten: Bilden einer Wortleitung aus einer Polysiliciumschicht von einem ersten Leitungstyp über einer Gateisolierung, einer oberen Abdeckisolierschicht über der Wortleitung und einer Isolierschicht, zu der die Polysiliciumschicht koplanar ist, wobei das Gateisolieroxid eine Kondensatorelektrode von der Wortleitung isoliert, Bilden einer Öffnung durch die Abdeckisolierschicht , die Wortleitung und das Gateisolieroxid bis zu der anderen Kondensatorelektrode, Bilden eines Sourcebereichs, Bilden eines Gateoxids auf den Seitenwänden der Wortleitung in der Öffnung, Füllen der Öffnung mit einer weiteren Polysiliciumschicht von einem zweiten Leitungstyp, um einen Kanal eines vertikalen Transistors zu bilden, und Bilden eines Drainbereichs auf der oberen Oberfläche der weiteren Polysiliciumschicht.In US Pat. No. 5,256,588, a method of manufacturing a DRAM cell for a multi-array of DRAM cells with vertical Transistors aligned over deeply buried capacitors formed in deep trenches in a semiconductor substrate, comprising the steps of: forming a wordline of a polysilicon layer of a first conductivity type over a gate insulation, a top capping insulating layer over the wordline, and an insulating layer; wherein the polysilicon layer is coplanar, the gate insulating oxide isolating a capacitor electrode from the wordline, forming an opening through the capping insulating layer, the wordline and the gate insulating oxide to the other capacitor electrode, forming a source region, forming a gate oxide on the sidewalls of the wordline in the opening Filling the opening with another polysilicon layer of a second conductivity type to form a channel of a vertical transistor and forming a drain region on the upper surface of the further polysilicon layer.

Aufgabe dieser Erfindung ist es, eine sehr dichte Mehrfachanordnung von Speicherzellen auf einem DRAM Chip zu schaffen, wobei ein Kondensator in einem tiefen Graben mit einem vertikalen, zylindrischen Transistor gebildet wird, der über dem Kondensator ausgerichtet ist, wobei ein kostengünstiges Verfahren geschaffen wird.task This invention is a very dense array of To create memory cells on a DRAM chip, using a capacitor in a deep trench with a vertical, cylindrical transistor is formed over aligned with the capacitor, being a cost effective method is created.

Von Vorteil ist es bei dieser Erfindung, den vertikalen, zylindrischen Transistor zu bilden, indem der FET Kanal in einer Öffnung in der Wortleitung gebildet und über dem Kondensator im tiefen Graben ausgerichtet wird.From Advantage is it in this invention, the vertical, cylindrical Transistor to form by the FET channel in an opening in the wordline is formed and over The capacitor is aligned in the deep trench.

Des Weiteren ist ein Vorteil dieser Erfindung, eine Mehrfachanordnung von Bit-Leitungen zu bilden, die zu den Wortleitungen orthogonal und über den Öffnungen ausgerichtet sind, die die FET Kanäle aufweisen.Of Another advantage of this invention is a multiple array of bit lines orthogonal to the word lines and over the openings aligned with the FET channels.

Lösungen dieser Aufgabe sind in den unabhängigen Ansprüchen angegegeben.Solutions to this Task are in the independent claims been given.

Vorteilhafte Weiterbildungen sind den abhängigen Ansprüchen zu entnehmen.advantageous Further education is dependent claims refer to.

Entsprechend den Zielsetzungen der vorliegenden Erfindung werden ein Verfahren und ein Aufbau zur Herstellung einer Mehrfachanordnung von DRAM Zellen beschrieben, die tief eingegrabene Kondensatoren und vertikale Feldeffekttransistoren aufweisen, die über dem tief eingegrabenen Kondensatoren ausgerichtet sind, damit die Zellenfläche verringert und die DRAM Zellendichte dramatisch erhöht wird.Corresponding The objects of the present invention are a process and a structure for fabricating a multiple array of DRAM Cells are described, the deep buried capacitors and vertical Field effect transistors have over the deeply buried Capacitors are aligned so that reduces the cell area and the DRAM cell density is increased dramatically.

Das Verfahren zur Herstellung dieser Mehrfachanordnung von DRAM Zellen mit vertikalen FETs über Kondensatoren wird nun kurz beschrieben. Das Verfahren besteht darin, ein Halbleitersubstrat bereitzustellen, vorzugsweise ein P^– dotiertes Einkristall-Siliciumsubstrat. Tief eingegrabene Kondensatoren werden herkömmlich in dem Substrat gebildet. Die tief eingegrabenen Kondensatoren werden gebildet, indem eine als Muster ausgebildete, harte Maske aus Siliciumoxid/Siliciumnitrid durch chemische Dampfabscheidung (CVD) verwendet und anisotropes Plasmaätzen eingesetzt wird, um tiefe Gräben in das Siliciumsubstrat zu ätzen. Eine dünne, dielektrische Schicht wird in den tiefen Gräben gebildet, damit eine dielektrische Schicht zwischen den Elektroden eines Kondensators gebildet wird. Dann werden die Gräben mit einem ersten Polysilicium gefüllt, um die Kondensatorelektroden zu bilden, und jenes dient auch als Knotenkontakte bzw. Anschluss für die Kondensatoren. Als nächstes wird eine flache Grabenisolierung (STI) gebildet, damit die Mehrfachanordnung von tiefen Gräben umgeben und elektrisch isoliert wird. Die flache Grabenisolierung bildet auch andere aktive Bereiche der Einrichtung, wie die peripheren Bereiche der Einrichtung auf dem DRAM Chip. Die flache Grabenisolierung wird gebildet, indem zuerst der CVD SiO₂ Bereich der harten Maske entfernt wird. Dann werden eine flache Graben-Fotoresistmaske und ein Plasmaätzbereich verwendet, um das Muster des Si₃N₄ Bereichs der harten Maske herzustellen und die flachen Gräben in das Substrat zu ätzen. Die flachen Gräben werden so gebildet, dass sie sich teilweise nach innen über den Rand der tief eingegrabenen Kondensatoren erstrecken und aktive Bereiche der Einrichtung über den tief eingegrabenen Kondensatoren aus erstem Polysilicium belassen. Die flache Grabenisolierung wird abgeschlossen, indem eine Isolierschicht abgeschieden und diese zurückgeschliffen wird. Ein Gateisolationsoxid bleibt nach CMP auf der Oberfläche der ersten Polysiliciumschicht in den tief eingegrabenen Kondensatoren zurück. Als nächstes wird eine N dotierte, zweite Polysiliciumschicht, die eine obere bzw. Abdeckisolierschicht aufweist, abgeschieden und als Muster gebildet, um Wortleitungen zu bilden, die sich über die tief eingegrabenen Kondensatoren erstrecken. Eine Isolierschicht wird auf den Wortleitungen abgeschieden und zurückgeschliffen, damit die Abdeckisolierschicht auf den Wortleitungen freiliegt und eine ebene Oberfläche geschaffen wird.The method of fabricating this array of DRAM cells with vertical FETs via capacitors will now be briefly described. The method is to provide a semiconductor substrate, preferably a P ^- doped single crystal silicon substrate. Deep buried capacitors are conventionally formed in the substrate. The deep buried capacitors are formed by using a patterned hard mask of silicon oxide / silicon nitride by chemical vapor deposition (CVD) and employing anisotropic plasma etching to etch deep trenches into the silicon substrate. A thin dielectric layer is formed in the deep trenches to form a dielectric layer between the electrodes of a capacitor. Then, the trenches are filled with a first polysilicon to form the capacitor electrodes, and that also serves as node contacts for the capacitors. Next, a shallow trench isolation (STI) is formed to surround the array of deep trenches and to electrically isolate it. The shallow trench isolation also forms other active areas of the device, such as the peripheral areas of the device on the DRAM chip. The shallow trench isolation is formed by first removing the CVD SiO ₂ region of the hard mask. Then, a shallow trench photoresist mask and a plasma etching area are used to form the pattern of the Si ₃ N ₄ region of the hard mask and to etch the shallow trenches into the substrate. The shallow trenches are formed to extend partially inwardly beyond the edge of the deeply buried capacitors and leave active areas of the device above the deeply buried first-polysilicon capacitors. The shallow trench isolation is completed by depositing an insulating layer and grinding it back. A gate insulation oxide remains after CMP on the surface of the first polysilicon layer in the deep buried capacitors. Next, an N-doped second polysilicon layer having a top insulating layer is deposited and patterned to form word lines extending over the deeply buried capacitors. An insulating layer is deposited on the word lines and ground back to expose the cap insulating layer on the word lines and to provide a flat surface.

Ein wesentliches Merkmal dieser Erfindung ist, eine Mehrfachanordnung von Öffnungen in die Abdeckisolierschicht, in die Wortleitungen aus Polysilicium und in das Gateisolieroxid zu ätzen. Die Öffnungen sind über der ersten Polysiliciumschicht (Kondensatorelektrode) in den tief eingegrabenen Kondensatoren ausgerichtet. Die Sourcebereiche für die vertikalen Transistoren werden in der ersten Polysiliciumschicht, die in den Öffnungen freiliegen, durch Ionenimplantation gebildet. Ein Gateoxid wird auf den Seitenwänden der Wortleitungen aus Polysilicium in den Öffnungen nach dem Ätzen des Bodenoxids gebildet. Dann wird eine P dotierte, dritte Polysiliciumschicht ausreichend dick abgeschieden, damit die Öffnungen gefüllt werden, und wird auf die Isolierschicht zurückgeschliffen, damit FET Kanalzylinder gebildet werden. Die Drainbereiche für die vertikalen Transistoren werden in der oberen Oberfläche der P dotierten, dritten Polysiliciumschicht, die in den Öffnungen freiliegt, durch Ionenimplantation eines N Dotiennittels gebildet. Eine N dotierte, vierte Polysiliciumschicht wird abgeschieden und als Muster ausgebildet, damit eine Mehrfachanordnung von Bit-Leitungen, die zu den Wortleitungen orthogonal sind, über den Öffnungen gebildet und elektrisch mit den Drainbereichen kontaktiert wird, womit die Mehrfachanordnung von DRAM Zellen hoher Dichte abgeschlossen wird. Die vierte Polysiliciumschicht kann eine obere Silicumdioxid-Metallschicht umfassen, damit der elektrische Widerstand verringert und die Schaltungsleistung verbessert wird.An essential feature of this invention is to etch a multiple array of openings in the capping insulating layer, polysilicon word lines and gate insulating oxide. The openings are aligned over the first polysilicon layer (capacitor electrode) in the deeply buried capacitors. The source regions for the vertical transistors are formed in the first polysilicon layer exposed in the openings by ion implantation. A gate oxide is deposited on the sidewalls of the Polysi wordlines licium formed in the openings after the etching of the soil oxide. Then, a P-doped third polysilicon layer is deposited sufficiently thick to fill the openings, and is ground back onto the insulating layer to form FET channel cylinders. The drain regions for the vertical transistors are formed in the upper surface of the P-doped third polysilicon layer exposed in the openings by ion implantation of an N-type dopant. An N doped fourth polysilicon layer is deposited and patterned to form a multi-array of bit lines orthogonal to the word lines across the openings and to be electrically contacted to the drain regions, thus completing the array of high density DRAM cells , The fourth polysilicon layer may include a top silicon dioxide metal layer to reduce electrical resistance and improve circuit performance.

Die Zielsetzungen und Vorteile dieser Erfindung werden am besten unter Bezugnahme auf die beigefügten Zeichnungen, die Figuren und die Ausführungsformen verstanden.The Objectives and advantages of this invention are best discussed below Reference to the attached Drawings, the figures and the embodiments understood.

Der Erfindungsgegenstand wird im Folgenden anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnungen näher erläutert.Of the Subject of the invention will be described below with reference to embodiments explained in more detail with reference to the drawings.

1A bis 6A zeigen schematisch Schnittansichten der Abfolge der Verfahrensschritte zur Herstellung von DRAM Zellen, die vertikale, zylindrische Transistoren (FETs) aufweisen, die über den DRAM Speicherkondensatoren ausgerichtet sind. Eine einer Vielzahl von DRAM Zellen ist in den Zeichnungen gezeigt. 1A to 6A 12 schematically illustrate cross-sectional views of the sequence of process steps for fabricating DRAM cells having vertical cylindrical transistors (FETs) aligned over the DRAM memory capacitors. One of a plurality of DRAM cells is shown in the drawings.

1B bis 6B zeigen schematische Draufsichten auf vier benachbarte DRAM Zellen, die der Abfolge der Schnittansichten zur Herstellung von DRAM Zellen mit vertikalen Transistoren der 1A-6A entsprechen. 1B to 6B FIG. 12 are schematic plan views of four adjacent DRAM cells showing the sequence of sectional views for fabricating vertical transistor DRAM cells. FIG 1A - 6A correspond.

Das Verfahren zur Herstellung von DRAMs mit vertikalen, zylindrischen Transistoren, die über den tief eingegrabenen Kondensatoren zur Erhöhung der Zellendichte ausgerichtet sind, wird nun ausführlich beschrieben. Obgleich das Verfahren nur zur Herstellung von DRAM Einrichtungen mit tief eingegrabenen Kondensatoren und vertikalen N Transistoren beschrieben ist, versteht es sich, dass, indem zusätzliche Arbeitsschritte eingeschlossen werden, sowohl herkömmliche N FETs und P FETs ebenfalls gebildet werden können, wie es zur Herstellung von CMOS Schaltungen für die Peripherieschaltungen auf der DRAM Einrichtung verlangt wird.The Method of making DRAMs with vertical, cylindrical Transistors over the deeply buried capacitors aligned to increase the cell density are now in detail described. Although the method is only for the production of DRAM Devices with deep buried capacitors and vertical N transistors is described, it is understood that by adding additional Work steps are included, both conventional N FETs and P FETs can also be formed as is for manufacturing of CMOS circuits for the peripheral circuits on the DRAM device is required.

Bezugnehmend auf 1A beginnt das Verfahren zur Herstellung dieser tief eingegrabenen Kondensatoren mit vertikalen N FETs damit, dass ein Halbleitersubstrat 10 bereitgestellt wird. Das Substrat ist vorzugsweise ein P^– dotiertes Einkristallsilicium mit einer <100> Kristallausrichtung.Referring to 1A The process of making these deep buried capacitors with vertical N FETs starts with a semiconductor substrate 10 provided. The substrate is preferably a P ^- doped single crystal silicon with a <100> crystal orientation.

Als nächstes werden die tief eingegrabenen Kondensatoren in dem Substrat 10 gebildet, wie es allgemein in der Industrie ausgeführt wird. Kurz gesagt werden herkömmliche, fotolithographische Techniken und anisotropes Plasmaätzen verwendet, um eine Mehrfachanordnung von Öffnungen in einer harten Maske auf dem Substrat 10 zu bilden, die dann verwendet werden, tiefe Gräben 2 in das Substrat 10 zu ätzen. Typischerweise besteht die harte Maskenschicht aus einer Isolierschicht, wie Siliciumoxid (nicht gezeigt), und einer Isolierschicht (pad layer) 12 aus Siliciumnitrid (Si₃N₄). Die Schicht 12 wird durch chemische Dampfabscheidung (CVD) unter Verwendung eines Reaktionsgases abgeschieden, wie Dichlorsilan (SiCl₂H₂) und Ammonium (NH₃), und wird mit einer bevorzugten Dicke von zwischen ungefähr 150 bis 200 nm abgeschieden. Die Mehrfachanordnung aus tiefen Gräben 2 wird dann in das Silicumsubstrat 10 geätzt, wobei Ätzen mit einem Plasma hoher Dichte (HDP) oder reaktives Ionenätzen (RIE) verwendet wird, und vorzugsweise ein Ätzgas auf Fluorbasis, wie NF₃ + HBr, verwendet wird. Die Gräben werden typischerweise auf eine Tiefe von ungefähr 7 bis 8 Mikrometer (μm) geätzt und haben typischerweise eine Breite W von ungefähr 0,2 bis 0,3 μm. In 1A sind nur ein einzelner Graben und ein oberer Bereich des Grabens gezeigt, um die Zeichnungen zu vereinfachen. Der Querschnitt in 1A ist der Querschnitt durch den Bereich 1A-1A' in der Draufsicht der 1B, die den Layout für vier benachbarte Öffnungen 2 tiefer Gräben zeigt, die in das Substrat 10 geätzt sind. Nach dem Ätzen der Gräben 2 wird der Siliciumoxidanteil der harten Maske entfernt und die Si₃Na Isolierschicht 12 wird als eine Sperrschicht gegen Oxidation und als eine Ätzmaske beim Rückschleifen beibehalten.Next, the deep buried capacitors in the substrate 10 formed as is commonly practiced in the industry. Briefly, conventional photolithographic techniques and anisotropic plasma etching are used to provide multiple array of openings in a hard mask on the substrate 10 then used deep trenches 2 in the substrate 10 to etch. Typically, the hard mask layer consists of an insulating layer, such as silicon oxide (not shown), and an insulating layer (pad layer). 12 of silicon nitride (Si ₃ N ₄ ). The layer 12 is deposited by chemical vapor deposition (CVD) using a reaction gas, such as dichlorosilane (SiCl ₂ H ₂ ) and ammonium (NH ₃ ), and is deposited to a preferred thickness of between about 150 to 200 nm. The multiple arrangement of deep trenches 2 is then in the silicon substrate 10 etching using high-density plasma (HDP) or reactive ion etching (RIE) etching, and preferably using a fluorine-based etching gas such as NF ₃ + HBr. The trenches are typically etched to a depth of about 7 to 8 micrometers (μm) and typically have a width W of about 0.2 to 0.3 μm. In 1A only a single trench and an upper portion of the trench are shown to simplify the drawings. The cross section in 1A is the cross section through the area 1A - 1A ' in the plan view of 1B covering the layout for four adjacent openings 2 deep trenches showing in the substrate 10 are etched. After etching the trenches 2 The silica content of the hard mask is removed and the Si ₃ Na insulating layer 12 is maintained as a barrier to oxidation and as an etch mask during back grinding.

Unter weiterer Bezugnahme auf 1A werden die Kondensatorelektroden (erste Elektroden) 14 in dem Silicumsubstrat 10 nahe den tiefen Gräben 2 gebildet, indem ein Dotiermittel, wie Arsen, diffundiert wird. Typischerweise werden die Kondensatorelektroden 14 mit einer Konzentration von zwischen ungefähr 5 × 10¹⁹ und 1 × 10²⁰ Atome/cm³ dotiert. Als nächstes wird eine dünne, dielektrische Schicht 16 auf der freigelegten Silicumoberfläche in den tiefen Gräben 2 gebildet, damit eine dielektrische Schicht 16 zwischen den Elektroden gebildet wird. Typischerweise wird die dielektrische Schicht durch Abscheiden einer Si₃N₄ Schicht durch LPCVD mit einer Dicke von zwischen ungefähr 40 und 5 nm gebildet, und das Si₃Na wird thermisch oxidiert, damit eine Siliciumoxid/Siliciumnitrid/Siliciumoxid (ONO) Schicht gebildet wird und Nadelspitzenlöcher in der dielektrischen Schicht 16 aus Si₃N₄ verringert werden. Dann werden die Gräben 2 mit einer ersten Polysiliciumschicht 18 gefüllt, damit die Grabenkondensatorelektroden (zweite Elektroden) gebildet werden, die auch die Knotenkontakte 18 für die Kondensa toren sind. Typischerweise wird die erste Polysiliciumschicht 18 durch CVD abgeschieden und vor Ort mit einem N Dotiermittel, wie Phosphor, mit einer Konzentration zwischen ungefähr 5 × 10¹⁹ und 1 × 10²⁰ Atome/cm³ dotiert. Das Polysilicium wird auf die Sperrschicht 12 zurückgeschliffen, damit die Kondensatorelektroden 18 aus Polysilicium gebildet werden. Bei dieser Erfindung wird das Polysilicium 18 weiter unter Verwendung von Plasmaätzen auf ungefähr 50 nm unterhalb der Oberfläche des Silicumsubstrats 10 zurückgenommen. Ein Gateisolieroxid wird später in der Ausnehmung gebildet, um zu vehindern, dass ein elektrischer Kurzschluss zwischen der Gateelektrode des vertikalen Transistors und dem Kondensator auftritt.With further reference to 1A become the capacitor electrodes (first electrodes) 14 in the silicon substrate 10 near the deep trenches 2 is formed by diffusing a dopant such as arsenic. Typically, the capacitor electrodes 14 doped at a concentration of between about 5 × 10 ¹⁹ and 1 × 10 ²⁰ atoms / cm ³ . Next, a thin, dielectric layer 16 on the exposed silicon surface in the deep trenches 2 formed so that a dielectric layer 16 is formed between the electrodes. Typically, the dielectric layer is formed by depositing an Si ₃ N ₄ layer by LPCVD to a thickness of between about 40 and 5 nm, and the Si ₃ Na is thermally oxidized to form a silicon oxide / silicon nitride / silicon oxide (ONO) layer and needle tip holes in the dielectric layer 16 be reduced from Si ₃ N ₄ . Then the trenches 2 with a first polysilicon layer 18 filled so that the trench capacitor electrodes (second electrodes) are formed, which are also the node contacts 18 for the capaci tors are. Typically, the first polysilicon layer becomes 18 deposited by CVD and doped on-site with an N dopant, such as phosphorus, at a concentration between about 5 × 10 ¹⁹ and 1 × 10 ²⁰ atoms / cm ³ . The polysilicon is applied to the barrier layer 12 ground back so that the capacitor electrodes 18 be formed of polysilicon. In this invention, the polysilicon 18 further using plasma etching to about 50 nm below the surface of the silicon substrate 10 withdrawn. A gate insulating oxide is later formed in the recess to prevent an electrical short between the gate electrode of the vertical transistor and the capacitor.

Unter weiterer Bezugnahme auf 1A werden flache Grabenisolierbereiche gebildet, um die Mehrfachanordnung tiefer Gräben 2 zu umgeben und elektrisch zu isolieren und um andere aktive Bereiche der Einrichtung zu bilden. Die flache Grabenisolierung wird unter Verwendung einer Fotoresistmaske 20 und von Plasmaätzen gebildet, um die Si₃Na Schicht 12 der harten Maske als Muster auszubilden und flache Gräben zu ätzen, die sich teilweise nach innen über den Rand der Elektroden 18 des tiefen Grabenkondensators erstrecken, wobei ein Polysiliciumbereich 18' über den tief eingegrabenen Kondensatoren belassen wird. Der Bereich der Fotoresistmaske 20 über den tiefen Grabenkondensatoren ist in 1A gezeigt. Die flachen Gräben werden auch geätzt, damit aktive Bereiche der Einrichtung anderswo auf dem Substrat gebildet werden.With further reference to 1A shallow trench isolation regions are formed to form the array of deep trenches 2 to surround and electrically isolate and to form other active areas of the facility. The shallow trench isolation is done using a photoresist mask 20 and formed by plasma etching to the Si ₃ Na layer 12 form the hard mask as a pattern and etch shallow trenches that extend partially inward beyond the edge of the electrodes 18 of the deep trench capacitor, wherein a polysilicon region 18 ' is left over the deeply buried capacitors. The area of the photoresist mask 20 over the deep trench capacitors is in 1A shown. The shallow trenches are also etched so that active areas of the facility are formed elsewhere on the substrate.

Nun auf 2A Bezug nehmend wird nach dem Ätzen der flachen Gräben auf eine Tiefe zwischen ungefähr 300 und 400 nm eine kurze thermische Oxidation durchgeführt, um eine Oberflächenbeschädigung des Siliciumsubstrats 10 in den flachen Gräben zu verringern. SiO₂ 22 wird durch CVD abgeschieden und zurückgeschliffen, damit die flache Grabenisolierung (STI) 22 gebildet wird. Ein Teil des CVD SiO₂ 22 bleibt über dem Polysiliciumbereich 18' und dient als Gateisolieroxid 24, damit ein Kurzschluss zwischen den Kondensatorknoten und den Gateelektroden der vertikalen Transistoren vermieden wird. Alternativ kann das CVD Oxid 22 selektiv auf die Oberfläche des Polysiliciumbereichs 18' zurückgeätzt werden, und ein zusätzliches Gateisolieroxid 24 kann mit einer bevorzugten Dicke von zwischen ungefähr 40 und 60 nm und insbesondere mit einer Dicke von 50 nm abgesetzt werden. 2B zeigt eine Draufsicht auf vier benachbarte Speicherzellen, und der Schnitt durch den Bereich 2A-2A' der 2B ist in 2A für eine der vier benachbarten Speicherzellen gezeigt. Die gestrichelte Linie 3 in 2B ist der Umfang des oberen Bereiches eines Polysiliciumbereichs 18', der zu der Kondensatoröffnung 2 ausgerichtet ist.Now up 2A Referring to FIG. 2, after etching the shallow trenches to a depth of between about 300 and 400 nm, a short thermal oxidation is performed to cause surface damage to the silicon substrate 10 to reduce in the shallow trenches. SiO ₂ 22 is deposited by CVD and ground back to allow shallow trench isolation (STI) 22 is formed. Part of the CVD SiO ₂ 22 stays above the polysilicon area 18 ' and serves as a gate insulating oxide 24 to avoid a short circuit between the capacitor nodes and the gate electrodes of the vertical transistors. Alternatively, the CVD oxide 22 selectively on the surface of the polysilicon region 18 ' etched back, and an additional gate insulating oxide 24 can be deposited with a preferred thickness of between about 40 and 60 nm and especially with a thickness of 50 nm. 2 B shows a plan view of four adjacent memory cells, and the section through the area 2A - 2A ' of the 2 B is in 2A for one of the four adjacent memory cells shown. The dashed line 3 in 2 B is the perimeter of the top of a polysilicon area 18 ' leading to the condenser opening 2 is aligned.

Auf 3A und insbesondere auf das Verfahren der Erfindung Bezug nehmend wird eine N dotierte, zweite Polysiliciumschicht 26 mit einer Abdeckisolierschicht 28 abgeschieden und als Muster ausgebildet, damit Wortleitungen 26 gebildet werden, die sich über die tief eingegrabenen Kondensatorbereiche 18' erstrecken. 3B zeigt eine Draufsicht auf vier benachbarte Speicherzellen, und der Schnitt durch den Bereich 3A-3A' der 3B ist in 3A für eine der vier benachbarten Speicherzellen gezeigt. Die zweite Polysiliciumschicht 26 wird unter Verwendung von LPCVD abgeschieden, beispielsweise mit Silan (SiOH₄) als Reaktionsgas und wird vor Ort oder durch Ionenimplantation eines N Dotiermittels, wie Phosphor, mit einer Endkonzentration von zwischen 1 × 10¹⁹ und 5 × 10¹⁹ Atome/cm³ dotiert. Die zweite Polysiliciumschicht 26 wird mit einer bevorzugten Dicke von zwischen ungefähr 180 und 550 nm und insbesondere mit einer Dicke von ungefähr 200 nm abgeschieden. Die zweite Polysiliciumschicht 26 wird unter Verwendung herkömmlicher fotolithographischer Techniken und anisotropen Plasmaätzens als Muster ausgebildet, um die Wortleitungen 26 zu bilden.On 3A and more particularly to the method of the invention, an N doped second polysilicon layer is used 26 with a cover insulating layer 28 deposited and patterned to allow wordlines 26 formed over the deeply buried capacitor areas 18 ' extend. 3B shows a plan view of four adjacent memory cells, and the section through the area 3A - 3A ' of the 3B is in 3A for one of the four adjacent memory cells shown. The second polysilicon layer 26 is deposited using LPCVD, for example with silane (SiOH ₄ ) as the reaction gas, and is doped on site or by ion implantation of an N-type dopant such as phosphorus at a final concentration of between 1 × 10 ¹⁹ and 5 × 10 ¹⁹ atoms / cm ³ . The second polysilicon layer 26 is deposited to a preferred thickness of between about 180 and 550 nm, and more preferably about 200 nm thick. The second polysilicon layer 26 is patterned using conventional photolithographic techniques and anisotropic plasma etching to form the word lines 26 to build.

Die obere Isolierschicht 28 ist aus Si₃N₄ oder SiO₂, die durch CVD in einer Dicke zwischen ungefähr 30 und 80 nm und insbesondere einer Dicke von ungefähr 50 nm abgeschieden wird. Als nächstes wird eine Isolierschicht 30 über den Wortleitungen 26 abgeschieden. Die Schicht 30 ist aus SiO₂ oder einem dotieren SiO₂, wie Borphosphorsilicatglas (BPSG) und wird durch CVD in einer Dicke abgeschieden, die mindestens größer als die kombinierte Dicke der Schichten 26 und 28 ist. Die Schicht 30 wird chemomechanisch auf die Abdeckisolierschicht 28 auf den Wortleitungen 26 zurückgeschliffen, damit eine ebene Oberfläche geschaffen wird.The upper insulating layer 28 is Si ₃ N ₄ or SiO ₂ deposited by CVD in a thickness of between about 30 and 80 nm, and more preferably about 50 nm in thickness. Next, an insulating layer 30 over the word lines 26 deposited. The layer 30 is made of SiO ₂ or a doped SiO ₂ , such as borophosphosilicate glass (BPSG), and is deposited by CVD in a thickness at least greater than the combined thickness of the layers 26 and 28 is. The layer 30 becomes chemo-mechanically on the cover insulating layer 28 on the wordlines 26 ground back to create a flat surface.

Auf 4A Bezug nehmend wird eine Mehrfachanordnung von Öffnungen 4 in die obere Isolierschicht 28, in die Wortleitungen 26 aus Polysilicium und in die Gateisolierschicht 24 bis zu dem ersten Polysilicium (Kondensatorelektrode) 18' in den tief eingegrabenen Kondensatoren geätzt. Die Öffnungen 4 werden für die Kanalzylinder für die vertikalen Transistoren (FETs) geätzt. Die Wortleitungen 26 haben typischerweise eine Breite von ungefähr 0,3 bis 0,5 Mikrometer (μm) und die Öffnungen 4 haben einen bevorzugten Durchmesser von zwischen ungefähr 0,25 und 0,3 μm. Die Öffnungen 4 sind über dem ersten Polysiliciumbereich 18' ausgerichtet, wie es in der Draufsicht der 4B gezeigt ist. Der Schnitt in 4A ist durch den Bereich 4A-4A' in 4B. Die Öffnungen 4 werden unter Verwendung fotolithographischer Techniken und anisotropen Plasmaätzens geätzt. Das Plasmaätzen wird in einer Plasmaätzvorrichtung hoher Dichte ausgeführt. Die isolierende, obere Schicht 28 wird selektiv auf die zweite Polysiliciumschicht 26 (Wortleitungen) unter Verwendung einer Ätzgasmischung geätzt, wie CHF₃ + O₂ + CF₄. Das zweite Polysilicium 26 wird selektiv auf die Gateisolierschicht 24 unter Verwendung einer Ätzgasmischung geätzt, wie CHF₃ + NF₃. Das Gateisolieroxid 24 wird selektiv bis auf das Polysilicium 18' unter Verwendung einer Ätzgasmischung geätzt, wie CHF₃ + O₂ + CF₄.On 4A Referring to Fig. 12, a multiple array of apertures is provided 4 in the upper insulating layer 28 , in the word lines 26 made of polysilicon and in the gate insulating layer 24 up to the first polysilicon (capacitor electrode) 18 ' etched in the deeply buried capacitors. The openings 4 are etched for the channel cylinders for the vertical transistors (FETs). The wordlines 26 typically have a width of about 0.3 to 0.5 micrometers (μm) and the openings 4 have a preferred diameter of between about 0.25 and 0.3 microns. The openings 4 are above the first polysilicon area 18 ' aligned, as is the top view of the 4B is shown. The cut in 4A is through the area 4A - 4A ' in 4B , The openings 4 are etched using photolithographic techniques and anisotropic plasma etching. The plasma etching is carried out in a high-density plasma etching apparatus. The insulating, upper layer 28 is selectively applied to the second polysilicon layer 26 Etched (word lines) using an etching gas mixture such as CHF ₃ + O ₂ + CF ₄ . The second polysilicon 26 is selectively applied to the gate insulating layer 24 etched using an etching gas mixture, such as CHF ₃ + NF ₃ . The gate insulating oxide 24 becomes selective down to the polysilicon 18 ' etched using an etching gas mixture, such as CHF ₃ + O ₂ + CF ₄ .

Unter weiterer Bezugnahme auf 4A wird eine Ionenimplantation ausgeführt, damit Sourcebereiche 32 in dem ersten Polysiliciumbereich 18' in den Öffnungen 4 für die vertikalen Transistoren gebildet werden. Die Sourcebereiche 32 werden durch Implantation eines Dotiermittels gebildet, wie As oder P⁺.With further reference to 4A an ion implantation is carried out, thus source regions 32 in the first polysilicon region 18 ' in the openings 4 are formed for the vertical transistors. The source areas 32 are formed by implantation of a dopant, such as As or P ⁺ .

Die Kontakte 32 werden dotiert, damit eine N^– dotierte Source gebildet und eine endgültige Konzentration von zwischen ungefähr 1 × 10¹⁴ und 5 × 10¹⁴ Atome/cm³ erreicht wird. Als nächstes wird ein Gateoxid 34 auf den Seitenwänden der Wortleitungen 26 aus Polysilicium in den Öffnungen 4 gebildet, wie es in 4A gezeigt ist. Das Gateoxid 34 wird durch thermische Oxidation in Sauerstoff gebildet, und man lässt es auf eine Dicke von zwischen ungefähr 6 und 8 nm wachsen. Das Gateoxid, das unbeabsichtigt auf der Oberfläche des Polysiliciums 18' gebildet wird, wird dann selektiv unter Verwendung von Plasmaätzen bei hoher Dichte und niederem Druck entfernt. Das Gateoxid 34 ist auch in der Draufsicht der 4B gezeigt.The contacts 32 are doped to form an N ^- doped source and achieve a final concentration of between about 1 × 10 ¹⁴ and 5 × 10 ¹⁴ atoms / cm ³ . Next is a gate oxide 34 on the sidewalls of the wordlines 26 made of polysilicon in the openings 4 formed as it is in 4A is shown. The gate oxide 34 is formed by thermal oxidation in oxygen and allowed to grow to a thickness of between about 6 and 8 nm. The gate oxide unintentionally on the surface of the polysilicon 18 ' is then selectively removed using plasma etching at high density and low pressure. The gate oxide 34 is also in the top view of the 4B shown.

Bezugnehmend auf 5A wird eine mit B⁺ dotierte, dritte Polysiliciumschicht 36 ausreichend dick abgeschieden, damit die Öffnungen 4 gefüllt werden. Die Schicht 36 wird unter Verwendung von LPCVD abgeschieden und wird vor Ort dotiert, damit eine endgültige Borkonzentration von zwischen ungefähr 1 × 10¹² und 5 × 10¹² Atome/cm³ erreicht wird. Die dritte Polysiliciumschicht 36 wird dann auf die Isolierschicht 30 zurückgeschlif fen, damit FET Kanalzylinder 36 in den Öffnungen 4 gebildet werden. Als nächstes werden die Drainbereiche 38 für die vertikalen Transistoren in der oberen Fläche der P dotierten Kanalzylinder 36 gebildet. Die Drainbereiche werden durch Ionenimplantation eines N Dotiermittels, wie Arsenionen (As⁷⁵) gebildet, damit eine endgültige N^– Dotiermittelkonzentration von zwischen ungefähr 1 × 10¹⁴ und 5 × 10¹⁴ Atome/cm³ erreicht wird. Die Schnittansicht in 5A ist für den Bereich 5A-5A' in der Draufsicht der 5B gezeigt und enthält den Kanalzylinder 36 mit dem Drainbereich 38.Referring to 5A becomes a B ⁺ doped third polysilicon layer 36 deposited sufficiently thick, so that the openings 4 be filled. The layer 36 is deposited using LPCVD and is doped on-site to achieve a final boron concentration of between about 1 x 10 ¹² and 5 x 10 ¹² atoms / cm ³ . The third polysilicon layer 36 is then on the insulating layer 30 zurückgeschlif fen, so FET channel cylinder 36 in the openings 4 be formed. Next, the drain areas 38 for the vertical transistors in the upper surface of the P-doped channel cylinder 36 educated. The drain regions are formed by ion implantation of an N-dopant, such as arsenic ions (As ⁷⁵ ), to achieve a final N ^- dopant concentration of between about 1 × 10 ¹⁴ and 5 × 10 ¹⁴ atoms / cm ³ . The sectional view in 5A is for the area 5A - 5A ' in the plan view of 5B shown and contains the channel cylinder 36 with the drainage area 38 ,

Auf 6A Bezug nehmend wird eine vierte Polysiliciumschicht 40 beispielweise durch LPCVD unter Verwendung eines Reaktionsgases, wie SiH₄ abgeschieden, und mit Phosphor durch Ionenimplantation dotiert oder vor Ort während der Abscheidung unter Verwendung von beispielsweise Phosphin dotiert. Die vierte Polysiliciumschicht 40 wird in einer Dicke zwischen ungefähr 200 und 300 nm abgeschieden und wird zu einer Endkonzentration von zwischen ungefähr 5 × 10¹⁹ und 1 × 10²⁰ Atome/cm³ dotiert. Alternativ kann die vierte Polysiliciumschicht 40 eine obere Metallsilicidschicht (nicht gezeigt) enthalten, die eine Polysilicidschicht bildet, um den elektrischen Widerstand zu verringern und die Schaltungsqualität zu verbessern. Beispielsweise kann eine Wolframsilicid-(Wsi_x)-Schicht durch CVD unter Verwendung von Wolframhexafluorid (WF₆) und SiH₄ als Reaktionsgas abgeschieden werden, und typischerweise würde eine Dicke von ungefähr 50 bis 80 nm abgeschieden. Die Schicht 40 wird dann als Muster ausgebildet, um eine Mehrfachanordnung von Bit-Leitungen 40 zu bilden. Herkömmliche, fotolithographische Techniken und anisotropes Plasmaätzen werden verwendet, die Schicht 40 zu ätzen, damit Bit-Leitungen gebildet werden. Vorzugsweise wird das Ätzen in einer HDP Ätzvorrichtung oder in einer Ätzvorrichtung mit reaktiven Ionen ausgeführt, wobei ein Ätzgas auf Chlorbasis verwendet wird, wie Wsi_x: HCl + Cl + NF₃; Polysilicium: HCl + Cl₂. Die Bit-Leitungen 40 werden orthogonal zu den Wortleitungen 26 gebildet, wie es in der Draufsicht der 6B gezeigt ist. Die Bit-Leitungen 40 werden auch über den Öffnungen 4 ausgerichtet gebildet und kontaktieren elektrisch die Drainbereiche 38, so dass die vertikalen Transistoren und die Mehrfachanordnung hoher Dichte von DRAM Zellen vollendet werden.On 6A Referring to Fig. 4, a fourth polysilicon layer is shown 40 for example, by LPCVD using a reaction gas such as SiH ₄ deposited and doped with phosphorus by ion implantation or doped on-site during deposition using, for example, phosphine. The fourth polysilicon layer 40 is deposited to a thickness between about 200 and 300 nm and is doped to a final concentration of between about 5 × 10 ¹⁹ and 1 × 10 ²⁰ atoms / cm ³ . Alternatively, the fourth polysilicon layer 40 a top metal silicide layer (not shown) that forms a polysilicon layer to reduce electrical resistance and improve circuit quality. For example, a tungsten silicide (Wsi _x ) layer may be deposited by CVD using tungsten hexafluoride (WF ₆ ) and SiH ₄ as the reaction gas, and typically a thickness of about 50 to 80 nm would be deposited. The layer 40 is then formed as a pattern to a multiple array of bit lines 40 to build. Conventional photolithographic techniques and anisotropic plasma etching are used, the layer 40 to etch so that bit lines are formed. Preferably, the etching is carried out in an HDP etching apparatus or in a reactive ion etching apparatus using a chlorine-based etching gas such as Wsi _x : HCl + Cl + NF ₃ ; Polysilicon: HCl + Cl ₂ . The bit lines 40 become orthogonal to the word lines 26 formed as it is in the top view of the 6B is shown. The bit lines 40 Beyond the openings 4 aligned and electrically contact the drain areas 38 so that the vertical transistors and the high density array of DRAM cells are completed.

Während die Erfindung insbesondere unter Bezugnahme auf ihre bevorzugte Ausführungsform gezeigt und beschrieben wurde, versteht es sich für den Durchschnittsfach mann, dass verschiedene Änderungen der Form und von Einzelheiten vorgenommen werden können, ohne von dem Umfang und dem Bereich der Erfindung abzuweichen.While the Invention particularly shown with reference to its preferred embodiment and has been described, it is understood by the average subject man, that different changes the form and details can be made without deviate from the scope and scope of the invention.

Claims

A method of fabricating a multiple array of DRAM cells having vertical transistors aligned over deeply buried capacitors located in deep trenches (US Pat. 2 ) in a semiconductor substrate ( 10 ) in which a DRAM cell is formed with the following steps: forming one of the deep trenches ( 2 ), Forming a first capacitor electrode ( 14 ) on the sides of the deep trench ( 2 ) by diffusing a dopant, depositing a dielectric layer ( 16 ) in the deep trench ( 2 ), Forming a second capacitor electrode ( 18 ) by filling the trench ( 2 ) with a first polysilicon layer ( 18 ) of a first conductivity type, forming a shallow trench isolation ( 22 ) from outside the trench ( 2 ) extends over the edge of the second capacitor electrode, and a gate insulation ( 24 ) over the second capacitor electrode ( 18 ), Forming a wordline ( 26 ) of a second polysilicon layer of the first conductivity type over the gate insulation ( 24 ), an upper cover insulating layer ( 28 ) above the word line ( 26 ), and an insulating layer ( 30 ) to which the second polysilicon layer is coplanar, the gate insulating oxide ( 24 ) the second capacitor electrode ( 18 ) of the word line ( 26 ), forming an opening ( 4 ) through the cover insulating layer ( 28 ), the word line ( 26 ) and the gate insulating oxide ( 24 ) to the second capacitor electrode ( 18 ), Forming a source region ( 32 ) in the second capacitor electrode ( 18 ) below the opening ( 4 ), Forming a gate oxide ( 34 ) on the sidewalls of the word line ( 26 ) in the opening ( 4 ), Filling the opening ( 4 ) with a third polysilicon layer ( 36 ) of a second conductivity type to a channel ( 36 ) of a vertical transistor, forming a drain region ( 38 ) in the upper surface of the third polysilicon layer ( 36 ) in the opening ( 4 ) is exposed.

Method according to Claim 1, in which a bit line ( 40 ) of a fourth polysilicon layer of the first conductivity type orthogonal to the word line ( 26 ) above the opening ( 4 ) is formed.

Method according to claim 1, in which the gate insulating oxide ( 24 ) is formed in a thickness of between 40 and 60 nm.

Method according to claim 1, in which the cover insulating layer ( 28 ) is deposited in a thickness of between 30 and 80 nm.

Method according to claim 1, in which the cover insulating layer ( 28 ) is formed from silicon nitride or silicon oxide.

Method according to claim 1, in which the insulating layer ( 30 ) is a borophosphosilicate glass (BPSG) deposited in a thickness greater than or equal to the combined thickness of the second polysilicon layer and the capping insulating layer.

Process according to claim 1, in which the gate oxide ( 34 ) is formed of silicon oxide and in a thickness of between 6 and 8 nm.

Method according to claim 2, in which the fourth polysilicon layer ( 40 ) contains an upper surface of a metal silicide to reduce the resistivity.

Method according to Claim 1, in which the source region ( 32 ) is formed by implanting arsenic ions and a final concentration between 1 × 10 ¹⁴ and 5 × 10 ¹⁴ atoms / cm ^{3 is} achieved.

Array of DRAM cells with vertical transistors aligned over deeply buried capacitors located in deep trenches (FIG. 2 ) in a semiconductor substrate ( 10 ) in which a DRAM cell comprises: one of the deep trenches ( 2 ), a first capacitor electrode formed by diffusing a dopant ( 14 ) on the sides of the deep trench ( 2 ), a dielectric layer ( 16 ) in the deep trench ( 2 ), a second, by filling the trench ( 2 ) with a first polysilicon layer ( 18 ) capacitor electrode formed by a first conductivity type ( 18 ), a shallow trench isolation ( 22 ) from outside the trench ( 2 ) over the edge of the second capacitor electrode ( 18 ) and a gate insulation ( 24 ) over the second capacitor electrode ( 18 ), a word line ( 26 ) of a second polysilicon layer of the first conductivity type over the gate insulation ( 24 ), an upper cover insulating layer ( 28 ) above the word line ( 26 ), and an insulating layer ( 30 ) to which the second polysilicon layer is coplanar, the gate insulating oxide ( 24 ) the second capacitor electrode ( 18 ) of the word line ( 26 ), an opening ( 4 ) through the cover insulating layer ( 28 ), the word line ( 26 ) and the gate insulating oxide ( 24 ) to the second capacitor electrode ( 18 ), a source area ( 32 ) in the capacitor electrode ( 18 ) below the opening ( 4 ), a gate oxide ( 34 ) on the sidewalls of the word line ( 26 ) in the opening ( 4 ), a third polysilicon layer ( 36 ) of a second conductivity type as a filling of the opening ( 4 ), wherein the third polysilicon layer ( 36 ) a channel ( 36 ) of a vertical transistor forms a drain region ( 38 ) in the upper surface of the third polysilicon layer ( 36 ) in the opening ( 4 ) is exposed, and a bit line ( 40 ) of a fourth polysilicon layer of the first conductivity type orthogonal to the word line ( 26 ) above the opening ( 4 ).

A multiple arrangement according to claim 10, in which the word line ( 26 ) has a width of between 0.3 and 0.5 microns.

A multiple arrangement according to claim 10, in which the gate insulating oxide ( 24 ) has a thickness of between 30 and 80 nm.

Multiple arrangement according to claim 10, in which the opening ( 4 ) has a diameter of zwi has 0.25 and 0.3 microns.