DE10038905C2 - Verfahren zur Erhöhung der Grenzfrequenz bei Flip-Flops - Google Patents

Description

Die vorliegende Erfindung betrifft ein Verfahren zur Erhöhung der Grenzfrequenz von Flip- Flops, gemäß dem Oberbegriff des Patentanspruchs 1.

Schaltungen mit Flip-Flops werden im Bereich der digitalen Signalverarbeitung zum Spei­ chern von logischen Zuständen verwendet. Sie bestehen intern aus einem Stellglied, das den an seinem Eingang anliegenden logischen Zustand übernimmt und an seinem Ausgang zur Auswertung zur Verfügung stellt und einem Halteglied das den eingestellten Zustand auf­ rechterhält. Aus einer Reihenschaltung von mehreren Flip-Flops lassen sich unter Verwen­ dung eines Taktgebers (Clock) unter anderem sogenannte Frequenzteiler bzw Teilerstufen aufbauen. Besonders im Bereich der drahtlosen Kommunikation GSM, ISM erfordert die Verarbeitung von immer höheren Frequenzen Tellerstufen die bei einigen Giga-Hertz arbei­ ten. Durch die Entwicklung zu höheren Frequenzen werden an die in den Flip-Flops verwen­ deten Transistoren erhöhte Anforderungen an deren Grenzfrequenz, die in etwa das dop­ pelte der maximalen Frequenz des Teilers betragen muß, gestellt. Durch die höheren Fre­ quenzanforderungen wird der Herstellungsprozeß der Transistoren erheblich aufwendiger und kostenintensiver. Die Grenzfrequenz einer einzelnen Flip-Flop Schaltung ergibt sich aus der Signallaufzeit innerhalb der Schaltung. Sie ist im Wesentlichen durch das Produkt aus Lastwiderstand und der Kapazität an der Ausgangsleitung des Flip-Flops bestimmt und läßt sich ganz allgemein betrachtet als Tiefpaß auffassen. Bei gegebenem Lastwiderstand muß, entsprechend der Größe der Kapazität die bei einer Änderung des logischen Zustandes um­ geladen werden muß, von den Transistoren der Schaltung ein ausreichend hoher Strom be­ wältigt werden können. Ist dies nicht der Fall, treten Hochstromeffekte auf und die Grenzfre­ quenz des Flip-Flops sinkt drastisch ab.

Bei den nach dem Stand der Technik bekannten Verfahren beispielsweise in M. Wurzer et. al. ISSCC 2000, San Francisco, werden die in den Stellgliedern und Haltegliedern verwen­ deten Transistoren zur Vermeidung von Hochstromeffekten nach den maximal auftretenden Stromspitzen in den Stellgliedern dimensioniert.

Ein weiteres Verfahren ist aus der Druckschrift JP 10-229328 A bekannt. Hierbei wird eine Flip-Flop Schaltung beschrieben, bei der mittels unterschiedlich hohen Versorgungsspan­ nungen des Stell- bzw. des Haltegliedes und einer Hilfsschaltung die Transistorfläche ver­ kleinert wird.

Nachteil des bisherigen Verfahrens ist es, daß die unterschiedlichen elektrischen Anforde­ rungen an das Stellglied und das Halteglied nicht bzw. nur mittels aufwendigen Zusatzschal­ tungen berücksichtigt werden und als Folge die mit der Fläche verbundenen Transistorkapa­ zitäten nicht optimiert sind. Da diese an den Ausgangsleitungen des Flip-Flops mit jeder Än­ derung des logischen Zustandes umgeladen werden müssen, beeinflußt dies die Grenzfre­ quenz des Flip-Flops ungünstig.

Aufgabe der vorliegenden Erfindung ist es, ein Verfahren anzugeben, das die Grenzfrequenz von Flip-Flops erhöht und das sich gleichzeitig einfach und kostengünstig realisieren läßt.

Die erstgenannte Aufgabe wird durch die kennzeichnenden Merkmale des Patentanspruches 1 gelöst. Günstige Ausgestaltungsformen sind Gegenstand von Unteransprüchen.

Hiernach besteht das Wesen der Erfindung darin, bei einem Flip-Flop die Stromtragfähigkeit, d. h. die erforderliche Transistorgröße, eines Haltegliedes separat von der Stromtragfähigkeit eines Stellgliedes anzupassen. Aufgabe des Stellgliedes ist es, den an einem Eingang anlie­ genden logischen Zustand mittels eines ersten Stromes auf einen Ausgang des Flip-Flops zu übertragen. Wechselt der logische Zustand an dem Eingang ändert sich an dem Ausgang auch die Größe des ersten Stromes. Vorteilhaft ist es, wenn dabei der Strom über ein Laste­ lement ein Spannungsabfall erzeugt, der den logischen Zuständen entspricht. Aufgabe des Haltegliedes ist es, den vom Stellglied eingestellten logischen Zustand mittels eines zweiten Stromes aufrechtzuerhalten. Sofern der logische Zustand am Eingang des Stellgliedes mit dem bereits am Ausgang vorhandenen Zustand übereinstimmt, sind die beiden Ströme gleich groß, d. h. die Anforderung an die Größe der Stromtragfähigkeit der Transistoren des Stellgliedes und der Transistoren des Haltegliedes sind im statischen Betriebsfall gleich. Än­ dert sich am Eingang der logische Zustand, muß von dem Stellglied die Größe des ersten Stromes geändert werden. Dies bedeutet, daß im dynamischen Betriebsfall, die an dem Ausgang des Stellgliedes vorhandenen Kapazitäten von den Transistoren des Stellgliedes umgeladen werden müssen. Hierzu ist gegenüber dem statischen Betriebsfall ein zusätzli­ cher Strom nötig. Daher muß die Stromtragfähigkeit der Transistoren des Stellgliedes größer als die Stromtragfähigkeit der Transistoren des Haltegliedes sein. Da die Größe der Strom­ tragfähigkeit bei den Transistoren proportional zu deren Kapazität ist, verringert sich im Ver­ gleich zu dem bisherigen Stand der Technik der Beitrag der Transistoren zu der Kapazität am Ausgang des Flip-Flops und in Folge tritt eine Erhöhung der Grenzfrequenz ein.

Vorzugsweise wird die Berechnung der notwendigen Stromtragfähigkeit mit Hilfe einer Si­ mulation der Schaltungsteile durchgeführt, bevor die Schaltung durch einen Herstellungspro­ zeß realisiert wird. Die Anforderungen an die Stromtragfähigkeit wird dabei über die Dimen­ sionierung der Transistoren während der Layoutphase umgesetzt, vorzugsweise mittels Ska­ lierung der Fläche der für eine Flip-Flop Schaltungsanordnung verwendeten Transistortypen. Entsprechend den rein statischen Anforderungen werden die Transistoren des Haltegliedes kleiner als die Transistoren des Stellgliedes dimensioniert. Da die spezifischen Transistorka­ pazitäten proportional zu der Transistorfläche sind, resultiert aus der Verringerung der Tran­ sistorfläche eine Verkleinerung der Kapazität gegenüber dem bisherigen Stand der Technik. Ein weiterer Vorteil ist, daß sich bei der Herstellung einer integrierten Flip-Flop Schaltungs­ anordnung mittels kleinere Transistorfläche die Chip-Fläche verringern läßt.

Nachfolgend wird die Erfindung anhand eines Ausführungsbeispiels im Zusammenhang mit der Zeichnung gemäß Fig. 1 erläutert. Es zeigt:

Fig. 1 Blockschaltbild mit Ausführungsbeispiel eines Flip-Flops.

Die Aufgabe der in Fig. 1 abgebildeten Flip-Flop Schaltungsanordnung ist es, den an einem Eingang IN, IN anliegenden digitalen Zustand zu speichern und diesen Zustand an einem Ausgang OUT, OUT für eine weitere Verarbeitung bereitzustellen. Hierzu weist das Flip-Flop eine Stromquelle IQ auf, die zwischen einem Bezugspotential und einem Taktelement D liegt. Des weiteren ist das Taktelement D mit einem Stellglied SG und einem Halteglied HG ver­ bunden und weist einen Eingang CLK und einen komplementären Eingang CLK auf. Das Stellglied SG weist neben dem Eingang IN und den komplementären Eingang IN auch den Ausgang OUT und den komplementären Ausgang OUT auf. Jeder der beiden Ausgänge OUT und OUT ist separat über einen Widerstand R1 und einen Widerstand R2 eines La­ stelements L mit einem Versorgungspotential und mit einem ersten Anschluß und einem zweiten Anschluß des Halteglieds HG verbunden.

In dem abgebildeten Ausführungsbeispiel weist das Taktelement D einen ersten Transistor T1 und einen zweiten Transistor T2 auf, deren Emitter gemeinsam mit der Stromquelle IQ verbunden sind. Die Basis von dem Transistor T1 ist mit dem Eingang CLK und die Basis des Transistors T2 mit dem Eingang CLK verschaltet. Ferner ist der Kollektor des Transistors T1 mit beiden Emittern eines ersten Transistors T3 und eines zweiten Transistors T4 des Stellgliedes SG verbunden. Entsprechend ist der Kollektor des Transistors T2 mit den beiden Emittern eines Transistors T5 und eines Transistors T6 des Haltegliedes HG verschaltet. Bei dem Stellglied SG ist die Basis des Transistor T3 mit dem Eingang IN und die Basis des Transistors T4 mit dem Eingang IN verbunden, während der Kollektor des Transistors T3 mit dem Ausgang OUT und der Kollektor des Transistor T4 mit dem Ausgang OUT verschaltet ist. Bei dem Halteglied HG sind die Basis des Transistors T5 und der Kollektor des Transi­ stors T6 mit der Ausgangsleitung OUT und die Basis des Transistor T6 gemeinsam mit dem Kollektor des Transistors T5 mit der Ausgangleitung OUT verbunden.

Ausgangspunkt für die Funktionsbeschreibung bildet das Taktelement D. Es entkoppelt die Stromquelle IQ von dem Stellglied SG bzw dem Halteglied HG. Liegt der Eingang CLK auf "low" fließt der gesamte Strom durch das Halteglied HG, da der Eingang CLK auf "high" liegt.

Entsprechend fließt der gesamte Strom durch das Stellglied SG während der Eingang CLK "high" ist. Durch das "high" Potential an dem Eingang CLK wird das Stellglied SG transpa­ rent, d. h. der jeweilige an dem Eingang IN anliegende logische Zustand wird durch einen Spannungsabfall an dem Lastelement L, invertierend auf die Ausgangleitung OUT abgebil­ det. Wechselt am Eingang CLK das Potential von "high" nach "low", übernimmt das Hal­ teglied HG den vom Stellglied SG eingestellten logischen Zustand.

Da im statischen Fall der Strom der Stromquelle IQ entweder vollständig durch einen der Transistoren T3 und T4 des Stellgliedes SG oder durch einen der Transistoren T5 und T6 des Haltegliedes HG fließt, müssen die vier Transistoren T3 bis T6 für den statischen Fall die gleiche Stromtragfähigkeit aufweisen. Demgegenüber läßt sich ein von den Transistoren T3 und T4 des Stellgliedes SG vorzunehmender Wechsel des Potentials auf den Ausgängen OUT und OUT nur mittels einer dynamischen Betrachtungsweise beschreiben. Je nach Än­ derungsrichtung des logischen Zustandes muß hierzu entweder der Transistor T3 oder der Transistor T4 die jeweilige Kapazität an den Ausgangsleitungen OUT bzw. OUT umladen, während die Transistoren T5 und T6 des Haltegliedes HG keine Änderung herbeiführen und damit rein statisch zu betrachten sind. Damit muß jedoch die Geometrie der Transistoren T3 und T4 vergrößert werden, um die beim Wechsel des logischen Zustandes auftretenden Stromspitzen, die proportional zu der Größe der an den Ausgangsleitungen OUT bzw OUT vorhandenen Kapazitäten sind, zu verarbeiten. Dabei setzt sich die jeweilige Kapazität aus den Kapazitäten der Leiterbahnen, der Kapazität des Lastwiderstandes L, den internen Sperrschichtkapazitäten der Transistoren T3 bis T6, sowie der Eingangskapazität der an der Ausgangsleitung OUT bzw der Ausgangsleitung OUT angeschlossenen Folgestufe zusam­ men. Werden nur die Transistoren T3 und T4 des Stellgliedes SG vergrößert, um die dyna­ mischen Anforderungen zu erfüllen, verringert sich der zusätzliche Beitrag zu den internen Transistorkapazitäten gegenüber dem bisherigen Stand der Technik auf die Hälfte. Da die Signallaufzeit durch das Flip-Flop proportional zu dem Produkt aus Gesamtkapazität und Größe des Lastwiderstandes L ist, erhöht sich damit die Grenzfrequenz des Flip-Flops, oder bei einer vorgegebenen Frequenz verringert sich der Stromverbrauch des Flip-Flops gegen­ über dem bisherigen Stand der Technik.

Untersuchungen der Anmelderin ergaben eine Erhöhung der Grenzfrequenz bei einer Flip- Flop Schaltung im Bereich von 10%. Umgesetzt auf Teilerstufen, die beispielsweise im Be­ reich von 5 GHz arbeiten, ergibt sich eine Erhöhung der Grenzfrequenz von 500 MHz. Dabei zeigen die Transistoren, die eine höhere interne spezifische Transistorkapazität aufweisen, auch eine stärkere Erhöhung der Grenzfrequenz.

Claims (3)

1. Verfahren zur Erhöhung der Grenzfrequenz eines Flip-Flops, das wenigstens ein Stell­ glied (SG) mit wenigstens zwei Transistoren (T3, T4) und wenigstens ein Halteglied (HG) mit wenigstens zwei Transistoren (T5, T6) enthält und das Stellglied (SG) mittels eines ersten Stromes einen logischen Zustand des Flip-Flops einstellt, der vom Hal­ teglied mittels eines zweiten Stromes aufrechterhalten wird, dadurch gekennzeichnet, daß
die Stromtragfähigkeit der Transistoren (T3, T4) des Stellgliedes (SG) an den Wert des ersten Stromes angepaßt wird, und
die Stromtragfähigkeit der Transistoren (T5, T6) des Haltegliedes (HG) an den Wert des zweiten Stromes angepaßt wird.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Anpas­ sung der Stromtragfähigkeit der Transistoren (T3, T4, T5, T6) mittels Dimensionierung der Transistoren (T3, T4, T5, T6) durchgeführt wird.

3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die Transistoren (T5, T6) des Haltegliedes (HG) kleiner als die Transistoren (T3, T4) des Stellgliedes (SG) dimen­ sioniert werden.