DE10038728A1 - Halbleiterspeicher-Zellenanordnung und Verfahren zu deren Herstellung - Google Patents

Abstract

Bei einer Halbleiterspeicher-Zellenanordnung mit dynamischen Speicherzellen, die jeweils einen Graben-Kondensator und einen vertikalen Auswahl-Transistor aufweisen, sind die Speicherzellen matrixförmig angeordnet, wobei die Graben-Kondensatoren und die zugehörigen vertikalen Auswahl-Transistoren jeweils zeilen- und/oder spaltenförmig aufeinanderfolgen.

Description

Die Erfindung betrifft eine Halbleiterspeicher-Zellenanord­ nung mit dynamischen Speicherzellen, kurz DRAMs, die jeweils einen Auswahl-Transistor und einen Speicher-Kondensator auf­ weisen. Bei einer solchen DRAM-Zellenanordnung wird die In­ formation in der Speicherzelle in Form von elektrischen La­ dungen gespeichert, wobei die Speicherzustände "0" und "1" einem positiv bzw. negativ geladenen Speicher-Kondensator entsprechen. Der Auswahl-Transistor und der Speicher-Konden­ sator der Speicherzelle sind dabei derart miteinander verbun­ den, dass bei Ansteuerung des Auswahl-Transistors über eine Wortleitung die Ladung des Kondensators über eine Bitleitung ein- und ausgelesen werden kann.

Der Hauptaufwand bei der Technologieentwicklung von DRAM-Zel­ lenanordnungen liegt darin, zuverlässig arbeitende DRAMs mit einer hohen Packungsdichte, d. h. einem geringen Platzbedarf pro Speicherzelle zu schaffen. Hierbei ist es insbesondere wichtig, dass der Speicher-Kondensator eine Speicherkapazität aufweist, die für ein ausreichendes Lesesignal sorgt und darüber hinaus unempfindlich gegen α-Teilchen ist. Um für genügend Speicherkapazität auch bei einer kleinen Zellenflä­ che zu sorgen, wurden Speicher-Kondensatoren entwickelt, die die dritte Dimension nutzen. Solche dreidimensionalen Spei­ cher-Kondensatoren sind vor allem in Form von Graben-Konden­ satoren ausgeführt, die so hergestellt werden, dass ein Gra­ ben in das Halbleitersubstrat geätzt wird, der mit einer di­ elektrischen Schicht und einer ersten Speicherelektrode aus­ gefüllt wird, wobei das Halbleitersubstrat als zweite Spei­ cherelektrode dient. Der Auswahl-Transistor der DRAM-Zelle wird üblicherweise auf der planaren Halbleiteroberfläche ne­ ben dem Graben-Kondensator ausgebildet. Eine solche Zellenan­ ordnung mit einem Graben-Kondensator und einem planaren Aus­ wahl-Transistor benötigt mindestens eine Chipfläche von 8F², wobei F die minimale, in der verwendeten Technologie durch Lithographie herstellbare Strukturgröße darstellt.

Um die Packungsdichte der DRAM-Zellen weiter erhöhen zu kön­ nen, werden von Speichergeneration zu Speichergeneration auf der einen Seite die Strukturgröße F reduziert und auf der an­ deren Seite die gesamte Chipfläche vergrößert. Bei dieser DRAM-Entwicklung treten jedoch Probleme aufgrund zu geringer Chip-Ausbeute, extremen Kostensteigerungen aufgrund der Strukturverkleinerung bei der Chip-Herstellung und immer kleiner werdenden Verhältnisse von Kondensatorkapazität zur Bitleitungslänge auf. Aus diesem Grund wird in der Technolo­ gieentwicklung von DRAMs auch versucht, die Zellfläche der DRAMs zu verkleinern, um die Packungsdichte erhöhen zu kön­ nen. Eine Möglichkeit, die Zellgröße des DRAMs zu verklei­ nern, besteht dabei darin, den Auswahl-Transistor ähnlich wie den Speicher-Kondensator dreidimensional auszuführen. Es sind bereits verschiedene DRAM-Zellenkonzepte bekannt, bei denen ein Graben-Kondensator mit einem im wesentlichen vertikal als MISFET ausgestalteten Auswahl-Transistor verbunden ist. Bei den bekannten DRAM-Zellenausführungen mit vertikalem MISFET- Transistor und Graben-Kondensator besteht jedoch das Problem, dass das aktive Gebiet zwischen der Source-Elektrode und der Drain-Elektrode von einer zur DRAM-Zelle benachbarten Wort- bzw. Bitleitung, die nicht zur Steuerung der betreffenden DRAM-Zelle eingesetzt wird, beeinflusst wird. Dies kann ins­ besondere bei den kleinen Strukturgrößen der DRAMs zu einem Leckstrom durch das aktive Gebiet des MISFETs und somit zu einem Informationsverlust in der Speicherzelle führen.

Um eine Beeinflussung des aktiven Gebietes eines vertikalen MISFET-Transistors auszuschließen und dadurch Leckageströme zu verhindern, wird in der US 5,519,236 eine Halbleiterspei­ cher-Zellenanordnung vorgeschlagen, bei der das aktive Gebiet zwischen der Source-Elektrode und der Drain-Elektrode des vertikalen Auswahl-Transistors vollständig von einer Gate- Struktur umschlossen wird, wodurch das aktive Gebiet gegen benachbarte Wort- bzw. Bitleitungen abgeschirmt ist. Die be­ kannte Zellenanordnung ist dabei so aufgebaut, dass im Halb­ leitersubstrat Gräben und Säulen in einer Schachbrettmuster­ anordnung ausgeführt sind, wobei der Speicher-Kondensator in einem Graben und der zugehörige Auswahl-Transistor vertikal in einer benachbarten Säule ausgeführt sind und eine Gate- Elektrodenschicht die aktive Schicht des Auswahl-Transistors vollständig umgibt. Die Gate-Elektrodenschicht kann dabei Teil einer dem DRAM zugeordneten Wortleitung sein. Eine Bit- Leitung der DRAM-Zelle ist weiterhin so angeordnet, dass sie senkrecht gegen den Graben-Kondensator versetzt über der Säule des zugehörigen vertikalen Auswahl-Transistors verläuft und mit deren Source-Elektrode verbunden ist.

Das in der US 5,519,236 verwendete Schachbrettmuster zur An­ ordnung der DRAM-Zellen hat jedoch einen großen Platzbedarf, so dass die maximale Packungsdichte der DRAM-Zellen auf dem Halbleitersubstrat begrenzt bleibt. Weiterhin ist es bei der Auslegung der DRAM-Zelle gemäß der US 5,519,236 erforderlich, zur Strukturierung der Wortleitung mehrere aufwendige Litho­ graphieschritte mit Maskenprozessen durchzuführen, die wie­ derum eine bestimme Mindestzellgröße notwendig machen und da­ mit die maximale Packungsdichte der DRAM-Zellenanordnung stark beschränken.

Aufgabe der folgenden Erfindung ist es deshalb eine Halblei­ terspeicher-Zellenanordnung mit dynamischen Speicherzellen zu schaffen, die eine hohe Packungsdichte, d. h. einen geringen Platzbedarf pro DRAM-Zelle, möglich macht.

Diese Aufgabe wird durch eine Halbleiterspeicher-Zellenanord­ nung gemäß Anspruch 1 und ein Verfahren zum Herstellen einer solchen Halbleiterspeicher-Zellenanordnung gemäß Anspruch 10 gelöst. Bevorzugte Ausgestaltungen sind in den abhängigen An­ sprüchen angegeben.

Gemäß der Erfindung sind die dynamischen Speicherzellen mit dem Graben-Kondensator und dem zugehörigen Auswahl-Transistor jeweils zeilen- und/oder spaltenförmig aufeinanderfolgend an­ geordnet. Durch diese Ausgestaltung wird die maximal kubisch mögliche Packungsdichte der DRAM-Zellen erreicht, so dass sich die Zellenflächen für die einzelnen DRAM-Zellen auf eine Flächengröße von 4F² bis 6F² reduzieren lässt, wobei F der minimalen Strukturgröße des eingesetzten Lithographieprozes­ ses entspricht. Durch die matrixförmige Anordnung der DRAM- Zellen wird darüber hinaus eine maximale Aufweitung des Quer­ schnitts der Graben-Kondensatoren im Verhältnis zur Zellen­ fläche der einzelnen DRAM-Zellen möglich, wodurch sich ver­ besserte Kapazitätswerte der Graben-Kondensatoren erzielen lassen.

Gemäß einer bevorzugten Ausführungsform der Erfindung wird diese kubisch dichteste Packung der einzelnen DRAM-Zellen da­ durch erreicht, dass der Graben-Kondensator und der zugehö­ rige vertikale Auswahl-Transistor der dynamischen Speicher­ zellen im wesentlichen unter einer zugehörigen Bitleitung ausgeformt sind. Dadurch wird die Möglichkeit gegeben, die einzelnen DRAM-Zellen eng nebeneinander auszubilden und gleichzeitig für eine zuverlässige Abschirmung der aktiven Gebiete der Auswahl-Transistoren gegen benachbarte Wort- und Bitleitungen durch Einschließen dieser aktiven Gebiete mit Hilfe der Gate-Elektrodenstruktur zu erreichen.

Gemäß einer weiteren bevorzugten Ausführungsform wird zur De­ finition der Bereiche mit den vertikalen Auswahl-Transistoren und deren Verbindung zu den zugehörigen Graben-Kondensatoren die Spacer-Technik eingesetzt, die eine selbstjustierende Festlegung dieser Bereiche und damit minimale Strukturgrößen bei den DRAM-Zellen möglich macht.

Gemäß einer weiteren bevorzugten Ausführungsform werden zur Definition der vertikalen Auswahl-Transistoren insbesondere Spacer mit unterschiedlich dotierten Bereichen eingesetzt, so dass sich mit Hilfe selektiver Ätzprozesse zu der unter­ schiedlichen Dotierung eine selbstjustierende Definition der vertikalen Auswahl-Transistoren ergibt. Weiterhin lässt sich hierdurch ein Verbindungsbereich zwischen der Drain-Elektrode des Auswahl-Transistors und der inneren Elektrode des Graben- Kondensators zuverlässig präzise festlegen.

Gemäß einer weiteren bevorzugten Ausführungsform erfolgt die Erzeugung des unteren Drain-Gebietes der Auswahl-Transistoren durch Dotierimplantation und Ausdiffundieren, wobei der Ver­ bindungskanal zur inneren Elektrode des Graben-Kondensators mitdotiert und damit eine selbstjustierend Verbindung herge­ stellt wird.

Gemäß einer weiteren bevorzugten Ausführungsform erfolgt die Strukturierung der Source-Bereiche der Auswahl-Transistoren mit Hilfe der Graben-Isolationstechnik, die für eine zuver­ lässige Isolierung bei gleichzeitig minimalen Prozessaufwand sorgt.

Die Einbringung der Gate-Elektroden-Schichtenfolge um den ak­ tiven Bereich der Auswahl-Transistoren wird gemäß einer wei­ teren bevorzugten Ausführungsform mit Hilfe der Spacer-Tech­ nik durchgeführt, so dass eine selbstjustierende und platz­ sparende Erzeugung der Wortleitungsbereiche ohne lithographi­ sche Prozesse möglich ist.

Gemäß einer weiteren bevorzugten Ausführungsform wird zur Herstellung insbesondere einer verschränkten Bitleitungs-Ver­ schaltung eine Stützstruktur zwischen den Auswahl-Transisto­ ren ausgebildet, die jeweils zu aufeinanderfolgenden Bitlei­ tungen, jedoch zur gleichen Wortleitung gehören. Diese Stützstrukturen werden mit Hilfe der Spacer-Technik erzeugt, so dass sie sich selbstjustierend und platzsparend ausbilden lassen.

Die Erfindung wird anhand der beigefügten Zeichnungen näher erläutert.

Es zeigen:

Fig. 1 bis 12 eine erste Ausführungsform einer erfindungsgemäßen Halbleiterspeicher-Zellenanordnung, wobei Fig. 1 bis 11 Verfahrensschritte zur Herstellung dieser Halbleiterspeicher-Zellenanordnung wiedergeben, und dabei Teilfigur B eine Aufsicht, Teilfigur A einen Querschnitt entlang der AA-Linie und Teilfigur C einen Querschnitt entlang der CC-Linie darstellen;

Fig. 13 eine zweite Ausführungsform der erfindungsgemäßen Halbleiterspeicher-Zellenanordnung, wobei Teilfigur B eine Aufsicht, Teilfigur A einen Querschnitt entlang der AA-Linie und Teilfigur C einen Querschnitt entlang der CC-Linie wiedergeben;

Fig. 14 eine Aufsicht auf eine dritte Ausführungsform nach dem Prozessschritt zum Erzeugen der Graben-Kondensatoren;

Fig. 15 eine Aufsicht auf eine vierte Ausführungsform nach dem Prozessschritt zum Erzeugen der Graben-Kondensatoren; und

Fig. 16 ein Schaltbild eines dynamischen Schreib/Lese- Speichers.

In dynamische Schreib/Lese-Speichern (DRAMs) werden vorwiegend sogenannte 1-Transistor-Zellen eingesetzt, deren Schaltbild in Fig. 16 gezeigt ist. Diese 1-Transistor-Zellen bestehen aus einem Speicher-Kondensator 1 und einem Auswahl- Transistor 2. Der Auswahl-Transistor 2 ist dabei vorzugsweise als ein Feldeffekttransistor ausgelegt. Dieser Feldeffekttransistor weist eine erste Elektrode 21 und eine zweite Elektrode 23 auf, zwischen denen ein aktiver Bereich 22 angeordnet ist, in dem ein stromleitender Kanal zwischen der ersten Elektrode 21 und der zweiten Elektrode 23 ausgebildet werden kann. Über dem aktiven Gebiet 22 ist eine Isolatorschicht 24 und eine Gate-Elektrode 25 angeordnet, die wie ein Plattenkondensator wirken, mit dem die Ladungsträgerdichte im aktiven Bereich 22 beeinflusst werden kann. Der Feldeffekttransistor 2, im folgenden auch MISFET abgekürzt, ist dabei vom Anreicherungs-Typ, d. h. erst beim Anlegen einer Schwellenspannung an der Gate-Elektrode 25 setzt ein Stromfluss zwischen der ersten Elektrode 21 und der zweiten Elektrode 23 über das aktive Gebiet 22 ein.

Die zweite Elektrode 23 des MISFETs 2 ist über eine Verbindungsleitung 4 mit einer ersten Elektrode 11 des Speicher-Kondensators 1 verbunden. Die zweite Elektrode 12 des Speicher-Kondensators 1 wiederum ist an einer Kondensatorplatte 5 angeschlossen, die vorzugsweise allen Speicher-Kondensatoren der DRAM-Zellenanordnung gemeinsam ist. Die erste Elektrode 21 des MISFETs 2 ist mit einer Bitleitung 6 verbunden, um die im Speicher-Kondensator 1 in Form von Ladungen gespeicherten Informationen ein- und auslesen zu können. Der Ein- und Auslesevorgang wird dabei über eine Wortleitung 7 gesteuert, die mit der Gate-Elektrode 24 des MISFETs 2 verbunden ist, um durch Anlegen einer Spannung einen stromleitenden Kanal im aktiven Gebiet 22 zwischen der ersten Elektrode 21 und der zweiten Elektrode 23 herzustellen.

Fig. 12 zeigt eine erfindungsgemäße erste Ausführungsform einer Halbleiterspeicher-Zellenanordnung mit DRAM-Zellen, wie sie im Schaltbild nach Fig. 16 dargestellt sind. In der gezeigten Ausführungsform ist die minimale Strukturgröße F, die mit der beschriebenen Lithographietechnik hergestellt werden kann, 0,1 µm. Dies bedeutet, dass die Bit- und Wortleitungen sowie die Kontaktlöcher im allgemeinen eine Breite von ca. 0,1 µm aufweisen. Zu beachten ist dabei jedoch, dass die dargestellten Figuren nicht maßstabsgetreu sind. Die Erfindung ist zudem nicht auf die genannten Strukturgrößen beschränkt.

In der in Fig. 12B gezeigten Aufsicht auf die Halbleiterspeicher-Zellenanordnung definiert die gestrichelte Linie eine DRAM-Zelle 10. Diese DRAM-Zellen sind im wesentlichen längs unterhalb von Bitleitungen 6 angeordnet, die auf der Speicheranordnung in x-Richtung äquidistant beabstandet verlaufen. Senkrecht zu diesen Bitleitungen 6 verlaufen in eine y-Richtung im Halbleitersubstrat vergraben, ebenfalls in äquidistanten Abständen, Wortleitungen 7, die sich mit den Bitleitungen 6 jeweils im Bereich der DRAM-Zellen 10 schneiden.

Fig. 12A zeigt einen Querschnitt durch die Halbleiter- Zellenanordnung entlang einer Bitleitung 6, Fig. 12C den Querschnitt durch die Halbleiter-Zellenanordnung entlang einer Wortleitung 7. Die DRAM-Zellen, die im wesentlichen längs der Bitleitung 6 ausgerichtet sind, setzen sich aus Säulen 101, in denen im wesentlichen die MISFET-Auswahl- Transistoren 2 ausgebildet sind und Gräben 102, in denen im wesentlichen die Speicher-Kondensatoren 1 ausgebildet sind, zusammen.

Die gezeigte Zellenanordnung ist in der Silizium- Halbleitertechnologie hergestellt, wobei als Basis ein schwach dotiertes p-Substrat dient. In diesem p-Halbleiter­ substrat 103 ist eine vergrabene Platte (nicht gezeigt) in Form einer starken n-Dotierung ausgeführt, die als gemeinsame zweite äußere Elektrode 12 für alle Graben-Kondensatoren der Zellenanordnung dient. Im Halbleitersubstrat, mit Kontakt zu der vergrabenen n-dotierten Platte, sind, wie in Fig. 12A gezeigt ist, gleich beabstandete Gräben ausgebildet, die eine beliebige Form haben können, vorzugsweise jedoch oval oder rechteckig ausgebildet sind. Diese Gräben sind in ihrem unteren Teil mit einer Dielektrikumsschicht 13 ausgekleidet und in diesem Bereich mit n-dotiertem Poly-Silizium aufgefüllt. Diese n-dotierte Poly-Silizium-Füllung stellt die erste innere Elektrode 11 des Speicher-Kondensators 1 dar.

Als Dielektrikumsschicht 13 im Graben zur Isolierung der Elektroden wird vorzugsweise SiO₂ verwendet.

In den Halbleitersäulen 101 zwischen den Gräben, die sich, wie der Querschnitt nach Fig. 12A zeigt, unter der Bitleitung 6 erstrecken, sind jeweils die MISFET-Auswahl- Kondensatoren 2 ausgebildet. Dieser MISFET-Transistor weist im Bereich des oberen Endes der Poly-Silizium-Schicht 11 im Graben, d. h. der inneren Elektrode des Graben-Kondensators, die zweite Elektrode 23 in Form einer hochdotierten n-Schicht auf. Auf dieser n-Schicht ist dann der aktive Bereich 22 ausgebildet, der schwach p-dotiert ist. Auf diesem aktiven Bereich 24 wiederum ist die erste Elektrode 21 als hochdotierte n-Schicht aufgebracht. Zwischen der zweiten Elektrode 23 des MISFET-Transistors 2 und der inneren Elektrode 11 des Graben-Kondensators 1 ist, durch die den Graben auskleidende Dielektrikumsschicht 13 hindurch, ein stromleitender Verbindungskanal 4 ausgeformt. Dieser Verbindungskanal 4 zwischen der zweiten Elektrode 23 des Auswahl-Transistors 2 und der inneren Poly-Silizium-Elektrode 11 des Speicher-Kondensators 1 besteht dabei vorzugsweise aus einer n-dotierten Poly-Silizium-Schicht.

Auf einer Isolierschicht 104, die auf der inneren Elektrode 11 des Graben-Kondensators aufgebracht ist, ist weiterhin zwischen der Säule des zum Graben-Kondensator gehörenden Auswahl-Transistors und der Säule des zum darauffolgenden Graben-Kondensator gehörenden Auswahl-Transistors vertikal eine Schichtenfolge eingebracht, die sich im wesentlichen über den gesamten aktiven Bereich 22 des Auswahl-Transistors erstreckt und aus einer dünnen Gate-Isolierschicht 24, vorzugsweise aus SiO₂, einer Gate-Elektrodenschicht 25, vorzugsweise aus Poly-Silizium, und einer weiteren stromleitenden Schicht, vorzugsweise aus Wolfram, die als Wortleitung 7 dient, besteht. Diese Schichtenfolge schließt, wie die Querschnitte entlang der Bitleitung in Fig. 12A und der Wortleitung in Fig. 12C zeigen, die Säule des Auswahl- Transistors um den gesamten aktiven Bereich 24 herum vollständig ein.

Die Gate-Elektroden-Schichtenfolge um den aktiven Bereich 24 des Auswahl-Transistors 2 herum ist von einer Isolierschicht 105, vorzugsweise aus Si₃N₄, begrenzt, die sich längs des Auswahl-Transistors 2 von der Source-Elektrode 21 über die Gate-Elektroden-Schichtenfolge bis zur Isolierschicht 104 auf der inneren Elektrode 11 des Graben-Kondensators 1 erstreckt. Der Bereich zwischen den Isolierschichten 105, die im Bereich eines Grabens die Gate-Elektroden-Schichtenfolgen benachbarter DRAM-Zellen abgrenzen, ist vorzugsweise mit einer SiO₂-Schicht 106 ausgefüllt. Durch das umschließende Gate wird zuverlässig eine gegenseitige Beeinflussung der aktiven Gebiete von aufeinanderfolgenden Auswahl-Transistoren verhindert. Dies bedeutet, dass keine entsprechenden Leckströme durch die aktiven Gebiete der MISFETs und damit keine Informationsverluste in den Speicherzellen auftreten können.

Zwischen den Auswahl-Transistoren, die jeweils zu aufeinanderfolgenden Bitleitungen 6 jedoch zur gleichen Wortleitung 7 gehören, ist, wie der Querschnitt in Fig. 12C zeigt, eine Stützsäule 108 zwischen aufeinanderfolgenden Säulen mit den Auswahl-Transistoren auf dem Halbleitersubstrat ausgebildet. Diese Stützsäule 108 erstreckt sich dabei vorzugsweise parallel zur Säule 101 mit dem Auswahl-Transistor, wobei jeweils zwischen einer Säule 101 des Auswahl-Transistors und einer Stützsäule 108, die vorzugsweise aus Poly-Silizium besteht, eine Schichtenfolge ausgebildet ist, bei der bis in die Höhe des aktiven Bereiches 24 des Auswahl-Transistors eine Isolierschicht 109 aus SiO₂ auf der dann vertikal die Gate-Elektroden- Schichtenfolge angeordnet ist und die abschließend von der Isolierschicht 105 bedeckt wird, die sich zwischen auf zwei aufeinanderfolgenden Auswahl-Transistorsäulen über eine Stützsäule 108 hinweg erstreckt. Die Source-Elektrode 21 des Auswahl-Transistors 2 ist weiterhin über eine säulenartige stromleitende Schicht 110 mit der zugehörigen Bitleitung 6 verbunden. Die stromleitende Schicht 110 besteht dabei vorzugsweise aus Poly-Silizium, die Bitleitung 6 aus Wolfram. Der Freiraum zwischen den Bitleitungen ist mit der SiO₂- Schicht 106 ausgefüllt.

Durch die erfindungsgemäße Halbleiterspeicher-Zellen­ anordnung, wie sie im Ausführungsbeispiel nach Fig. 12 gezeigt ist und die sich dadurch auszeichnet, dass die DRAM- Speicherzelle 10 matrixförmig angeordnet sind, wobei die DRAM-Zellen so ausgestaltet sind, dass der vertikale Auswahl- Transistor 2 und der Graben-Kondensator 1 jeweils unter der zugehörigen Bitleitung 6 verlaufen und die Speicherzellen jeweils zeilenförmig untereinander angeordnet sind. Durch diese Anordnung ist es möglich, eine maximal kubische Packungsdichte der DRAM-Zellen herzustellen und damit eine Zellenanordnung mit einer minimalen Zellenfläche zu erreichen. Bei der erfindungsgemäßen Ausgestaltung ist weiterhin dafür gesorgt, dass der aktive Bereich der Auswahl- Transistoren vollständig von der Gate-Elektroden- Schichtenfolge und der zugehörigen Wortleitung 7 umfasst ist, so dass eine Beeinflussung durch benachbarte Wort- und Bitleitungen, die nicht zur betreffenden DRAM-Zelle gehören, vermieden werden kann.

Beim Ausführungsbeispiel nach Fig. 12 ist ein minimaler Abstand zwischen zwei benachbarten Wortleitungen von 2F (F entspricht der minimalen Strukturgröße) möglich.

Bei dem in Fig. 12 gezeigten Ausführungsbeispiel ist weiterhin durch die Ausbildung der Stützsäulen 108 zwischen benachbarten Bitleitungen eine Verschaltung der DRAM-Zellen möglich, bei der immer zwei Bitleitungen miteinander verschränkt werden können. Gemäß der Erfindung kann bei einer verschränkten Bitleitung-Verschaltung eine minimale Zellengröße von 5F² bis 6F² erreicht werden.

Statt der in Fig. 12 gezeigten verschränkten Bitleitung- Verschaltung kann die Erfindung auch auf andere bekannte Bitleitung-Verschaltungen angewendet werden. Fig. 13B zeigt eine Aufsicht auf eine Halbleiterspeicher-Zellenanordnung für eine sogenannte Open-Bitleitung-Verschaltung. Bei dieser zweiten Ausführungsform ist auf die in Fig. 12 bezeigte Stützstruktur verzichtet, so dass sich bei einem Querschnitt entlang einer Bitleitung 6, wie er in Fig. 13A dargestellt ist, zwar der gleiche Querschnitt, wie bei der ersten Ausführungsform in Fig. 12A ergibt, jedoch entlang einer Wortleitung ein Querschnitt folgt, wie er in Fig. 13C gezeigt ist.

Bei dem in Fig. 13C gezeigten Querschnitt ist entlang einer Wortleitung 7 zwischen zwei Auswahl-Transistoren, die zu benachbarten Bitleitungen 6 gehören, eine Schichtenfolge ausgebildet, bei der auf der SiO₂-Schicht 109 um die aktive Schicht der Auswahl-Transistoren herum jeweils eine Gate- Elektroden-Schichtfolge mit dem Gate-Dielektrikum 24 und der Gate-Elektrodenschicht 25 angeordnet ist, die jeweils mit der Schicht für die Wortleitung 7 verbunden ist. Durch diese Anordnung wird eine minimale Zellengröße von 4F² bis 5F² möglich.

Anhand der Fig. 1 bis 11 wird eine mögliche Prozessfolge zur Herstellung einer Halbleiterspeicher-Zellenanordnung, wie es in den Fig. 12 dargestellt ist, detailliert beschrieben.

Ausgangsmaterial ist ein p-dotiertes Siliziumsubstrat S1. Auf diesem Ausgangsmaterial wird nach mehreren Reinigungsschritten eine SiO₂-Schicht (nicht dargestellt) mit einer Dicke von ca. 8 nm abgeschieden. Auf dieser Oxid-Schicht wird dann eine Si₃N₄-Schicht 52 mit einer Dicke von ca. 200 nm erzeugt. Auf dieser Nitrid-Schicht wird wiederum eine SiO₂- Schicht mit einer Dicke von ca. 800 nm aufgebracht. Diese Schichtenfolge dient als Maskierungsschicht für die folgende Grabenätzung. Mit Hilfe einer Maske wird dann eine Fotolithographie zur Definition der Graben-Kondensatoren durchgeführt.

Nach diesem Fotolithographie-Prozess erfolgt eine anisotrope Ätzung der Maskierungsschicht, wobei zur Oxidätzung z. B. CHF₃ und O₂ und zu einer Nitridätzung z. B. C₂F₆ und O₂ verwendet werden. Nach Erzeugung der Ätzmaske für die Gräben, in denen die Speicher-Kondensatoren ausgebildet werden sollen, wird die Lackmaske für die Fotolithographie entfernt. Dann wird die Silizium-Schicht in den freigelegten Bereiche der Ätzmaske anisotrop bis ca. 10 µm tief mit HBr und HF geätzt, um die Gräben für die Speicher-Kondensatoren freizulegen.

Anschließend wird eine vergrabene Platte für die gemeinsame zweite Elektrode der Speicher-Kondensatoren im Siliziumsubstrat ausgebildet, wobei vorzugsweise ein Arsenglas verwendet wird. Hierzu wird eine Arsenglas-Schicht vorzugsweise in einer Dicke von ca. 2 nm erzeugt. Auf dieser Arsenglas-Schicht wird dann ein Polymer-Fotolack, vorzugsweise PMMA, mit einer Dicke von ca. 500 nm erzeugt, der die geätzten Gräben auffüllt. Diese Polymer-Fotolackschicht wird dann außerhalb der Gräben auf eine Dicke von ca. 2 µm z. B. mit O₂ zurückgeätzt. Anschließend wird das Arsenglas oberhalb des Polymer-Fotolacks in den Gräben z. B. mit HF weggeätzt und dann die Polymer-Fotolackschicht in den Gräben z. B. mit O₂ entfernt.

Zum Erzeugen einer vergrabenen stark n-dotierten Schicht, die die gemeinsame äußere Elektrode aller Speicher-Kondensatoren der Halbleiter-Speicherzellenanordnung bildet, wird Arsen aus dem Arsenglas in das p-dotierte Silizium ausdiffundiert. Dann wird das verbleibende Arsenglas mit Hilfe einer HF-Ätzung entfernt.

Um die dielektrische Schicht der Speicher-Kondensatoren in Gräben zu erzeugen, wird eine ONO-Abscheidung (Oxid-Nitrid- Oxid) vorgenommen, wobei eine Schichtdicke S3 von ca. 3 nm gewählt wird. Anschließend erfolgt die Abscheidung von hoch n-dotierten Poly-Silizium S4 mit einer Dicke von ca. 200 nm, um die Gräben aufzufüllen. Das überstehende Poly-Silizium außerhalb der Gräben wird anschließend zurückgeätzt. Das ONO- Dielektrikum, das über die Gräben übersteht, wird mit HF entfernt. Dann wird vorzugsweise nach dem TEOS-Verfahren einen ca. 20 nm dicke SiO₂-Schicht erzeugt, die anisotrop mit CHF₃ und O₂ im Bereich der Gräben weggeätzt wird. Anschließend wird nochmal hochdotiertes Poly-Silizium mit einer Dicke von ca. 200 nm abgeschieden, das bis zu ca. 800 nm zurückgeätzt wird, so dass sich in der Aufsicht eine Struktur ergibt, wie sie in Fig. 1B gezeigt ist. Fig. 1A zeigt einen Querschnitt entlang der AA-Linie durch die Gräben für die Speicher- Kondensatoren.

Alternativ zu der in Fig. 1B gezeigten ovalen Form der Gräben für die Speicher-Kondensatoren besteht auch die Möglichkeit, Gräben für die Speicher-Kondensatoren mit anderer Form zu erzeugen, wie sie z. B. in den Fig. 14 und 15 dargestellt sind. Insbesondere können dabei Gräbenformen gewählt werden, die eine größere Oberfläche der Seitenwand und damit eine erhöhte Speicherkapazität des Kondensators ermöglichen.

Nach der Ausbildung der Speicher-Kondensatoren in Gräben im Halbleitersubstrat, wie sie in Fig. 1A und 1B gezeigt ist, erfolgt die Strukturierung der Auswahl-Transistoren. Hierzu wird als erstes eine dünne Si₃N₄-Schicht S5 mit einer Dicke von ca. 4 nm aufgebracht. Auf dieser Si₃N₄-Schicht S5 wird eine undotierte Schicht S6 aus amorphen Silizium mit einer Dicke von ca. 20 nm abgeschieden. Dieses amorphe Silizium wird dann z. B. mit C₂F₆ und O₂ zurückgeätzt, so dass das amorphe Silizium nur noch an den Seitenwänden der Gräben zurückbleibt und so Spacer bildet. Anschließend werden dann die Spacer an den Seitenwänden in den Gräben einseitig hochdotiert, wobei sowohl eine n- als auch eine p-Dotierung vorgenommen werden kann. Fig. 2A und Fig. 2B zeigen die Silizium-Scheibe nach diesem letzten Prozessschritt, wobei die dotierte Schicht mit S7 gekennzeichnet ist.

Mit Hilfe eines Fotolithographieschrittes erfolgt nun eine Austrennung der amorphen Silizium-Spacer. Wenn der Fotolithographieschritt mit Hilfe des Hart-Maskenverfahrens erfolgt, wird zuerst nach dem TEOS-Verfahren eine Oxid- Schicht S8 mit einer Dicke von ca. 80 nm aufgetragen. Dieses Oxid wird dann, z. B. mit einer CHF₃ und O₂-Ätzung strukturiert und anschließend werden an den freigelegten Stellen die amorphen Silizium-Spacer S6, S7 selektiv z. B. mit C₂F₆ und O₂ entfernt. Nach diesem Prozessschritt ergibt sich eine Aufsicht auf das Halbleiterstruktur, wie es in Fig. 3B gezeigt ist. Hier ist deutlich zu erkennen, dass in den freigelegten Grabenbereichen die amorphe Silizium-Spacer S6, S7 entfernt ist. Fig. 3A zeigt einen Querschnitt durch die Silizium-Scheibe entlang einer verbleibenden Oxid-Bahn S8. Nach dem selektiven Ätzen der amorphen Silizium-Spacer S6, S7 in den Gräben, wird das Oxid S8 mit z. B. CHF₃ und O₂ komplett entfernt. Alternativ zu den geschilderten Hart- Masken-Fotolithographie-Prozess kann statt der Oxid-Maske auch durch eine herkömmliche Lackmaske verwendet werden.

Nach dem Beseitigen der Oxid-Maske wird eine thermische Aktivierung der Dotierstoffe in dem amorphen Silizium-Spacer S7 auf der einen Grabenseite durchgeführt, wobei die amorphen Silizium-Spacer S6, S7 rekristallisiert. Mit einem weiteren Fotolithographieschritt wird dann der undotierte Silizium- Spacer S6 entfernt. Dabei wird zuerst ein Polymer-Fotolack S9, vorzugsweise PMMA, mit einer Dicke von ca. 500 nm aufgeschleudert. Diese Polymerschicht wird dann außerhalb der Gräben komplett z. B. mit O₂ zurückgeätzt. Anschließend wird der undotierte Silizium-Spacer selektiv zum dotierten Silizium-Spacer, der entweder stark p- oder n-dotiert ist, entfernt. Dann wird die ONO-Schicht isotrop um ca. 40 nm mit HF zurückgeätzt. Nach diesem Prozessschritt ergibt sich eine Aufsicht auf die Siliziumscheibe, wie sie in Fig. 4B gezeigt ist. Fig. 4A zeigt einen Querschnitt entlang der AA-Linie.

Es ist deutlich zu sehen, dass ein Ausschnitt S10 der oberen Kante der inneren Poly-Silizium-Schicht S4 der Graben- Kondensatoren freigelegt ist. In diesem Bereich wird dann die Verbindung der inneren Elektrode des Graben-Kondensators zum zugehörigen Auswahl-Transistors hergestellt. Der dargestellte Prozessablauf zur Ausbildung dieser Kontaktstelle mit Hilfe von Spacern ermöglicht eine selbstjustierende Strukturierung dieser Kontaktstelle und damit die Möglichkeit extrem kleine Zellstrukturen zu erzeugen. Entscheidend ist hierbei insbesondere die Technik der einseitigen Dotierung des Silizium-Spacers, wodurch selektive Ätzprozesse der Spacer- Struktur möglich sind. Hierdurch wird eine exakte selbstjustierende Festlegung der Kontaktstelle zwischen dem Graben-Kondensator und den zugehörigen Auswahl-Kondensator erreicht.

Nach der isotropen Rückätzung der ONO-Schicht S3, die zur Festlegung der Kontaktstelle mit der inneren Elektrode des Graben-Kondensators dient, wird diese Kontaktstelle dann ausgefüllt. Zuerst wird die PMMA-Schicht S9 mit z. B. O₂ vollständig entfernt. Anschließend wird der verbleibende dotierte Poly-Silizium-Spacer S7 weggeätzt und dann auf der Halbleiterstruktur undotiertes amorphes Silizium S11 mit einer Schichtdicke von ca. 15 nm abgeschieden. Dieses amorphe Silizium wird anschließend isotrop mit C₂F₆ und O₂ zurückgeätzt, so dass das armophe Silizium, außer an der Kontaktstelle im Graben, wieder vollständig entfernt wird. Die Silizium-Scheibe nach diesem Prozessschritt ist in der Aufsicht in Fig. 5B und im Querschnitt entlang der AA-Linie in Fig. 5A gezeigt.

Nach dem Auffüllen der Kontaktstelle erfolgt dann in Vorbereitung der Strukturierung des Auswahl-Transistors in der Säule neben den Gräben ein Prozessablauf, bei dem zuerst Oxid S12 vorzugsweise nach dem TEOS-Verfahren mit einer Dicke von ca. 80 nm abgeschieden wird. Diese SiO₂-Schicht wird dann um ca. 130 nm mit CHF₆ und O₂ zurückgeätzt, so dass die Säulen zwischen den Gräben im Bereich der oberen Si₃N₄-Schicht freigelegt werden. Diese Si₃N₄-Schicht wird dann z. B. mit H₃PO₄ vollständig entfernt. Anschließend wird dann nochmals die SiO₂-Schicht um ca. 10 nm mit O₂ zurückgeätzt. Die Silizium-Scheibe nach diesem Prozessschritt ist in der Aufsicht der Fig. 6B und im Querschnitt entlang der AA-Linie in Fig. 6A gezeigt.

Anschließend erfolgt die Ausbildung der vertikalen Auswahl- Transistoren seitlich zu den in den Gräben angeordneten Speicher-Kondensatoren. Zur Definition der n-Kanal-Tansistor- Bereiche wird in einem ersten Schritt durch Ionenimplantation im Zellenfeld eine hohe n-Dotierung vorzugsweise durch Arsen- Dotierung eingebracht, die sich nach dem Ausdiffundieren bis in eine Tiefe von ca. 100 nm mit einer Dotierung von 5 × 10¹⁹/cm³ erstreckt. Diese obere n-Dotier-Schicht S13 legt die erste Elektrode des Transistors fest. Zur Ausbildung der zweiten Elektrode wird, vorzugsweise ebenfalls durch eine Ionenimplantation mit Arsen, eine vergrabene Schicht S14 im Zellenfeld ausgebildet, bei dem die Tiefe des Maximums vorzugsweise im Bereich von ca. 400 nm liegt, wobei sich eine vertikale Schichtdicke von ca. 200 nm nach dem Ausdiffundieren ergibt. Bei dieser n-Schicht wird eine Dotierung von ca. 5 × 10¹⁸/cm³ gewählt. Durch den letzten Ausdiffundierungsschritt wird gleichzeitig auch eine Dotierung der Kontaktstelle S11 zwischen der zweiten Elektrode und der inneren Elektrode des Graben-Kondensators durchgeführt.

Nach der Erzeugung der ersten Elektrode und der zweiten Elektrode wird der Kanalbereich durch eine Wannenimplantation definiert. Hierzu wird eine Ionenimplantation zur p-Dotierung vorzugsweise mit Bor zugeführt, wobei z. B. eine Dotierung von 1 × 10¹⁶/cm³ in einer Tiefe von ca. 1 µm erzeugt wird. Die Wanne S15 wird dann durch Ausdiffundieren erzeugt, wobei der Ausdiffundierschritt auch zusammen mit dem anschließenden Gate-Oxidationsschritt erfolgen kann. Durch die Einstellung der Dotierung in der p-Wanne S1 wird die Einsatzspannung des selbstsperrend ausgebildeten n-Kanal-Transistors festgelegt. Fig. 7B zeigt eine Aufsicht auf die Silizium-Scheibe nach der Definition des Auswahl-Transistors. Fig. 7A stellt einen Querschnitt entlang der AA-Linie von Fig. 7B und Fig. 7C einen Querschnitt entlang der CC-Linie von Fig. 7B dar. Die Erzeugung der zweiten Elektrode durch Ionenimplantation und Ausdiffundieren ermöglicht eine selbstjustierende Anbindung der inneren Elektrode des Graben-Kondensators, da durch das Ausdiffundieren die Kontaktstelle automatisch mitdotiert wird.

Nach der Definition der ersten und zweiten Elektroden- Bereiche, sowie des Kanalgebiets der Auswahl-Transistoren erfolgt eine Isolierung dieser Auswahl-Transistoren in senkrechter, also y-Richtung mit Hilfe der Grabenisolations- (STI)-Technik. Hierzu wird in einer Prozessabfolge als erstes mit Hilfe der Fotolithographietechnik eine Si₃N₄-Schicht S16, die mit einer Dicke von ca. 100 nm abgeschieden wird, strukturiert. Die Nitrid-Schicht S16 wird dabei mit z. B. C₂F₆ und O₂ selektiv so geätzt, dass in x-Richtung Streifen der Nitrid-Schicht über den Graben-Kondensatoren verbleiben, die den Bereich der jeweils zu den Graben-Kondensatoren gehörenden Auswahl-Kondensatoren festlegen. Nach dem Entfernen der Lackmaske wird dann die zwischen den Graben- Kondensatoren freigelegte Silizium-Schicht z. B. mit C₂F₆ und O₂ bis zu einer Tiefe von ca. 600 nm geätzt. Die Silizium- Scheibe nach Abschluss dieses Prozessschrittes ist in der Aufsicht in Fig. 8B, im Querschnitt entlang der AA-Linie in Fig. 8A und im Querschnitt entlang der CC-Linie in Fig. 8C gezeigt. Durch die gewählte Grabenisolationstechnik wird eine einfache Strukturierung und Isolation der Auswahl- Transistoren in y-Richtung erreicht, so dass die Isolation mit einem geringem Prozessaufwand möglich ist.

In einer weiteren Prozessabfolge wird anschließend eine Spacer-Struktur zwischen den Auswahl-Transistoren in vertikaler Richtung erzeugt, um eine Halbleiterspeicher- Zellenanordnung mit einer verschränkten Bitleitungstruktur zu erzeugen, wie es in der Ausführungsform in Fig. 12 dargestellt ist. Hierzu wird als erstes mit dem TEOS- Verfahren eine SiO₂-Schicht mit einer Dicke von ca. 50 nm abgeschieden. Anschließend erfolgt eine Spacer-Ätzung der Oxid-Schicht S12 mit C₂F₆ und O₂, wobei ein Überätzen von ca. 80 nm ausgeführt wird. Dann wird in den freigelegten Gräben zwischen den Spacern selektiv undotiertes Poly-Silizium mit einer Dicke von ca. 550 nm aufgewachsen, so dass sich eine Stützstruktur ergibt. Optional kann die Stützstruktur auch durch Abschalten und Rückätzen von Silizium, Si₃N₄ und anderen geeigneten Materialien erzeugt werden. Nach Erzeugen der Stützstruktur ergibt sich eine Aussicht auf die Silizium- Scheibe, wie sie in Fig. 9B gezeigt ist. Fig. 9A zeigt einen Querschnitt entlang der AA-Linie und Fig. 9C einen Querschnitt entlang der CC-Linie.

Wenn statt einer verschränkten Bitleitungs-Verschaltung, wie sie in Fig. 12 gezeigt ist, eine Open-Bitleitungs- Verschaltung verwendet werden soll, wie sie in der Ausführungsform nach Fig. 13 gezeigt ist, ist keine Stützstruktur erforderlich, so dass auf die Prozessabfolge, die vom Prozessabbild von Fig. 8 zum Prozessabbild von Fig. 9 führt, verzichtet werden kann.

Nach der Stützstrukturerzeugung erfolgt die Erzeugung eines Top-Oxids auf den Speicher-Kondensatoren zu deren Isolierung. Hierzu wird in einem ersten Schritt mit H₃PO₄ die Si₃N₄- Schicht komplett entfernt. Danach wird die verbleibende SiO₂- Schicht bis zu einer Tiefe von ca. 380 nm mit CHF₃ und O₂ zurückgeätzt, wobei der Ätzprozess nicht selektiv zu Si₃N₄ ist. Hierdurch wird erreicht, dass die Säulen mit den Transistorstrukturen und die Stützstrukturen komplett freigelegt werden. Anschließend wird dann mit einer Dicke von vorzugsweise 40 nm ein Graben-Top-Oxid S18 zur Isolation der Speicher-Kondensatoren erzeugt. Die Silizium-Scheibe nach diesem Prozessschritt ist in der Aussicht in Fig. 10B, im Querschnitt entlang der AA-Linie in Fig. 10A und im Querschnitt entlang der CC-Linie in Fig. IOC gezeigt.

Nach Erzeugen des Graben-Top-Oxids S18 erfolgt in einer weiteren Prozessfolge die Erzeugung der Gate-Struktur für die Auswahl-Transistoren und die Erzeugung der Wortleitungen. Hierzu wird in einem ersten Prozessschritt ein Gate- Dielektrikum S19 vorzugsweise als thermisches Oxid mit einer Dicke von ca. 4 nm aufgewachsen. Anschließend wird dann eine ca. 20 nm dicke Poly-Silizium-Schicht S20 abgeschieden, die hoch n-dotiert ist. Diese Poly-Silizium-Schicht S20 dient als Gate-Elektrode für die Auswahl-Transistoren. Dann werden die die einzelnen Gate-Elektroden verbindenden Wortleitungen erzeugt. Hierzu wird als erstes eine ca. 2 nm dicke Barrierenschicht (nicht gezeigt) aus Wolframnitrid erzeugt, auf der dann Wolfram mit einer Schichtdicke S21 von ca. 20 nm abgeschieden wird.

Um die Gate-Elektroden der Auswahl-Transistoren und die zugehörigen Wortleitungen zu strukturieren, werden dann vorzugsweise mittels C₂F₆ und O₂ die Poly-Silizium-Schicht S20, die Barriereschicht und die Wolframschicht S21 anisotrop um ca. 50 nm abgeätzt, so dass sich um die Säulen mit den Auswahl-Transistoren herum Spacer aus der Gate- Elektrodenstruktur und der Wortleitungsstruktur bilden, wobei die aktiven Bereiche zwischen den Source/Drain-Elektroden in den Säulen mit den Auswahl-Transistoren vollständig umfasst werden. Nach dieser Spacer-Strukturierung der Gate-Elektroden und der Wortleitungen wird in einem weiteren Prozessschritt eine dünne ca. 20 nm starke SI₃N₄-Schicht S22 abgeschieden, auf der dann vorzugsweise mit Hilfe des TEOS-Verfahrens eine ca. 200 nm dicke SiO₂-Schicht S23 erzeugt wird. Diese Oxid- Schicht S23 wird dann vorzugsweise mit Hilfe des chemisch­ mechanischen Polierens bis zur Oberkante der Nitrid-Schicht S22 plan abgeschliffen. Anschließend wird mit C₂F₆ und O₂ das Nitrid selektiv abgeätzt. Nach einer Rückätzung des Oxids, vorzugsweise mit HF um ca. 40 nm, ergibt sich eine Struktur in der Silizium-Scheibe, wie sie in der Aufsicht der Fig. 11B, im Querschnitt entlang der AA-Linie in Fig. 11A und im Querschnitt entlang der CC-Linie in Fig. 11C gezeigt ist.

Ausgehend von der in Fig. 11 gezeigten Prozessstruktur wird dann in einer weiteren Lithographieprozessfolge die Poly- Silizium-Kontakte für die Source-Elektroden der Auswahl- Transistoren und die Wolframmetallisierung zur Ausbildung der Bitleitungen erzeugt, so dass sich eine DRAM-Speicherzellen- Anordnung ergibt, wie sie in den Fig. 12A bis C gezeigt ist. Wenn alternativ auf die Prozessfolge zur Ausbildung einer Stützstruktur verzichtet wird, ergibt sich eine DRAM- Speicherzellen-Anordnung, wie sie in Fig. 13A bis C gezeigt ist.

Durch den erfindungsgemäßen Prozessablauf ist es möglich, eine DRAM-Speicherzellen-Anordnung mit Graben-Kondensatoren und vertikalen Auswahl-Transistoren zu erzeugen, bei der das aktive Gebiet der Auswahl-Transistoren vollständig durch die Gate- und Wortleitungsstruktur umschlossen ist und die sich durch einen minimalen Platzbedarf auszeichnet. Die maximale Packungsdichte der DRAM-Zellen wird insbesondere durch den Einsatz einer selbstjustierenden Speicherstrukturierung für die Wortleitungen erreicht, wie sie oben erläutert ist.

Alternativ zu den gezeigten Ausführungsformen liegt es im Rahmen der Erfindung, anisotrope und/oder kristallorientierte Prozesse zur Aufweitung insbesondere der Graben-Kondensatoren einzusetzen, um neben den in der Fig. 1B, der Fig. 14 und der Fig. 15 gezeigten Grabenformen auch noch weitere Querschnitte für die Speicher-Kondensatoren zu erreichen, mit denen sich gegebenenfalls die Speicherkapazität dieser Kondensatoren erweitern lässt.

Es liegt weiterhin im Rahmen der Erfindung über die oben dargestellten Ausführungsbeispiele hinaus die angegebenen Abmessungen, Konzentrationen, Materialien und Prozesse in geeigneter Weise zu modifizieren, um die erfindungsgemäße DRAM-Speicherzellen-Anordnung zu erzeugen. Insbesondere kann dabei auf bekannte Prozessfolgen zur Ausbildung der Auswahl- Transistoren vor allem der Source/Drain-Gebiete zurückgegriffen werden. Weiterhin besteht die Möglichkeit den Leitfähigkeitstyp der dotierten Gebiete in der Halbleiterstruktur komplementär auszuführen. Darüber hinaus können die angegebenen Dielektrika auch durch andere bekannte Dielektrika ersetzt werden. Statt Siliziumoxid können z. B. Siliziumnitrid, Aluminiumoxid, Zirkonoxid, Oxid-Nitrid- Gemische und Low-k-Materialien eingesetzt werden. Statt der ONO-Zwischenschicht in den Speicher-Kondensatoren können andere bekannte Dielektrika mit einer hoher Dielektrizitätskonstante wie z. B. Aluminiumoxid, Zirkonoxid, Tantaloxid, Hafniumoxid, Perovskite, insbesondere BST, verwendet werden. Anstelle von Wolfram zur Ausbildung der Spacer-Strukturen für die Wortleitungen können auch z. B. Silizide wie z. B. Wolframsilizid oder Silizide aus Titan und Kobold bzw. dotiertes Polysilizium eingesetzt werden.

Weiterhin können neben den dargestellten Schichten weitere Schichtenfolgen, insbesondere zur Ausbildung von Barrieren, um ungewünschte Diffusionen zu vermeiden, in die Halbleiterstruktur eingebracht werden. Schlussendlich können in geeigneter Weise die Selektivitäten und Maskenfolgen in den dargestellten Strukturierungsprozessen abgeändert werden, ohne den Bereich der Erfindung zu verlassen.

Die in der vorstehenden Beschreibung, den Zeichnungen und den Ansprüchen offenbarten Merkmale der Erfindung können sowohl einzeln als auch in beliebiger Kombination für die Verwirklichung der Erfindung in ihren verschiedenen Ausgestaltungen von Bedeutung sein.

Claims (21)

1. Halbleiter-Speicherzellenanordnung mit
dynamischen Speicherzellen (10), die jeweils einen Graben- Kondensator (1) und eine vertikalen Auswahl-Transistor (2) aufweisen,
wobei der Graben-Kondensator (1) eine blockförmige innere Elektrode (11), eine die innere Elektrode umgebende dielektrische Zwischenschicht (13) und eine die dielektrische Zwischenschicht kontaktierende äußere Elektrode aufweist,
wobei der vertikale Auswahl-Transistor (2) im wesentlichen über dem Graben-Kondensator angeordnet ist und eine gegenüber der inneren Elektrode des Graben-Kondensators versetzt angeordneten Schichtenfolge aus einer ersten Elektrode (21) aufweist, die mit einer Bitleitung (6) verbunden ist, einer aktiven Zwischenschicht (22) und einer zweiten Elektrode (23), die mit der inneren Elektrode (11) des Graben- Kondensators verbunden ist, wobei die aktive Zwischenschicht (22) von einer Isolatorschicht (24) und einer Gate- Elektrodenschicht (25) vollständig umschlossen ist, die mit einer Wortleitung (7) verbunden ist,
wobei die Wortleitung (7) und die Bitleitung (6) senkrecht zueinander verlaufen,
dadurch gekennzeichnet, dass die dynamischen Speicherzellen (10) matrixförmig angeordnet sind, wobei die Graben-Kondensatoren und zugehörigen vertikalen Auswahl-Transistoren der dynamischen Speicherzellen jeweils zeilen- und/oder spaltenförmig aufeinanderfolgen.

2. Halbleiter-Speicherzellenanordnung gemäß Anspruch 1, dadurch gekennzeichnet, dass der Graben-Kondensator (1) und der zugehörige vertikalen Auswahl-Transistor (2) der dynamischen Speicherzellen (10) im wesentlichen unter einer zugehörigen Bitleitung (6) angeordnet sind.

3. Halbleiter-Speicherzellenanordnung gemäß Anspruch 1 oder 2, dadurch gekennzeichnet, dass die dynamischen Speicherzellen (10) so ausgebildet sind, dass als eine erste Säule im wesentlichen der Auswahl-Transistor (2) und als eine zweiten Säule im wesentlichen der Graben- Kondensator (1) angeordnet ist.

4. Halbleiter-Speicherzellenanordnung gemäß einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Graben-Kondensatoren der dynamischen Speicherzellen (10) so ausgebildet sind, dass in einem Halbleitersubstrat (101) sowohl in eine x-Richtung als auch in eine y-Richtung gleich beabstandete Gräben ausgeformt sind, die mit einer dünnen dielektrischen Schicht (13) und einer blockförmigen hochdotierten Halbleiterschicht (11) als innerer Elektrode ausgefüllt und von Isolierschicht (104) bedeckt sind, wobei die dielektrischen Schicht mit einer vergrabenen hochdotierten Platte im Halbleitersubstrat als äußerer Elektrode in Kontakt steht.

5. Halbleiter-Speicherzellenanordnung gemäß Anspruch 4, dadurch gekennzeichnet, dass die Gräben, in denen die Graben-Kondensatoren der dynamischen Speicherzellen ausgebildet sind, im Querschnitt oval, rechteckig oder quadratisch ausgeformt sind.

6. Halbleiter-Speicherzellenanordnung gemäß Anspruch 4 oder 5, dadurch gekennzeichnet, dass der Auswahl-Kondensator (2) ein MISFET-Transistor ist, der im Bereich des oberen Endes der inneren Kondensator-Elektrode im Graben die zweite Elektrode (23) in Form einer hochdotierten Schicht aufweist, auf der ein schwachdotierte Schicht als aktiver Bereich (22) und die erste Elektrode (21) als hochdotierte Schicht aufgebracht sind, wobei zwischen der zweiten Elektrode (23) des MISFET-Transistors und der inneren Elektrode (11) des Graben-Kondensators durch die den Graben auskleidende dielektrische Schicht (18) hindurch ein leitender Verbindungskanal (4) ausgeformt ist.

7. Halbleiter-Speicherzellenanordnung gemäß Anspruch 6, dadurch gekennzeichnet, dass auf der Isolierschicht (104), die die inneren Elektrode (11) des Graben-Kondensators (1) abdeckt, zwischen der Säule des zum Graben-Kondensator gehörenden MISFET-Transistors und der Säule des zum darauffolgenden Graben-Kondensator gehörenden MISFET-Transistors eine Gate-Elektroden-Schichtenfolge eingebracht ist, die sich im wesentlichen um den gesamten aktiven Bereich (22) des MISFET-Transistors herum erstreckt sich und aus einer Gate-Dielektrikumsschicht (24), einer Gate-Elektrodenschicht (25) und einer leitenden Schicht (7), die als Wortleitung dient, zusammensetzt.

8. Halbleiter-Speicherzellenanordnung gemäß Anspruch 7, dadurch gekennzeichnet, dass zwischen den Auswahl-Transistoren, die jeweils zu aufeinanderfolgenden Bitleitungen (6) jedoch zur gleichen Wortleitung (7) gehören, eine Stützsäule (108) ausgebildet, die sich vorzugsweise parallel zur Säule mit dem Auswahl- Transistor erstreckt, wobei jeweils zwischen einer Säule des Auswahl-Transistors und einer Stützsäule die Gate-Elektroden- Schichtenfolge vorgesehen ist.

9. Halbleiter-Speicherzellenanordnung gemäß einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass der minimaler Abstand zwischen zwei benachbarten Wortleitungen zweimal der minimalen Strukturgröße der Lithographietechnik, mit der die Zellen hergestellt werden, entspricht.

10. Verfahren zum Herstellen einer Halbleiter Speicherzellenanordnung mit dynamischen Speicherzellen, die jeweils einen Graben-Kondensator und einen vertikalen Auswahl-Transistor aufweisen, wobei der Graben-Kondensator mit einer blockförmigen inneren Elektrode, einer die innere Elektrode umgebenden dielektrischen Zwischenschicht und einer die dielektrische Zwischenschicht kontaktierenden äußeren Elektrode ausgeformt wird, wobei der vertikale Auswahl- Kondensator im wesentlichen über den Graben-Kondensator mit einer gegenüber der inneren Elektrode des Graben-Kondensators versetzt angeordneten Schichtenfolge aus einer ersten Elektrode, die mit einer Bitleitung verbunden ist, einer aktiven Zwischenschicht und einer zweiten Elektrode, die mit der inneren Elektrode des Graben-Kondensators verbunden ist, ausgebildet wird, wobei die aktive Zwischenschicht von einer Isolatorschicht und einer Gate-Elektrodenschicht vollständig umschlossen wird, die mit einer Wortleitung verbunden ist, und wobei die Wortleitung und die Bitleitung senkrecht zueinander angeordnet werden, dadurch gekennzeichnet, dass die dynamischen Speicherzellen (10) matrixförmig angeordnet werden, wobei die Graben-Kondensatoren und zugehörigen vertikalen Auswahl-Transistoren der dynamischen Speicherzellen jeweils zeilen- und/oder spaltenförmig aufeinanderfolgen.

11. Verfahren gemäß Anspruch 10, dadurch gekennzeichnet, dass der Graben-Kondensator (1) und der zugehörige vertikalen Auswahl-Transistor (2) der dynamischen Speicherzellen (10) im wesentlichen unter einer zugehörigen Bitleitung (6) ausgeformt werden.

12. Verfahren gemäß Anspruch 10 oder 11, dadurch gekennzeichnet, die Prozessfolge:
Bereitstellen eines Halbleitersubstrats;
Erzeugen von Gräben im Halbleitersubstrat;
Ausbilden der Grabenkondensatoren in den Gräben;
Definition der Bereiche mit den vertikalen Auswahl- Transistoren und deren Verbindung zu den zugehörigen Grabenkondensatoren mit Hilfe der Spacer-Technik;
Erzeugen einer vertikalen Schichtenfolge von zweiter Elektrode, aktivem Bereich und erster Elektrode der Auswahltransistoren;
Ausbilden von Gate-Elektroden-Schichtenfolgen, die sich im wesentlichen um den gesamten aktiven Bereich des Auswahl- Transistors herum erstrecken, sich aus einer Gate- Dielektrikumsschicht, einer Gate-Elektrodenschicht und einer leitenden Schicht, die als Wortleitung dient, zusammensetzen und von einer Isolierschicht abgegrenzt werden, mit Hilfe der Spacer-Technik; und
Erzeugen von Kontakte zu den Source-Elektroden der Auswahl- Transistoren; und
Ausbilden der Bitleitungen.

13. Verfahren gemäß Anspruch 12, dadurch gekennzeichnet, dass die Gräben mit Hilfe eines Fotolithographieschrittes so definiert werden, dass sie im Halbleitersubstrat sowohl in eine x- als auch in eine y-Richtung gleich beabstandet sind, wobei die Gräben im Querschnitt oval, rechteckig oder quadratisch ausgeformt werden.

14. Verfahren gemäß Anspruch 12 oder 13, wobei die Definition der Bereiche mit den vertikalen Auswahl-Transistoren und der Bereich mit der Verbindung zu den zugehörigen Graben- Kondensatoren folgende Prozessabfolge umfasst:
Erzeugen einer Spacer-Struktur in den Gräben über den Graben- Kondensatoren;
einseitiges Dotieren der Spacer-Struktur;
Auftrennen der Spacer-Struktur mit Hilfe eines Lithographieschrittes und;
selektives Ätzen der Spacer-Struktur auf der Grundlage der unterschiedlich dotierten Spacer-Bereiche.

15. Verfahren gemäß Anspruch 14, dadurch gekennzeichnet, dass das Auftrennen der Spacer mit Hilfe eines Hard- Maskenlithographieprozesses erfolgt.

16. Verfahren gemäß Anspruch 14 oder 15, dadurch gekennzeichnet, dass beim selektiven Ätzen der dotierten aufgetrennten Spacer ein Bereich der inneren Elektrode der Graben-Kondensatoren freigelegt wird.

17. Verfahren gemäß nach einem der Ansprüche 12 bis 16, dadurch gekennzeichnet, dass die zweite Elektrode des Auswahl-Transistors durch Ausdiffundieren einer implantierten Dotierschicht festgelegt wird, wobei der Verbindungskanal zur inneren Elektrode durch dieses Ausdiffundieren leitend gemacht wird.

18. Verfahren gemäß einem der Ansprüche 12 bis 17, dadurch gekennzeichnet, dass die erste Elektrode der Auswahl-Transistoren durch einen Graben-Isolationsprozess festgelegt werden.

19. Verfahren gemäß einem der Ansprüche 12 bis 18, dadurch gekennzeichnet, dass zum Ausbilden von Gate-Schichtenfolgen folgender Prozessablauf durchgeführt wird;
Erzeugen einer Isolationsschicht auf den Graben-Kondensatoren in den Gräben;
Aufwachsen einer Gate-Dielektrikumsschicht, einer Gate- Elektrodenschicht und einer leitenden Schicht, die als Wortleitung dient, um die Säule mit dem aktiven Bereich der Auswahl-Transistoren herum;
anisotropes Ätzen der Gate-Elektrodenschicht und der leitenden Schicht zur Spacerbildung; und
Abscheiden einer Isolationsschicht.

20. Verfahren gemäß einem der Ansprüche 12 bis 19, dadurch gekennzeichnet, dass zwischen den Auswahl-Transistoren, die jeweils zu aufeinanderfolgenden Bitleitungen, jedoch zu gleichen Wortleitungen gehören, Stützsäulen mit Hilfe der Spacer- Technik ausgebildet werden.

21. Verfahren gemäß Anspruch 20, wobei zwischen den Stützsäulen und der Säule mit dem aktiven Bereich des Auswahl-Transistors vertikal eine Gate-Elektroden- Schichtenfolge ausgebildet wird.