DE10029240A1

DE10029240A1 - Halbleiterspeicher mit Redundanzbeurteilungsschaltung

Info

Publication number: DE10029240A1
Application number: DE10029240A
Authority: DE
Inventors: Masahiro Shibuya
Original assignee: NEC Corp
Current assignee: Micron Memory Japan Ltd
Priority date: 1999-06-14
Filing date: 2000-06-14
Publication date: 2001-01-11
Also published as: TW509949B; KR100376599B1; JP3398686B2; US6269034B1; KR20010007372A; JP2000357395A

Abstract

In einem Halbleiterspeicher, der eine Redundanzschaltung hat, wird, wenn eine defekte Zelle durch eine Redundanzzelle ersetzt wird, die Aktivierung einer Normalwortleitung solange verzögert, bis entschieden ist, ob eine Redundanzwortleitung oder eine Normalwortleitung zu aktivieren ist. Der Halbleiterspeicher hat Adressvordekodierer, die eine Wahl und ein Treiben einer Normalwortleitung freigeben, und eine Redundanzsteuerschaltung zum Entscheiden, ob eine Redundanzwortleitung aktiviert werden sollte. Die Adressvordekodierer und die Redundanzsteuerschaltung werden unabhängig voneinander gesteuert. Ungeachtet dessen, ob eine Redundanzwortleitung verwendet wird, kann eine Normalwortleitung früher gesteuert werden. Daraus folgt, dass die Aktion des gesamten Halbleiterspeichers beschleunigt werden kann.

Description

Die vorliegende Erfindung betrifft einen Halbleiterspeicher und insbesondere einen Halbleiterspeicher mit einer Redun danzschaltung.

Eine Redundanzschaltung wird dazu verwendet, eine defekte Zelle zu ersetzen, die in einem Speicher enthalten ist, oder insbesondere bei einem dynamischen RAM mit einer Re dundanzzelle.

Um die Errichtung eines Multiwort-Zustandes zu verhindern, bei welchem sowohl eine normale Wortleitung als auch eine Redundanzwortleitung während einer derartigen Ersetzung ei ner defekten Zelle aktiviert sind, wird die Aktivierung ei ner normalen Wortleitung solange verzögert bis entschieden ist, welche Redundanzwortleitung und normale Wortleitung aktiviert werden sollten. In den zurückliegenden Jahren wurde gefordert, ein Zeitintervall vom Zeitpunkt des Zufüh rens einer Adresse bis zu dem Zeitpunkt, da in der Spei cherzelle gespeicherte Daten basierend auf der Adresse aus gelesen werden, zu verkürzen.

Fig. 8 ist ein Schaltbild, das ein Beispiel des zugehörigen Standes der Technik zeigt. Fig. 9 ist ein Zeitplan, der die Signalformen der in dem Schaltkreis erzeugten Signale zeigt.

Als Erstes werden die externen Adresssignale A0 bis Aj in den Zeilenadresspuffern 110 gespeichert. Die Zeilenadress puffer 110 erfassen die externen Adresssignale A0 bis Aj an der ansteigenden Kante eines externen Adresshaltesignals ECLK. Zeilenadresssignale XA0 bis XAj, die an den Zeilen adresspuffern 110 ausgegeben werden, werden an eine Adress beurteilungsschaltung 130 und an Adressvordekodierer 120 angelegt. Die Adressbeurteilungsschaltung 130 vergleicht die Zeilenadresssignale XA0 bis XAj mit einer vorab einge stellten Adresse in Antwort auf ein Redundanzhaltesignal. Wenn die Zeilenadresssignale XA0 bis XAj mit den vorab ein gestellten Adressen übereinstimmen, bleibt ein Redundanzbe urteilungssignal AC aktiv (in der Fig. 9 die durchgezogene Linie bei AC). Wenn die Zeilenadresssignale XA0 bis XAj nicht mit der vorab eingestellten Adresse übereinstimmen, wird das Redundanzbeurteilungssignal AC inaktiv (in der Fig. 9 die gestrichelte Linie bei AC). Eine Redundanzsteu erschaltung 140 liest das Redundanzbeurteilungssignal AC an der ansteigenden Kante eines Zeilenadresshaltesignals RCLK', nachdem die Adressbeurteilung beendet worden ist, und beurteilt dann, ob eine Redundanzwortleitung aktiviert werden sollte. Zu diesem Zeitpunkt erfasst ein Adressvorde kodierer 120 Signale, die aus der Vordekodierung der Zei lenadresssignale XA0 bis XAj resultieren und gibt die vor dekodierten Adresssignale PXA0 bis PXAk an einen normalen Wortdekodierer 160. Basierend auf einem redundanten Wort freigabesignal RDC und einem normalen Wortfreigabesignal XDES, die Ausgangssignale der Redundanzsteuerschaltung 140 sind, wird entweder eine normale Wortleitung oder eine re dundante Wortleitung aktiviert.

Gemäß dem in der Fig. 8 und 9 gezeigten Stand der Technik werden sowohl der Normalwortdekodierer 160 als auch der Redundanzwortdekodierer 150 ungewählt gehalten bis zu dem Zeitpunkt, zu welchem ermittelt worden ist, welche der Nor malwortleitungen und Redundanzwortleitungen aktiviert wer den sollte, um das Errichten eines Multiwort-Zustandes zu verhindern. Nachdem die Beurteilung durchgeführt worden ist, wird das Zeilenadresshaltesignal RCLK', das ein verzö gertes Zeilenadresshaltesignal ist, hochgetrieben und es wird entweder der Normalwortdekodierer 160 oder der Redun danzwortdekodierer 150 gewählt. Beispielsweise erzeugt die Redundanzsteuerschaltung als Erstes das Signal XDES auf ei nem niedrigen logischen Pegel. Dann ändert die Redundanz steuerschaltung den Pegel des Signals XDES vom niederen lo gischen Pegel auf einen hohen logischen Pegel, wenn die Redundanzsteuerschaltung die ansteigende Flanke des Signals RCLK' empfängt und das Signal AC anzeigt, dass eine adres sierte Speicherzelle keine defekte Zelle ist. Andererseits wählt der Normalwortleitungsdekodierer überhaupt keine nor male Wortleitung, wenn der Normalwortleitungsdekodierer das Signal XDES mit niederem logischen Pegel empfängt. Der Nor malwortleitungsdekodierer wählt eine der Normalwortleitun gen in Antwort auf die Adresse PXA0~PXAk, nachdem der Pegel des Signals XDES von dem niederen logischen Pegel auf den hohen logischen Pegel umgeschaltet hat. Die Zeit, die für das Aktivieren einer Normalwortleitung erforderlich ist, ist daher abhängig von dem Normalwortfreigabesignal XDES, das das Ergebnis der Beurteilung anzeigt. Die Anzahl der Normalwortleitungen ist jedoch größer als die Anzahl der Redundanzwortleitungen. Die Anzahl der Stufen der Logik schaltung, die in dem Normalwortdekodierer 160 enthalten sind, ist sehr viel größer als diejenige, die in dem Redun danzwortdekodierer 150 enthalten sind. Wie in der Fig. 9 gezeigt, wird für das Aktivieren einer Normalwortleitung viel Zeit benötigt. Ein schneller Zugriff auf eine Spei cherzelle ist daher in der Vergangenheit unmöglich gewesen.

Eine Aufgabe der vorliegenden Erfindung ist es, einen Halb leiterspeicher mit einer Redundanzschaltung zu schaffen, bei dem sowohl eine Normalwortleitung früher aktiviert wer den kann als auch eine Multiwort-Bewegung verhindert werden kann.

Eine weitere Aufgabe der vorliegenden Erfindung ist es, ei nen Halbleiterspeicher zu schaffen, bei dem die Zugriffsge schwindigkeit verbessert ist.

Gemäß der vorliegenden Erfindung ist ein Halbleiterspeicher vorgesehen, bestehend aus Normalspeicherzellen, Redundanz speicherzellen, Normalwortleitungen, Redundanzwortleitun gen, einer Normalwortleitungs-Wähl-/Treibvorrichtung, einer Adressbeurteilungsvorrichtung und einer Steuerungsvorrich tung. Die Redundanzspeicherzellen sind dazu bestimmt, einem Defekt abzuhelfen, der in einer Normalspeicherzelle auf tritt. Die Normalspeicherzellen werden über die Normalwort leitungen gewählt. Die Redundanzspeicherzellen werden über die Redundanzwortleitungen gewählt. Die Normalwortleitungs- Wähl-/Treibvorrichtung wählt und treibt eine Normalwortlei tung in Antwort auf extern zugeleitete Adresssignale an. Die Adressbeurteilungsvorrichtung beurteilt, ob die Adress signale die Adresse einer defekten Normalspeicherzelle re präsentieren. Basierend auf den Ergebnissen des Beurtei lungsausgangs an der Adressbeurteilungsvorrichtung akti viert die Steuerungsvorrichtung eine Normalwortleitung oder eine Redundanzwortleitung und inaktiviert die jeweils ande re Wortleitung. In einem Anfangsstatus ist, ungeachtet der Ergebnisse des Beurteilungsausgangs der Adressbeurteilungs vorrichtung, eine Normalwortleitung aktiviert und eine Re dundanzwortleitung inaktiviert. Wenn die Beurteilungsvor richtung entscheidet, dass die Adresssignale die defekte Adresse repräsentieren, inaktiviert die Steuerungsvorrich tung die Normalwortleitung und aktiviert die Redundanzwort leitung.

Gemäß der vorliegenden Erfindung ist ein Halbleiterspeicher geschaffen mit Normalspeicherzellen, Redundanzspeicherzel len, einem Normalwortdekodierer und einem Redundanzwortde kodierer. Die Redundanzspeicherzellen sind dazu bestimmt, einem Defekt abzuhelfen, der in einer Normalspeicherzelle auftritt. Der Normalwortdekodierer wählt und treibt eine Normalspeicherzelle. Der Redundanzwortdekodierer wählt und treibt eine Redundanzspeicherzelle. Der Halbleiterspeicher hat weiterhin Adressvordekodierer, eine Adressbeurteilungs schaltung und eine Redundanzsteuerschaltung. Die Adressvor dekodierer erfassen Zeilenadresssignale, die synchron mit einem ersten Taktsignal von außen zugeführt werden, deko diert die Signale und überträgt die resultierenden vordeko dierten Signale auf den Normalwortdekodierer. Die Adressbe urteilungsschaltung entscheidet, ob die Zeilenadresssignale die Adresse einer defekten Normalspeicherzelle repräsentie ren. Die Redundanzsteuerschaltung erfasst die Ergebnisse des Beurteilungsausgangs von der Adressbeurteilungsschal tung synchron mit einem zweiten Taktsignal und überträgt die Ergebnisse der Beurteilung auf den Redundanzwortdeko dierer. Wenn die Ergebnisse der Beurteilung zeigen, dass die Adresssignale die defekte Adresse repräsentieren, gibt die Redundanzsteuerschaltung ein Steuersignal aus, das dazu verwendet wird, den Normalwortdekodierer zu inaktivieren. Wenn die Ergebnisse der Beurteilung zeigen, dass die Adresssignale nicht die defekte Adresse repräsentieren, gibt die Redundanzsteuerschaltung ein Steuersignal aus, das dazu verwendet wird, den Normalwortdekodierer zu aktivie ren.

In diesem Fall macht das erste Taktsignal einen Übergang, bevor die Ergebnisse der Beurteilung an der Adressbeurtei lungsschaltung ausgegeben werden. Das zweite Taktsignal macht einen Übergang, bevor die vordekodierten Signale auf den Normalwortdekodierer übertragen werden.

Das zweite Taktsignal wird durch Verzögern des ersten Takt signals um ein vorbestimmtes Zeitintervall erzeugt.

Darüber hinaus ist gemäß der vorliegenden Erfindung ein Halbleiterspeicher geschaffen, bestehend aus Normalspei cherzellen, Redundanzspeicherzellen, einem Normalwortdeko dierer, einem Redundanzwortdekodierer, einer Adressbeurtei lungsschaltung, einer Redundanzsteuerschaltung und einer Wählvorrichtung. Die Redundanzspeicherzellen sind dazu be stimmt, einem Defekt abzuhelfen, der in einer Normalspei cherzelle auftritt. Der Normalwortdekodierer treibt eine Normalwortleitung, über welche eine Normalspeicherzelle ge wählt wird. Der Redundanzwortdekodierer treibt eine Redun danzwortleitung, über welche eine Redundanzspeicherzelle gewählt wird. Die Adressbeurteilungsschaltung entscheidet, ob die eingegebenen Adresssignale die Adresse einer defek ten Normalspeicherzelle repräsentieren. Die Redundanzsteu erschaltung aktiviert eine Normalspeicherzelle oder eine Redundanzspeicherzelle und inaktiviert die jeweils andere Speicherzelle gemäß den Beurteilungsergebnissen, die von der Adressbeurteilungsschaltung ausgegeben werden. Die Re dundanzsteuerschaltung gibt ein erstes Steuersignal aus, das dazu verwendet wird, die Normalspeicherzelle zu steu ern, und gibt ein zweites Steuersignal aus, das dazu ver wendet wird, die Redundanzspeicherzelle zu steuern. Die Wählvorrichtung wählt, basierend auf dem ersten Steuersig nal, ob ein Leseverstärker zum Verstärken der Daten, die aus der Normalspeicherzelle ausgelesen worden sind, akti viert werden sollte.

Es zeigt:

Fig. 1 den Schaltungsaufbau gemäß einer ersten Ausführungs form der vorliegenden Erfindung;

Fig. 2 eine Adressbeurteilungsschaltung, die bei der ersten Ausführungsform der vorliegenden Erfindung verwendet wird;

Fig. 3 eine Redundanzsteuerschaltung, die bei der ersten Ausführungsform der vorliegenden Erfindung verwendet wird;

Fig. 4 einen Zeitplan mit den Signalformen, um Aktionen an zugeben, die gemäß der ersten Ausführungsform der vorliegenden Erfindung durchgeführt werden;

Fig. 5 einen Schaltungsaufbau gemäß der zweiten Ausfüh rungsform der vorliegenden Erfindung;

Fig. 6 einen Schaltungsaufbau gemäß der dritten Ausfüh rungsform der vorliegenden Erfindung;

Fig. 7 einen Zeitplan der Signalformen, um die Aktionen an zuzeigen, die bei der dritten Ausführungsform der vorliegenden Erfindung durchgeführt werden;

Fig. 8 den Schaltungsaufbau gemäß dem Stand der Technik zur vorliegenden Erfindung; und

Fig. 9 einen Zeitplan der Signalformen, um die Aktionen an zuzeigen, die bei dem Stand der Technik durchgeführt werden.

Die bevorzugten Ausführungsformen der vorliegenden Erfin dung werden im Einzelnen im Folgenden unter Bezugnahme auf die begleitenden Figuren beschrieben:

Fig. 1 zeigt den Schaltungsaufbau gemäß der ersten Ausfüh rungsform der vorliegenden Erfindung. Ein Halbleiterspei cher gemäß der vorliegenden Erfindung besteht aus Zeilen adresspuffern 10, Adressvordekodierern 20, einer Adressbe urteilungsschaltung 30, einer Redundanzsteuerschaltung 40, einem Redundanzwortdekodierer 50 und einem Normalwortdeko dierer 60.

Die Anzahl der Zeilenadresspuffer 10 ist die gleiche wie die Anzahl der externen Adresssignale, die von außen zuge führt werden. Die Zeilenadresspuffer 10 erfassen externe Adresssignale A0 bis Aj an der Anstiegsflanke eines exter nen Adresshaltesignals ECLK. Die Zeilenadresssignale XA0 bis XAj, die an den Zeilenadresspuffern ausgegeben werden, werden auf die Adressbeurteilungsschaltung 30 und die Adressvordekodierer 20 übertragen.

Die Adressvordekodierer 20 dekodieren die Anzahl von Zei lenadresssignalen XA0 bis XAj jeweils vor und erfassen die resultierenden vordekodierten Signale an der Anstiegsflanke eines Zeilenadresshaltesignals RCLK. Die vordekodierten Adresssignale PXA0 bis PXAk, die an den Adressvordekodie rern 20 ausgegeben sind, werden auf den Normalwortdekodie rer 60 übertragen.

Die Adressbeurteilungsschaltung 30 hat irgendeine Anzahl von Stufen. Beispielsweise, und wie in der Fig. 2 gezeigt, können die Adressen von defekten Normalspeicherzellen in der Adressbeurteilungsschaltung 30 unter Verwendung von Si cherungen oder dergleichen vorab eingestellt sein. Eine Adresse, die durch die Zeilenadresssignale XA0 bis XAj re präsentiert ist, wird mit den vorab eingestellten Adressen synchron mit einem Redundanz-Adresshaltesignal PXR vergli chen. Die Ergebnisse des Vergleichs werden als Redundanzbe urteilungssignale AC0 bis AC3 auf die Redundanzsteuerschal tung 40 übertragen. Wenn beispielsweise die Ergebnisse der Redundanzbeurteilung zeigen, dass die Adresse mit irgendei ner der vorab eingestellten Adressen übereinstimmt, wird ein Redundanzbeurteilungssignal hochgetrieben und auf die Redundanzsteuerschaltung übertragen. Wenn die Adresse mit den vorab eingestellten Adressen nicht übereinstimmt, wird das Redundanzbeurteilungssignal nach unten getrieben.

Die Redundanzsteuerschaltung 40 erfasst die Redundanzbeur teilungssignale AC0 bis AC3 an der Anstiegskante eines Re dundanzbeurteilungshaltesignals CCLK. Die Redundanzsteuer schaltung 40 entscheidet, ob eine Redundanzwortleitung ak tiviert werden sollte. Die Redundanzwortfreigabesignale RDC0 und RDC1 werden bezogen auf die Redundanzbeurteilungs signale AC0 bis AC3 ausgegeben und auf den Redundanzwortde kodierer 50 übertragen. Ein Normalwortsperrsignal XDES, das ein weiterer Ausgang der Redundanzsteuerschaltung ist, wird auf den Normalwortdekodierer 60 übertragen. Fig. 3 zeigt den Schaltungsaufbau der Redundanzsteuerschaltung 40, wobei Signale Red.Word0 und Red.Word1 Subwörter repräsentieren, die nicht gezeigt sind. Die Redundanzbeurteilungssignale AC0 bis AC3 werden durch eine NOR-Schaltung 41 an der An stiegskante des Redundanzbeurteilungshaltesignals erfasst. Die Redundanzwortfreigabesignale RDC0 und RDC1 werden aus gegeben. Die anderen Wortleitungen werden gemäß den übrigen Redundanzbeurteilungssignalen AC0 bis AC3 gewählt und ge trieben.

Der Normalwortdekodierer 60 wird mit den vordekodierten Adresssignalen PXA0 bis PXAk und dem Normalwortsperrsignal XDES gesteuert. Der Normalwortdekodierer 60 treibt eine Normalwortleitung, die einer eingegebenen externen Adresse zugeordnet ist. Der Normalwortdekodierer 60 ist beispiels weise realisiert mit einer UND-Schaltung 61, die mehrere Eingangsanschlüsse hat. Wenn das Normalwortsperrsignal XDES hoch ist, wenn die vordekodierten Adresssignale PXA0 bis PXAk eine vorbestimmte Kombination von 1en und 0en reprä sentieren, aktiviert der Normalwortdekodierer 60 eine vor bestimmte Normalwortleitung. Fig. 1 zeigt der Kürze halber nur eine Normalwortleitung. Im Einzelnen sind am Normal wortdekodierer 60 viele vordekodierte Adresssignale PXA0 bis PXAk eingegeben und er wählt eine von vielen Normal wortleitungen. Der Normalwortdekodierer 60 hat daher eine Vielzahl von Logik-Gate-Stufen, um das eingegebene vordeko dierte Adresssignal (nicht dargestellt) zu dekodieren. Bei spielsweise wird das Signal XDES der Endstufe der Logik- Gate-Stufen eingegeben. Der Ausgang der Endstufe wird durch das Signal XDES auf hohem Logikpegel zugelassen. Die End stufe wählt solange keine der Wortleitungen, bis die End stufe das Signal XDES auf hohem Logikpegel empfängt. Ande rerseits führen die Logik-Gate-Stufen mit Ausnahme der End stufen ihre Dekodierung ungeachtet des Signals XDES durch. Daher kann der Normalwortdekodierer 60 eine der Normalwort leitungen wählen, sobald das Signal XDES mit hohem Logikpe gel empfangen wird.

Der Redundanzwortdekodierer 50 wird mit den Steuersignalen RDC0 und RDC1 gesteuert, die an der Redundanzsteuerschal tung 40 ausgegeben werden. Der Redundanzwortdekodierer wählt und treibt die Redundanzwortleitungen, die mit den Adressen angegeben sind, welche in der Adressbeurteilungs schaltung 30 unter Verwendung der Redundanzwortsignale Red.Word0 und Red.Word1 gesetzt sind. Für die Verwendung einer Redundanzspeicherzelle wird das Normalwortsperrsignal XDES niedrig getrieben und die Normalwortdekodierer 60 ist inaktiviert.

Aktionen, die gemäß der vorliegenden Ausführungsform durch zuführen sind, werden anhand der Fig. 1, die den Schal tungsaufbau zeigt, und der Fig. 4, die ein Zeitplan ist, beschrieben.

Die Zeilenadresspuffer 10 erfassen die externen Adresssig nale A0 bis Aj an der Anstiegsflanke des externen Adress haltesignals ECLK und geben diese als Zeilenadresssignale XA0 bis XAj an die Adressbeurteilungsschaltung 30 und die Adressvordekodierer 20 aus.

Die Adressvordekodierer 20 dekodieren die Signale XA0 bis XAj vor, erfassen die resultierenden Signale an der An stiegsflanke des Zeilenadresshaltesignals RCLK und geben die vordekodierten Adresssignale PXA0 bis PXAk aus. Anzu merken ist, dass das Adresshaltesignal RCLK vor dem später beschriebenen Redundanzbeurteilungshaltesignal CCLK bestä tigt wird.

Die Adressbeurteilungsschaltung 30 vergleicht die Adresse, die durch die Zeilenadresssignale XA0 bis XAj repräsentiert ist, mit den Adressen der defekten Normalspeicherzellen, die beispielsweise mit Sicherungen vorab eingestellt sind, synchron mit dem Redundanzhaltesignal PXR. Wenn die reprä sentierte Adresse mit irgendeiner der vorab eingestellten Adressen übereinstimmt, bleibt ein Redundanzbeurteilungs signal AC hoch (in der Fig. 4 die gestrichelte Linie von AC). Wenn die repräsentierte Adresse nicht mit den vorab eingestellten Adressen übereinstimmt, wird das Redundanzbe urteilungssignal AC nach unten getrieben (die durchgezogene Linie für AC in Fig. 4).

Die Redundanzsteuerschaltung 40 gibt das Redundanzwortfrei gabesignal RDC aus, das anfänglich niedrig ist, und das Normalwortsperrsignal XDES aus, das anfänglich hoch ist. Die Redundanzsteuerschaltung 40 liest das Redundanzbeurtei lungssignal AC an der Führungskante des Redundanzbeurtei lungshaltesignals CCLK und entscheidet, ob eine Redundanz speicherzelle verwendet werden sollte. Beispielsweise wird für die Verwendung einer Redundanzspeicherzelle das Redun danzwortfreigabesignal RDC hochgetrieben (gestrichelte Li nie für RDC in Fig. 4) und das Normalwortsperrsignal XDES wird niedrig getrieben (gestrichelte Linie für XDES in Fig. 4). Zu diesem Zeitpunkt ist das Adresshaltesignal RCLK be reits bestätigt worden. Die Adressvordekodierer 20 haben daher bereits die vordekodierten Adresssignale PXA0 bis PXAk an den Normalwortdekodierer angelegt.

Da das Normalwortsperrsignal XDES anfänglich hoch ist (durchgezogene Linie für XDES in Fig. 4), wählt und treibt der Normalwortdekodierer 60 eine Normalwortleitung gemäß der vordekodierten Adresssignale PXA0 bis PXAk, ohne dass er auf das Normalwortsperrsignal XDES (durchgezogene Linie für Normalwort in Fig. 4) wartet. Wenn eine Redundanzwort zelle verwendet wird, wird das Normalwortsperrsignal XDES niedrig getrieben (gestrichelte Linie für XDES in Fig. 4). Ungeachtet der vordekodierten Adresssignale PXA0 bis PXAk wird keine Normalwortleitung gewählt und getrieben und ein Normalwortsignal bleibt niedrig (gestrichelte Linie unter Normalwort in Fig. 4).

Wenn das Redundanzwortfreigabesignal RDC, das an der Redun danzbeurteilungsschaltung 40 ausgegeben worden ist, hoch ist (gestrichelte Linie für RDC in Fig. 4), wählt und treibt der Redundanzwortdekodierer 50 eine Redundanzwort leitung (gestrichelte Linie unter Red.Word in Fig. 4). Wenn das Redundanzwortfreigabesignal RDC niedrig ist (durchgezo gene Linie für RDC in Fig. 4), wird keine Redundanzwortlei tung getrieben und ein Redundanzwortsignal bleibt niedrig (durchgezogene Linie für Red.Word in Fig. 4).

Wie vorstehend angegeben, ist die Anzahl der Normalwortlei tungen größer als die Anzahl der Redundanzwortleitungen. Die Anzahl der Stufen der Logikschaltungen, die in dem Nor malwortdekodierer 60 enthalten sind, ist sehr viel größer als diejenige, die in dem Redundanzwortdekodierer 50 ent halten sind. Es besteht eine Zeitdifferenz Δt0 zwischen der Zeitspanne vom Zeitpunkt, zu dem das Redundanzwortfreigabe signal RDC bestätigt worden ist, bis zu dem Zeitpunkt, da eine Redundanzwortleitung aktiviert worden ist, und der Zeitspanne vom Zeitpunkt, zu dem das Normalwortsperrsignal XDES bestätigt worden ist und die vorkodierten Adresssigna le PXA0 bis PXAk eine vorbestimmte Kombination von 1en und 0en repräsentieren, und dem Zeitpunkt, zu dem eine normale Wortleitung aktiviert ist. Wenn die Zeitdifferenz im We sentlichen mit einer Zeitverzögerung Δt übereinstimmt, um welche das Redundanzbeurteilungshaltesignal CCLK zum Zei lenadresshaltesignal RCLK nachläuft, wird eine Verzögerung bei der Wahl, die durch den Normalwortdekodierer 60 verur sacht wird, ausgeglichen.

Gemäß der vorliegenden Erfindung werden die Adressvordeko dierer 20 und die Redundanzsteuerschaltung 40 voneinander unabhängig gesteuert. Das Zeilenadresshaltesignal RCLK wird früher hochgetrieben, und zwar ungeachtet dessen, ob das Redundanzbeurteilungssignal AC hoch oder niedrig getrieben ist. Nur wenn eine Redundanzspeicherzelle verwendet wird, wird es gehalten, um das Normalwortsignal auf einen hohen Pegel zu bringen. Eine Normalwortleitung kann schneller ak tiviert werden, als dies herkömmlicherweise der Fall ist. Eine Normalwortleitung, die unter Verwendung von vielen Lo gikschaltungen, die in dem Normalwortdekodierer enthalten sind, aktiviert werden soll, wird nämlich früher gesteuert. Schließlich kann die Arbeit des Halbleiterspeichers be schleunigt werden.

Gemäß der vorliegenden Erfindung kann der Halbleiterspei cher von einer Bauart mit aufgeteilten Dekodierern sein. In diesem Fall werden, nachdem eine Normalwortleitung in Über einstimmung mit den vordekodierten Adresssignalen PXA0 bis PXAk gewählt worden ist, Wählsignale entsprechend der Bits an der niedrigsten Stelle der Adresssignale (beispielsweise XA0 und XA1) gewählt und getrieben. Eine Subwortleitung, die an eine Speicherzelle angeschlossen ist, wird gemäß der Normalwortleitung und der Wählsignale getrieben. Wenn die ses aufgeteilte Dekodierverfahren angewendet wird, ist eine gewisse Zeit Δt1 für das tatsächliche Treiben einer Sub wortleitung nach Aktivieren einer Normalwortleitung oder Redundanzwortleitung erforderlich. Wenn die Zeitverzögerung ΔT, um welche das Redundanzbeurteilungshaltesignal CCLK hinter dem Zeilenadresshaltesignal RCLK nachläuft, im We sentlichen mit der Summe von Δt0 und Δt1 übereinstimmt, ist eine Zugriffsgeschwindigkeit weiter erhöht.

Fig. 5 zeigt einen Schaltungsaufbau gemäß der zweiten Aus führungsform der vorliegenden Erfindung, der durch ein Nor malwortsteuersignal und ein Redundanzwortsteuersignal ge kennzeichnet ist. In der Fig. 5 sind Komponenten, die mit jenen der ersten Ausführungsform identisch sind, die glei chen Bezugsziffern zugeordnet. Die Beschreibung der Kompo nenten wird daher weggelassen.

Gemäß der zweiten Ausführungsform der vorliegenden Erfin dung wird eine Verzögerungsschaltung 70 verwendet, um ein Signal RCLK' zu erzeugen, das um Δt gegenüber dem Zeilen adresshaltesignal RCLK nachläuft. Das Signal RCLK' substi tuiert das Redundanzbeurteilungshaltesignal CCLK. Daraus folgt, dass die gleichen Vorteile wie jene, die bei der ersten Ausführungsform geschaffen werden, geschaffen werden können, ohne dass die Anzahl der Schaltungen irgendwie er höht wird.

Fig. 6 zeigt einen Schaltungsaufbau gemäß der dritten Aus führungsform der vorliegenden Erfindung und Fig. 7 ist ein Zeitplan, der den Signalverlauf zeigt. Gemäß der vorliegen den Ausführungsform besteht ein Halbleiterspeicher aus Zei lenadresspuffern 10, Adressvordekodierern 20, einer Adress beurteilungsschaltung 30, einer Redundanzsteuerschaltung 40, einem Redundanzwortdekodierer 50, einem Normalwortdeko dierer 60 und einer Zelltafelwählschaltung 80.

Die Zelltafelwählschaltung 80 treibt ein Feld von Lesever stärkern an, die den von außen zugeführten externen Adres sen A0 bis Aj zugeordnet sind. Die Zelltafelwählschaltung 80 ist beispielsweise realisiert mit einer UND-Schaltung 81, die die vordekodierten Adresssignale PXA0 bis PXAk ein gibt, einem Leseverstärkerfreigabesignal SE und einem Lese verstärkersperrsignal XDES. Die Zelltafelwählschaltung 80 überträgt ein Leseverstärkertreibsignal SAPN auf einen Le severstärker, um eine Normalspeicherzelle zu wählen und zu treiben. Das Leseverstärkertreibsignal SAPN, welches hoch geht, nachdem dies das Normalwortsignal tut, wird bestä tigt, um eine Aktivierung einer defekten Speicherzelle zu verhindern. Die Normalspeicherzellen und Redundanzspeicher zellen sind auf unterschiedlichen Tafeln ausgebildet. Eine Normalwortleitung kann daher früher getrieben werden, und zwar ungeachtet dessen, ob das Beurteilungssignal, welches die Verwendung einer Redundanzspeicherzelle betrifft, hoch oder niedrig getrieben wird. Anders ausgedrückt, wenn eine Redundanzspeicherzelle unbenutzt ist, werden Daten über eine bereits aktivierte Normalwortleitung gelesen. Gemäß der ersten Ausführungsform der vorliegenden Erfindung inak tiviert der Normalwortdekodierer 60 eine Normalwortzelle, so dass eine Redundanzwortleitung verwendet wird. Das Sig nal, welches hochgeht, nachdem das Normalwortsignal hochge gangen ist, wird ungültig gemacht, wodurch die Aktivierung einer Normalwortleitung früher gesteuert wird.

Gemäß der vorliegenden Ausführungsform ist die Phase des Sperrsignals XDES zurück verschoben. Daraus folgt, dass ein Rand für irgendein anderes Signal leicht eingestellt werden kann. Selbst wenn die Bestätigung des Normalwortsperrsig nals XDES verzögert ist, ist es unnötig, die Aktivierung einer Normalwortleitung zu verzögern. Es ist daher zu er warten, dass die Aktion des Halbleiterspeichers weiter be schleunigt ist.

Wie bis hierher beschrieben, kann gemäß der vorliegenden Erfindung die Zeit, die für das Bringen eines Wortsignals, welches an eine bezeichnete Adresse angelegt wird, auf ei nen hohen Pegel verkürzt werden.

Dies ist deshalb möglich, weil eine Normalwortleitung unge achtet dessen, ob eine Redundanzwortleitung verwendet wird, früher gesteuert wird. Ein gewisses spezifisches Signal muss nicht abgewartet werden, bis entschieden ist, ob eine Normalwortleitung oder eine Redundanzwortleitung verwendet wird. Daraus folgt, dass die Zeit, die erforderlich ist, um ein Wortsignal, das an eine bezeichnete Adresse anzulegen ist, auf einen hohen Pegel zu bringen, verglichen mit einem herkömmlichen Halbleiterspeicher, um beispielsweise 2 ns verkürzt werden kann.

Obwohl diese Erfindung in Verbindung mit einer gewissen be vorzugten Ausführungsform beschrieben worden ist, ist klar zu ersehen, dass der von dieser Erfindung angegebene Gegen stand nicht auf diese spezifischen Ausführungsformen be grenzt ist. Im Gegenteil besteht die Intension, dass der Gegenstand der Erfindung alle Alternativen, Modifikationen und Äquivalente enthält, die als innerhalb des Schutzumfan ges der folgenden Patentansprüche angesehen werden können.

Claims

1. Halbleiterspeichervorrichtung, mit:
einer Anzahl von Normalspeicherzellen;
einer Anzahl von Redundanzspeicherzellen;
einer Anzahl von Normalwortleitungen, die mit den Nor malspeicherzellen verbunden sind;
einer Anzahl von Redundanzwortleitungen, die mit den Redundanzspeicherzellen verbunden sind und die wenigstens eine erste Redundanzwortleitung umfassen;
einem Normalwortdekodierer zum Wählen und Treiben ei ner der Normalwortleitungen in Übereinstimmung mit externen Adresssignalen, die in Abhängigkeit von einem ersten Takt signal geschaffen sind;
einem Redundanzwortdekodierer zum Treiben der ersten Redundanzwortleitungen;
einer Adressbeurteilungsvorrichtung zum Beurteilen, ob die externen Adresssignale der Adresse einer defekten Nor malspeicherzelle entsprechen;
einer Redundanzsteuerschaltung, die an den Normalwort dekodierer und den Redundanzwortdekodierer angeschlossen ist;
wobei die Redundanzsteuerschaltung den Redundanzwort dekodierer aktiviert und den Normalwortdekodierer inakti viert in Antwort auf einen zweiten Takt, der sich von dem ersten Takt unterscheidet, wenn das externe Adresssignal der Adresse einer defekten Normalspeicherzelle entspricht.

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass das erste Taktsignal früher als das zweite Taktsignal aktiviert wird.

3. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass das zweite Taktsignal durch Verzögern des ersten Taktsignals um eine vorbestimmte Zeitspanne er zeugt wird.

4. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Redundanzsteuerschaltung den Nor malwortdekodierer aktiv hält, bis der Redundanzwortdekodie rer gemäß dem Ergebnis der Adressbeurteilungsvorrichtung aktiviert ist.

5. Halbleiterspeichervorrichtung, mit:
einer Anzahl von Normalwortleitungen, die an Normal speicherzellen angeschlossen sind;
einer Anzahl von Redundanzwortleitungen, die an Redun danzspeicherzellen angeschlossen sind;
einem Zeilenadresspuffer, der mit externen Adresssig nalen gespeist wird;
einer Adressbeurteilungsschaltung, die an den Zeilen adresspuffer angeschlossen ist;
einem Adressvordekodierer, der an den Zeilenadresspuf fer angeschlossen ist und mit einem Zeilenadresssignal in Antwort auf ein erstes Taktsignal versorgt wird;
einer Redundanzsteuerschaltung, die an die Adressbeur teilungsschaltung angeschlossen ist und mit Ausgangssigna len der Adressbeurteilungsschaltung in Antwort auf ein zweites Taktsignal versehen wird;
einem Redundanzwortdekodierer, der an die Redundanz steuerschaltung angeschlossen ist und eine der Redundanz wortleitungen in Antwort auf ein Redundanzwortleitungsfrei gabesignal, das von der Redundanzsteuerschaltung erzeugt worden ist, treibt und
einem Normalwortdekodierer, der an die Adressvordeko dierer angeschlossen ist und eine der Normalwortleitungen in Antwort auf ein Normalwortleitungsfreigabesignal treibt, das an der Redundanzsteuerschaltung erzeugt worden ist,
wobei das erste Taktsignal früher als das zweite Takt signal aktiviert wird, wenn die Zeilenadresssignale defek ten Speicherzellen in der Normalspeicherzelle entsprechen,
wobei die Redundanzsteuerschaltung den Redundanzwortdeko dierer aktiviert und den Normalwortdekodierer inaktiviert.

6. Halbleiterspeichervorrichtung nach Anspruch 5, dadurch gekennzeichnet, dass die Adressvordekodierer aktiviert wer den, bevor die Redundanzsteuerschaltung den Redundanzwort dekodierer und den Normalwortdekodierer setzt.

7. Halbleiterspeichervorrichtung nach Anspruch 5, dadurch gekennzeichnet, dass das zweite Taktsignal mit einer vorbe stimmten Zeitverzögerung gegenüber der Aktivierung des ers ten Taktsignals aktiviert wird, wobei die vorbestimmte Zeitspanne von dem Zeitpunkt der Aktivierung des Adressvor dekodierers bis zum Anlegen des vordekodierten Adresssig nals an den Normalwortdekodierer dauert.

8. Halbleiterspeichervorrichtung nach Anspruch 5, dadurch gekennzeichnet, dass die Redundanzsteuerschaltung eine An zahl von NOR-Schaltungen aufweist, die das Redundanzwort leitungsfreigabesignal in Antwort auf das zweite Taktsignal erzeugen, wobei die NOR-Schaltungen, die das Normalwortlei tungsfreigabesignal erzeugen, mit einer NAND-Schaltung ver bunden sind.

9. Halbleiterspeichervorrichtung, mit:
einer Anzahl von Normalwortleitungen, die an die Nor malspeicherzellen angeschlossen sind;
einer Anzahl von Redundanzwortleitungen, die an die Redundanzspeicherzellen angeschlossen sind;
einer Anzahl von Zeilenadresspuffern, die mit jedem der externen Adresssignale gespeist werden;
einer Adressbeurteilungsschaltung, die an die Zeilen adresspuffer angeschlossen ist;
einer Anzahl von Adressvordekodierern, die an jeden der Zeilenadresspuffer angeschlossen sind, und mit jedem der Zeilenadresssignale in Antwort auf ein erstes Taktsig nal gespeist werden;
einer Redundanzsteuerschaltung, die an die Adressbeur teilungsschaltung angeschlossen ist und mit Ausgangssigna len der Adressbeurteilungsschaltung in Antwort auf ein zweites Taktsignal gespeist wird;
einem Redundanzwortdekodierer, der an die Redundanz steuerschaltung angeschlossen ist und eine der Redundanz wortleitungen in Antwort auf ein Redundanzwortleitungsfrei gabesignal treibt, das von der Redundanzsteuerschaltung er zeugt worden ist;
einer Zelltafelwählschaltung, die mit den Adressvorde kodierern und der Redundanzsteuerschaltung verbunden ist, die mit einem Leseverstärkerfreigabesignal gespeist wird und ein Leseverstärkertreibsignal erzeugt; und
einem Normalwortdekodierer, der an die Adressvordeko dierer angeschlossen ist,
wobei das erste Taktsignal früher als das zweite Takt signal aktiviert wird.

10. Halbleiterspeicher, mit:
einem Adressdekodierer, der ein Adresssignal in Ant wort auf einen ersten Takt dekodiert, um ein dekodiertes Adresssignal zu erzeugen;
einer Redundanzsteuerschaltung, die auf ein Redundanz beurteilungssignal und ein zweites Taktsignal, das gegen über dem ersten Taktsignal unterschiedlich ist, antwortet, um ein Steuersignal zu erzeugen; und
einem Normalwortdekodierer, der auf das dekodierte Adresssignal und das Steuersignal antwortet, um eine der Anzahl von Normalwortleitungen zu treiben.