CN220121165U - 控制电路、装置及芯片 - Google Patents

Abstract

本申请涉及控制电路技术领域，公开一种控制电路、装置及芯片，控制电路包括：第一中央处理器、第一电阻、第二电阻、第三电阻、第一MOS管和第二MOS管。第一中央处理器的第一IO口与第一电阻的第一端相连接，第一电阻的第二端与第一MOS管的漏极相连接，第一MOS管的栅极与第二电阻的第一端、第二MOS管的漏极相连接，第一MOS管的源极接地，第二电阻的第二端与第一电源相连接，第二MOS管的栅极与第三电阻的第一端相连接，第二MOS管的源极接地，第三电阻的第二端与控制信号输入端口相连接；控制信号输入端口用于接收控制信号对第一中央处理器的第一IO口进行下拉控制，提升了IO口的可靠性。

Description

控制电路、装置及芯片

技术领域

本申请涉及控制电路领域，具体涉及一种控制电路、装置及芯片。

背景技术

在PC主板中，中央处理器(CPU)的部分IO口内部存在上拉电阻，在对CPU进行上电瞬间，原本应该处于低电平控制的IO口，会被异常拉高，导致IO口所需功能错乱。针对上述问题，现有方案中通常采用在IO口设置下拉电阻的方法进行解决，但是当IO口出现多功能复用时，由于下拉电阻的存在，通常会失去了作为输入端口的功能，导致了在需要该IO口作为输入端口时，不能进行数据输入，从而使得IO口在使用时的可靠性降低。

实用新型内容

本申请实施例的一个目的旨在提供一种控制电路、装置及芯片，旨在改善现有CPU中针对IO口异常拉高而设置下拉电阻导致IO口不能正常使用的问题。

在第一方面，本申请实施例提供一种控制电路，所述电路包括：第一中央处理器、第一电阻、第二电阻、第三电阻、第一MOS管和第二MOS管，其中，

所述第一中央处理器的第一IO口与所述第一电阻的第一端相连接，所述第一电阻的第二端与所述第一MOS管的漏极相连接，

所述第一MOS管的栅极与所述第二电阻的第一端、所述第二MOS管的漏极相连接，所述第一MOS管的源极接地，所述第二电阻的第二端与第一电源相连接，

所述第二MOS管的栅极与所述第三电阻的第一端相连接，所述第二MOS管的源极接地，所述第三电阻的第二端与控制信号输入端口相连接；

所述控制信号输入端口用于接收控制信号对所述第一中央处理器的第一IO口进行下拉控制。

在一个可能的实现方式中，所述电路还包括第一电容和第二电容，其中

所述第一电容的第一端与所述第一MOS管的栅极相连接，所述第一电容的第二端与所述第一MOS管的源极相连接；

所述第二电容的第一端与所述第二MOS管的栅极相连接，所述第一电容的第二端与所述第二MOS管的源极相连接。

在一个可能的实现方式中，所述电路还包括第一MCU，其中，

所述第一MCU的控制信号输出端口与所述控制信号输入端口相连接；

所述第一MCU，用于输出控制信号，所述控制信号用于指示对所述第一中央处理器的第一IO口进行下拉控制。

在一个可能的实现方式中，所述控制信号输入端口与所述第一中央处理器的控制信号输出端口相连接；

所述第一中央处理器，用于通过所述控制信号输出端口输出控制信号，所述控制信号用于指示对所述第一中央处理器的第一IO口进行下拉控制。

在一个可能的实现方式中，所述电路还包括第三电容，其中，

所述第三电容的第一端与所述第二电阻的第一端相连接，所述第三电容的第二端接地。

在一个可能的实现方式中，所述第一电阻的阻值通过所述第一中央处理器的内部上拉电阻确定。

在一个可能的实现方式中，所述电路还包括第一稳压二极管，其中，

所述第一稳压二极管的第一端与所述第三电阻的第一端相连接，所述第一稳压二极管的第二端接地。

在一个可能的实现方式中，所述电路还包括第二稳压二极管，其中，

所述第二稳压二极管的第一端与所述第一中央处理器的第一IO口相连接，所述第二稳压二极管的第二端接地。

在第二方面，本申请实施例提供一种控制装置，所述控制装置包括电路板和如第一方面中任一项所述的控制电路。

在第三方面，本申请实施例提供一种芯片，所述芯片包括壳体和如第二方面中所述的控制装置。

在本申请实施例提供的控制电路中，控制电路包括：第一中央处理器、第一电阻、第二电阻、第三电阻、第一MOS管和第二MOS管，其中，

所述第一中央处理器的第一IO口与所述第一电阻的第一端相连接，所述第一电阻的第二端与所述第一MOS管的漏极相连接，所述第一MOS管的栅极与所述第二电阻的第一端、所述第二MOS管的漏极相连接，所述第一MOS管的源极接地，所述第二电阻的第二端与第一电源相连接，所述第二MOS管的栅极与所述第三电阻的第一端相连接，所述第二MOS管的源极接地，所述第三电阻的第二端与控制信号输入端口相连接，所述控制信号输入端口用于接收控制信号对所述第一中央处理器的第一IO口进行下拉控制，以指示所述第一中央处理器是否进行信息传输，因此，第一中央处理器的第一IO口可以根据接收到的控制信号进行下拉控制，从而无需在第一IO口处设置固定的下拉电阻进行下拉控制，使得第一IO口能够正常进行数据传输，提升了该第一IO口在使用时的可靠性。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。

图1为本申请实施例提供了一种控制电路的结构示意图；

图2为本申请实施例提供了另一种控制电路的结构示意图；

图3为本申请实施例提供了另一种控制电路的结构示意图；

图4为本申请实施例提供了另一种控制电路的结构示意图；

图5为本申请实施例提供了另一种控制电路的结构示意图。

具体实施方式

为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本申请，并不用于限定本申请。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

需要说明的是，如果不冲突，本申请实施例中的各个特征可以相互结合，均在本申请的保护范围之内。另外，虽然在装置示意图中进行了功能模块划分，在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于装置中的模块划分，或流程图中的顺序执行所示出或描述的步骤。再者，本申请所采用的“第一”、“第二”、“第三”等字样并不对数据和执行次序进行限定，仅是对功能和作用基本相同的相同项或相似项进行区分。

在现有方案中，通常采用在IO(输入输出)口设置下拉电阻的方法进行解决，但是当IO口出现多功能复用时，由于下拉电阻的存在，通常会失去了作为输入端口的功能，导致了在需要该IO口作为输入端口时，不能进行数据输入。

例如，在CPU需要进行开机过程中的程序更新时，此时，需要用户手动进入BIOS系统，通过手动拉低IO口处的引脚(手动使能IO口处的下拉电阻工作)，才能通过其它端口进行后续的程序烧制，进行程序更新。但是，此时该IO口便通失去了作为输入端口的功能，不能通过该IO口进行数据输入。当CPU的IO口使用量较大时(输入量较大)，如果其它IO口均已被占用，仍然不能满足IO口的使用需求，则此时便会使用到前述的IO口进行数据传输，由于该IO口处设置有下拉电阻，导致了其不能进行数据输入，从而该IO口便不可用，使得进行数据输入时的效率降低，导致IO口在使用时的可靠性降低。

本申请实施例提供一种控制电路，旨在解决上述问题，在CPU的IO口处设置控制电路，通过控制电路来控制下拉电阻的接入，在需要使用下拉电阻时接入该下拉电阻，在需要IO口进行数据传输时，悬空该下拉电阻，从而使得该IO口能够正常进行数据的传输，从而提升了IO口在使用时的可靠性。

请继续参阅图1，图1为本申请实施例提供了一种控制电路的结构示意图。如图1所示，控制电路包括：第一中央处理器1、第一电阻R1、第二电阻R2、第三电阻R3、第一MOS管Q1和第二MOS管Q2，其中，

第一中央处理器1的第一IO口与第一电阻R1的第一端相连接，第一电阻R1的第二端与第一MOS管Q1的漏极相连接，

第一MOS管Q1的栅极与第二电阻R2的第一端、第二MOS管Q2的漏极相连接，第一MOS管Q1的源极接地，第二电阻R2的第二端与第一电源相连接，

第二MOS管Q2的栅极与第三电阻R3的第一端相连接，第二MOS管Q2的源极接地，第三电阻R3的第二端与控制信号输入端口相连接；

控制信号输入端口用于接收控制信号对第一中央处理器1的第一IO口进行下拉控制。

其中，第一IO口可以是第一中央处理器的ER57引脚等。上述控制电路应用于PC开机时段，PC开机时，需要刷去BIOS的时候需要对第一IO口进行下拉处理(低电平)，在开机完成后，需要将该第一IO口作为正常的输入输出端口使用，当第一IO口需要低电平时，控制信号输入端口接收控制信号，该控制信号为低电平信号，从而使得第二MOS管的栅极处于低电位，第二MOS管截止，由于第一电源的存在，从而使得第一MOS管的栅极处于高电位，第一MOS管导通，从而使得第一IO口的电压被拉低，从而可以进行程序数据的传输，从而解决了第一IO口在开机时的被异常拉高的情况。当程序数据传输完成后，控制信号切换为高电平信号，使得第二MOS管的栅极处于高电位，第二MOS管导通，使得第一MOS管栅极电位降低，第一MOS管截止，使得第一IO口被悬空，从而第一IO口便能作为普通IO口进行数据的输入或输出。由于第一控制信号的持续时间可以受控，则可以控制第一IO口的功能切换的时间，实现了在添加下拉电阻解决异常拉高的问题，也能不影响该IO口作为后续正常IO口使用，提升了IO口使用时的可靠性和便捷性。

在一个可能的实现方式中，如图2所示，为了可以稳定第一MOS管和第二MOS管Q2栅极处的电压，减少其电压波动的情况，在电路中还设置了第一电容和第二电容进行处理，具体可以为控制电路还包括第一电容和第二电容，其中，

第一电容的第一端与第一MOS管Q1的栅极相连接，第一电容的第二端与第一MOS管Q1的源极相连接；

第二电容的第一端与第二MOS管Q2的栅极相连接，第一电容的第二端与第二MOS管Q2的源极相连接。

在一个可能的实现方式中，如图3所示，在进行控制信号输入时，可以是通过外置的微处理器(MCU)进行控制，具体可以为控制电路还包括第一MCU2，其中，

第一MCU2的控制信号输出端口与控制信号输入端口相连接；

第一MCU2，用于输出控制信号，控制信号用于指示对第一中央处理器1的第一IO口进行下拉控制。

在一个可能的实现方式中，控制信号输入时，也可以是通过第一中央处理器内部产生控制信号，内部产生控制信号时，可以省去外部MCU，减少成本和简化电路，具体可以为：控制信号输入端口与第一中央处理器1的控制信号输出端口相连接；

第一中央处理器1，用于通过控制信号输出端口输出控制信号，控制信号用于指示对第一中央处理器1的第一IO口进行下拉控制。

在一个可能的实现方式中，如图4所示，还可以在控制电路中设置滤波电路，具体可以是在第一电源的输出端口处设置，从而来进一步的稳定第一MOS管Q1处的电压，避免第一MOS管Q1异常导通的情况，具体可以为控制电路还包括第三电容，其中，

第三电容的第一端与第二电阻R2的第一端相连接，第三电容的第二端接地。

在一个可能的实现方式中，第一电阻R1的阻值可以是通过第一中央处理器的内部上拉电阻确定。具体可以为：按照第一中央处理器在第一IO口处的内部上拉电阻的阻值进行确定，例如，第一电阻R1的阻值可以是内部上拉电阻的0.1倍等。其最终能够实现在第一IO口处的下拉电压与第一IO口处所需的实际下拉电压相同。

在一个可能的实现方式中，如图5所示，为了减少开机时的浪涌电压等对电路的损坏，还可以设置浪涌保护电路，具体可以是：控制电路还包括第一稳压二极管D1，其中，

第一稳压二极管D1的第一端与第三电阻R3的第一端相连接，第一稳压二极管D1的第二端接地。

具体可以为在电路产生浪涌电压时，通过第一稳压二极管D1导通对其进行释放，从而实现开机浪涌保护，可以进一步的提升控制电路的可靠性。

在一个可能的实现方式中，如图5所示，设置双重的稳压二极管以进一步的提升对电路进行保护的效果，具体可以为：控制电路还包括第二稳压二极管D2，其中，

第二稳压二极管D2的第一端与第一中央处理器1的第一IO口相连接，第二稳压二极管D2的第二端接地。

在一个可能的实现方式中，提供了一种控制装置，控制装置包括电路板和如前述实施例中任一项的控制电路。

在一个可能的实现方式中，提供了一种芯片，芯片包括壳体和如前述实施例中的控制装置。

以上所描述的装置或设备实施例仅仅是示意性的，其中所述作为分离部件说明的单元模块可以是或者也可以不是物理上分开的，作为模块单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络模块单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。

最后应说明的是：以上实施例仅用以说明本申请的技术方案，而非对其限制；在本申请的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，步骤可以以任意顺序实现，并存在如上所述的本申请的不同方面的许多其它变化，为了简明，它们没有在细节中提供；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (10)

1.一种控制电路，其特征在于，所述电路包括：第一中央处理器、第一电阻、第二电阻、第三电阻、第一MOS管和第二MOS管，其中，

所述第一中央处理器的第一IO口与所述第一电阻的第一端相连接，所述第一电阻的第二端与所述第一MOS管的漏极相连接，

所述第一MOS管的栅极与所述第二电阻的第一端、所述第二MOS管的漏极相连接，所述第一MOS管的源极接地，所述第二电阻的第二端与第一电源相连接，

所述第二MOS管的栅极与所述第三电阻的第一端相连接，所述第二MOS管的源极接地，所述第三电阻的第二端与控制信号输入端口相连接；

所述控制信号输入端口用于接收控制信号对所述第一中央处理器的第一IO口进行下拉控制。

2.根据权利要求1所述的控制电路，其特征在于，所述电路还包括第一电容和第二电容，其中

所述第一电容的第一端与所述第一MOS管的栅极相连接，所述第一电容的第二端与所述第一MOS管的源极相连接；

所述第二电容的第一端与所述第二MOS管的栅极相连接，所述第一电容的第二端与所述第二MOS管的源极相连接。

3.根据权利要求2所述的控制电路，其特征在于，所述电路还包括第一MCU，其中，

所述第一MCU的控制信号输出端口与所述控制信号输入端口相连接；

所述第一MCU，用于输出控制信号，所述控制信号用于指示对所述第一中央处理器的第一IO口进行下拉控制。

4.根据权利要求2所述的控制电路，其特征在于，所述控制信号输入端口与所述第一中央处理器的控制信号输出端口相连接；

所述第一中央处理器，用于通过所述控制信号输出端口输出控制信号，所述控制信号用于指示对所述第一中央处理器的第一IO口进行下拉控制。

5.根据权利要求1-4任一项所述的控制电路，其特征在于，所述电路还包括第三电容，其中，

所述第三电容的第一端与所述第二电阻的第一端相连接，所述第三电容的第二端接地。

6.根据权利要求5所述的控制电路，其特征在于，所述第一电阻的阻值通过所述第一中央处理器的内部上拉电阻确定。

7.根据权利要求6所述的控制电路，其特征在于，所述电路还包括第一稳压二极管，其中，

所述第一稳压二极管的第一端与所述第三电阻的第一端相连接，所述第一稳压二极管的第二端接地。

8.根据权利要求6或7所述的控制电路，其特征在于，所述电路还包括第二稳压二极管，其中，

所述第二稳压二极管的第一端与所述第一中央处理器的第一IO口相连接，所述第二稳压二极管的第二端接地。

9.一种控制装置，其特征在于，所述控制装置包括电路板和如权利要求1-8任一项所述的控制电路。

10.一种芯片，其特征在于，所述芯片包括壳体和如权利要求9所述的控制装置。