CN210866176U - 封装结构 - Google Patents
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Abstract
本实用新型公开了一种封装结构，所述封装结构包括：第一电气连接层；芯片，位于所述第一电气连接层上；至少一层第二电气连接层，位于所述芯片之上，所述第一电气连接层和第一层所述第二电气连接层之间通过导电柱实现电连接；第一类电子元件，位于最顶层的所述第二电气连接层的上方，所述第一类电子元件通过至少一层所述第二电气连接层与所述第一电气连接层实现电连接，其中，至少在最顶层的所述第二电气连接层与所述第一类电子元件之间设置有第二类电子元件，以增加封装布线的灵活性，以及提高封装的集成度，所述封装结构还包括至少位于第一类电子元件与最顶层的所述第二电气连接层之间的金属柱，以增加所述封装结构的散热。
Description
技术领域
本实用新型涉及半导体技术领域，更具体地，涉及一种封装结构。
背景技术
在IC封装模块电源中，通常在一个金属框架上直接贴装电感器件，为了减小模块电源封装的体积，逐渐开始用集成度高的封装结构来替代分立的封装结构。例如，如图1所示，经常采用特殊长出腿的定制电感101，并将IC芯片103置于电感下方。这样做能够减小整个封装的尺寸面积。但是，电感本身的出腿102很长，又很细，导致直流电阻很大，且电感工作时产生的损耗发热很不容易散掉。IC芯片需要先进行一次封装以后，再和电感等其他器件一起封装，且由于IC封装和电感贴装时均需要占据引线框架的面积，使得可集成的器件的空间会比较小，电路走线相当于单层PCB，灵活性较差。
实用新型内容
有鉴于此,本实用新型提供了一种的封装结构及其制造方法，以增加封装布线的灵活性，提高封装的集成度，还进一步减小了封装结构的热阻。
根据本实用新型的第一方面，提供一种封装结构，包括：
第一电气连接层，所述封装结构的外引脚位于所述第一电气连接层的下表面；
芯片，位于所述第一电气连接层的上表面上，所述第一电气连接层上表面与下表面相对；
至少一层第二电气连接层，位于所述芯片之上，所述第一电气连接层和第一层所述第二电气连接层之间通过导电柱实现电连接；
第一类电子元件，位于最顶层的所述第二电气连接层的上方，所述第一类电子元件通过至少一层所述第二电气连接层与所述第一电气连接层实现电连接，
其中，至少在最顶层的所述第二电气连接层与所述第一类电子元件之间设置有第二类电子元件。
优选地，所述封装结构还包括金属柱，所述金属柱至少位于任意一相邻的两层所述第二电气连接层之间或位于第一类电子元件与最顶层的所述第二电气连接层之间，以增加所述封装结构的散热。
优选地，所述金属柱作为所述第一类电子元件的引脚电极，以降低所述第一类电子元件电气路径上的直流阻抗。
优选地，所述金属柱位于所述第一类电子元件的散热通路上，以降低所述第一类电子元件至所述封装结构外引脚的热阻。
优选地，所述金属柱是实心的。
优选地，所述金属柱的高度不小于所述第二类电子元件的高度。
优选地，所述金属柱的高度不小于0.3mm。
优选地，所述金属柱焊接在所述第一类电子元件与最顶层的所述第二电气连接层之间，所述金属柱与所述第一类电子元件的焊盘接触，以作为所述第一类电子元件的引脚电极。
优选地，所述导电柱为通过电镀形成的实心导电凸块，所述导电柱的高度小于所述金属柱的高度。
优选地，所述封装结构还包括第一封装体，用于囊封所述第一电气连接层，所述芯片以及所述导电柱。
优选地，所述封装结构还包括第二封装体，用于囊封至少一层所述第二电气连接层，所述金属柱，以及所述第二类电子元件。
优选地，所述第二类电子元件为电容或电阻。
优选地，所述第一电气连接层和至少一层所述第二电气连接层通过RDL工艺电镀形成。
优选地，所述金属柱为铜柱。
优选地，所述芯片的背面通过黏结胶固定在所述第一电气连接层，所述芯片的焊盘朝向第一层所述第二电气连接层。
优选地，所述封装结构配置为模块电源的封装结构，所述第一类电子元件为电感元件。
优选地，所述芯片有源面的焊盘朝向所述第一电气连接层，使得所述芯片的焊盘凸块远离所述电感元件，以减小产生额外的寄生电感。
根据本实用新型公开的封装结构，由于所述封装结构至少包括两层电气连接层，因此增加了封装布线的灵活性，并且可以集成更多的器件，同时因为设置金属柱与第一类电子元件连接，可以降低所述第一类电子元件在电气路径上的直流阻抗，尤其是在一些大功率接口或者大电流的应用作用更加明显，也可以改善所述封装结构的散热效果，以降低所述第一类电子元件至封装结构外出脚的热阻。
附图说明
通过以下参照附图对本实用新型实施例的描述，本实用新型的上述以及其它目的、特征和优点将更为清楚，在附图中：
图1是现有技术的电源模块的封装结构的截面示意图；
图2是根据本实用新型第一实施例的封装结构的截面示意图；
图3-图8是制造本实用新型第一实施例的封装结构的每个工艺步骤的立体图；
具体实施方式
以下基于实施例对本实用新型进行描述，但是本实用新型并不仅仅限于这些实施例。在下文对本实用新型的细节描述中，详尽描述了一些特定的细节部分。对本领域技术人员来说没有这些细节部分的描述也可以完全理解本实用新型。为了避免混淆本实用新型的实质，公知的方法、过程、流程、元件和电路并没有详细叙述。
此外，本领域普通技术人员应当理解，在此提供的附图都是为了说明的目的，并且附图不一定是按比例绘制的。
同时，应当理解，在以下的描述中，“电路”是指由至少一个元件或子电路通过电气连接或电磁连接构成的导电环路。当称元件或电路“连接到”另一元件或称元件/电路“连接在”两个节点之间时，它可以是直接耦接或连接到另一元件或者可以存在中间元件，元件之间的连接可以是物理上的、逻辑上的、或者其结合。相反，当称元件“直接耦接到”或“直接连接到”另一元件时，意味着两者不存在中间元件。
除非上下文明确要求，否则在说明书的“包括”、“包含”等类似词语应当解释为包含的含义而不是排他或穷举的含义；也就是说，是“包括但不限于”的含义。
在本实用新型的描述中，需要理解的是，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性。此外，在本实用新型的描述中，除非另有说明，“多个”的含义是两个或两个以上。
本申请公开一种封装结构，包括：第一电气连接层，所述封装结构的外引脚位于所述第一电气连接层的下表面；芯片，位于所述第一电气连接层上表面上，所述第一电气连接层上表面与下表面相对；至少一层第二电气连接层，位于所述芯片之上，所述第一电气连接层和第一层所述第二电气连接层之间通过导电柱实现电连接；第一类电子元件，位于最顶层的所述第二电气连接层的上方，所述第一类电子元件通过至少一层所述第二电气连接层与所述第一电气连接层实现电连接，其中，至少在最顶层的所述第二电气连接层与所述第一类电子元件之间设置有第二类电子元件，以提高封装的集成度。所述封装结构还包括至少位于任意一相邻的两层所述第二电气连接层之间或位于第一类电子元件与最顶层的所述第二电气连接层之间的金属柱，具体地，所述金属柱可以作为所述第一类电子元件的引脚电极，以降低所述第一类电子元件电气路径上的直流阻抗；所述金属柱可以位于所述第一类电子元件的散热通路上，以降低所述第一类电子元件至所述封装结构外引脚的热阻。
所述至少一层第二电气连接层之间可以通过金属柱或导电柱实现电连接，并且在相邻的两层第二电气连接层之间还可设置有第二类电子元件。
在本申请中，主要以至少一层第二电气连接层具体为一层第二电气连接层为例进行详细介绍。
图2是本实用新型第一实施例的封装结构的截面示意图，所述封装结构包括第一电气连接层201，安装在所述第一电气连接层201上表面的芯片202，位于所述芯片202上方的第二电气连接层204，位于所述第二电气连接层204上方的第一类电子元件209。其中，所述第一电气连接层201的下表面设置有封装结构的外引脚211，所述第一电气连接层201与所述第二电气连接层204通过导电柱203实现电连接，金属柱205位于所述第一类电子元件209和所述第二电气连接层204之间，具体地，在本实施例中，至少部分所述金属柱205与所述第一类电子元件209的焊盘接触。更进一步地，在所述第一类电子元件209和所述第二电气连接层204之间的空余位置上还设置有第二类电子元件206。
所述封装结构进一步还包括第一封装体212，所述第一封装体212囊封所述第一电气连接层201，所述导电柱203，所述芯片202，所述第一封装体裸露所述芯片202的有源面的凸块和所述导电柱203的上表面；所述封装结构还包括所述第二封装体213，所述第二封装体213囊封所述第二电气连接层204，所述金属柱205，以及所述第二类电子元件206，所述第二封装体213裸露所述金属柱205的上表面。在其他实施例中，所述封装结构还可进一步包括囊封所述外引脚211的封装体和包封所述第一类电子元件209的封装体(图中未画出)。
所述封装结构通过外引脚211与外部电路实现电连接，即当所述封装结构与外部电路实现电连接时，所述外引脚上还包括一层焊接层，用于焊接在所述外部电路。所述第一类电子元件的焊盘具体包括金属连接层207以及位于其上的第一焊接层208，所述金属连接层207与所述金属柱205接触，所述第一焊接层208与所述第一类电子元件的引出端接触。
在本实施例中，至少部分所述金属柱205与所述第一类电子元件209的焊盘接触，以作为所述第一类电子元件209的电极引脚，既可降低所述第一类电子元件电气路径上的直流阻抗，也可增加所述第一类电子元件的散热；在其他实施例中，所述金属柱也可以不直接与所述第一类电子元件209的焊盘连接，而是位于所述第一类电子元件的散热通路上，以降低所述第一类电子元件至所述封装结构外引脚的热阻。
需要注意的是，本申请中的第一电气连接层是通过RDL(重新布线技术)工艺形成的，所述第一电气连接层根据封装结构所需的电路连接需要进行RDL电镀形成。所述导电柱203是通过电镀形成的实心柱，因为芯片的厚度一般比较薄，大概在0.2mm左右，因此所述导电柱可以通过电镀工艺形成；而第二类电子元件206一般为电容或电阻，电容或电阻的厚度都比较厚，因此金属柱205的的高度必须大于所述第二类电子元件的厚度，而现有的工艺中无法实现这个厚度，通常采用的是内壁附有金属的空心柱，由于空心柱的导流能力与散热能力都比较差，因此，在本申请中选择了金属柱来实现较高的叠层之间的连接，其中所述金属柱为实心的，且其高度不小于0.3mm，更进一步地，不小于0.5mm，即所述金属柱的高度至少大于所述第二类电子元件的高度。在本实施例中，所述第一电气连接层和所述第二电气连接层都为铜层，所述导电柱和金属柱的材料也选择铜，当然，在其他实施例，本领域的技术人员也可选择其他适合的金属，而不仅仅局限于铜材料。
在本实施例中，所述封装结构为电源模块的封装结构，其中，所述第一类电子元件209为电感元件，所述电感元件可以直接采用标准电感，而不用定制特定的电感。所述芯片202可以采用正装的方式安装在所述第一电气连接层上，即所述芯片202的有源面朝向所述第二电气连接层，所述芯片的背面通过粘结胶粘贴在所述第一电气连接层上，所述芯片有源面的焊盘可以通过导电凸块与第二电气连接层连接，然后再通过导电柱203实现与第一电气连接层201的连接；当然，所述芯片202也可采用倒装的方式安装在所述第一电气连接层上，即所述芯片202的有源面朝向所述第一电气连接层，所述芯片有源面的焊盘通过位于其上的导电凸块直接与所述第一电气连接层连接，另外，所述芯片的焊盘远离所述电感底面，不容易由于离磁芯太近而产生额外的引线电感。进一步地，当所述芯片倒装在所述第一电气连接层时，所述芯片的背面还可设置焊盘，所述背面焊盘通过第二电气连接层和导电柱与所述第一电气连接层连接。
由于本申请的封装结构至少包括两层电气连接层，因此增加了封装布线的灵活性，并且可以集成更多的器件，同时因为金属柱的设置，可以降低连接第一类电子元件在电气路径上的直流阻抗，尤其是在一些大功率接口或者大电流的应用作用更加明显，也可以改善所述封装结构的散热效果，以降低所述第一类电子元件至封装结构外出脚的热阻。
本实用新型还提供了一种封装结构的制造方法，包括：
形成第一电气连接层
在所述第一电气连接层的上表面安装芯片；
在所述芯片的上方形成第二电气连接层，所述第一电气连接层与所述第二电气连接层通过导电柱连接；
在所述第二电气连接层上方安装第一类电子元件，其中，在所述第一类电子元件与所述第二电气连接层之间设置有第二类电子元件。
所述制造方法还包括在所述至少在所述最顶层的所述第二电气连接层和所述第一类电子元件之间焊接金属柱。
下面根据图3-图8详细阐述所述封装结构的制造方法，具体所述方法包括以下步骤：
如图3所示，先采用RDL(重新布线技术)工艺电镀所述封装结构的外引脚(在图示中未标出)，然后在所述外引脚上电镀出第一电气连接层301，其中，所述第一电气连接层采用RDL工艺电镀形成，所述第一电气连接层的电镀形状根据所述封装结构的电路连接需求决定。另外，在形成所述第一电气连接层之前，还包括采用封装料囊封所述外引脚的封装体，所述封装体裸露所述外引脚的下表面，当所述封装结构与外部电路连接时，还包括在所述外引脚的下表面上形成一层焊接层，用于焊接所述外部电路，所述外部电路例如为印刷电路板(PCB)。
如图4所示，继续采用RDL工艺在所述第一电气连接层301上电镀形成电气接线柱，即导电柱302，所述导电柱用于连接所述第一电气连接301和后续工艺形成的第二电气连接层。在本实施例中，对所述导电柱的高度要求不高，即所述导电柱可以直接通过电镀形成实心的结构。
如图5所示，将带有导电凸块(bump)的裸芯片303安装在所述第一电气连接层301上，在本实施例中，所述芯片303的有源面远离所述第一电气连接层301，所述芯片303背面通过粘结胶粘贴在所述第一电气连接层301上，即所述芯片有源面焊盘上的导电凸块朝上。在其他实施例中，所述芯片303也可采用倒装的方式安装在所述第一电气连接层上301，即所述芯片303的有源面焊盘上的导电凸块朝向所述第一电气连接层301。
如图6所示，采用封装料对所述第一电气连接层301，所述导电柱302，以及所述芯片303进行囊封以形成第一封装体，所述第一封装体裸露所述导电柱302的上表面和所述芯片有源面的导电凸块的上表面；然后在所述第一封装体上通过RDL工艺电镀形成所述第二电气连接层304。其中，当所述芯片303为正装时，所述芯片303有源面焊盘的导电凸块与所述第二电气连接层304连接，然后再通过导电柱与所述第一电气连接层实现电连接；当所述芯片303为倒装时，所述芯片303有源面焊盘的导电凸块直接与所述第一电气连接层电连接，所述芯片303的背面还可包括焊盘电极，可通过第二电气连接层304与所述第一电气连接层实现电连接。
如图7所示，在所述第二电气连接层304上通过回流焊接金属柱305和第二类电子元件306。其中，所述金属柱305为实心的，所述金属柱的高度至少高于所述第二类电子元件306的厚度，优选地，所述金属柱305的高度大于0.3mm。在本实施例中，所述第二类电子元件306为电容或电阻等。
如图8所述，采用封装料囊封所述第二电气连接层304，所述金属柱305，以及所述第二类电子元件306，以形成第二封装体，所述第二封装体裸露所述金属柱305的上表面，然后通过回流焊接的方式将第一类电子元件308焊接在所述第二封装体上。其中，在焊接所述第一类电子元件之前，所述方法还包括在裸露的所述金属柱的上表面形成第一类电子元件的焊盘307，所述焊盘包括金属连接层和位于其上的第一焊接层，即所述金属柱与所述金属连接层接触，所述第一类电子元件的引出端与所述第一焊接层接触。
可根据实际封装结构的要求，选择是否形成包封所述第一类电子元件的封装体，即所述第一类电子元件可以被封装体包封，也可以不被封装体包封。
在本实施例中，所述封装结构为电源模块的封装结构，则所述第一类电子元件为电感元件。
其中，在其他实施例中，上述所述的外引脚，所述第一电气连接层301，导电柱302，以及第二电气连接层304也可采用其他工艺形成，并不限于本申请中的RDL工艺电镀形成。
以上所述仅为本实用新型的优选实施例，并不用于限制本实用新型，对于本领域技术人员而言，本实用新型可以有各种改动和变化。凡在本实用新型的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。
Claims (17)
1.一种封装结构，其特征在于，包括：
第一电气连接层，所述封装结构的外引脚位于所述第一电气连接层的下表面；
芯片，位于所述第一电气连接层的上表面上，所述第一电气连接层上表面与下表面相对；
至少一层第二电气连接层，位于所述芯片之上，所述第一电气连接层和第一层所述第二电气连接层之间通过导电柱实现电连接；
第一类电子元件，位于最顶层的所述第二电气连接层的上方，所述第一类电子元件通过至少一层所述第二电气连接层与所述第一电气连接层实现电连接，
其中，至少在最顶层的所述第二电气连接层与所述第一类电子元件之间设置有第二类电子元件。
2.根据权利要求1所述的封装结构，其特征在于，所述封装结构还包括金属柱，所述金属柱至少位于任意一相邻的两层所述第二电气连接层之间或位于第一类电子元件与最顶层的所述第二电气连接层之间，以增加所述封装结构的散热。
3.根据权利要求2所述的封装结构，其特征在于，所述金属柱作为所述第一类电子元件的引脚电极，以降低所述第一类电子元件电气路径上的直流阻抗。
4.根据权利要求2所述的封装结构，其特征在于，所述金属柱位于所述第一类电子元件的散热通路上，以降低所述第一类电子元件至所述封装结构外引脚的热阻。
5.根据权利要求2所述的封装结构，其特征在于，所述金属柱是实心的。
6.根据权利要求2所述的封装结构，其特征在于，所述金属柱的高度不小于所述第二类电子元件的高度。
7.根据权利要求2所述的封装结构，其特征在于，所述金属柱的高度不小于0.3mm。
8.根据权利要求3所述的封装结构，其特征在于，所述金属柱焊接在所述第一类电子元件与最顶层的所述第二电气连接层之间，所述金属柱与所述第一类电子元件的焊盘接触，以作为所述第一类电子元件的引脚电极。
9.根据权利要求2所述的封装结构，其特征在于，所述导电柱为通过电镀形成的实心导电凸块，所述导电柱的高度小于所述金属柱的高度。
10.根据权利要求1所述的封装结构，其特征在于，所述封装结构还包括第一封装体，用于囊封所述第一电气连接层，所述芯片以及所述导电柱。
11.根据权利要求2所述的封装结构，其特征在于，所述封装结构还包括第二封装体，用于囊封至少一层所述第二电气连接层，所述金属柱，以及所述第二类电子元件。
12.根据权利要求1所述的封装结构，其特征在于，所述第二类电子元件为电容或电阻。
13.根据权利要求1所述的封装结构，其特征在于，所述第一电气连接层和至少一层所述第二电气连接层通过RDL工艺电镀形成。
14.根据权利要求2所述的封装结构，其特征在于，所述金属柱为铜柱。
15.根据权利要求1所述的封装结构，其特征在于，所述芯片的背面通过黏结胶固定在所述第一电气连接层，所述芯片的焊盘朝向第一层所述第二电气连接层。
16.根据权利要求2所述的封装结构，其特征在于，所述封装结构配置为模块电源的封装结构，所述第一类电子元件为电感元件。
17.根据权利要求16所述的封装结构，其特征在于，所述芯片有源面的焊盘朝向所述第一电气连接层，使得所述芯片的焊盘凸块远离所述电感元件，以减小产生额外的寄生电感。
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Cited By (2)
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| CN110890356A (zh) * | 2019-11-15 | 2020-03-17 | 矽力杰半导体技术(杭州)有限公司 | 封装结构及其制造方法 |
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2019
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Cited By (3)
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|---|---|---|---|---|
| CN110767647A (zh) * | 2019-11-15 | 2020-02-07 | 矽力杰半导体技术(杭州)有限公司 | 封装结构及其制造方法 |
| CN110890356A (zh) * | 2019-11-15 | 2020-03-17 | 矽力杰半导体技术(杭州)有限公司 | 封装结构及其制造方法 |
| CN110767647B (zh) * | 2019-11-15 | 2025-08-26 | 合肥矽力杰半导体技术有限公司 | 封装结构及其制造方法 |
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