CN217956957U - 电路 - Google Patents

Abstract

公开了一种电路，该电路包括由第一时钟信号驱动的升压电容器和由第二时钟信号驱动的自举电容器。第一时钟信号和第二时钟信号具有不同的占空比，其中第二时钟信号的占空比小于第一时钟信号的占空比。输入晶体管耦合在输入节点和耦合到升压电容器的升压节点之间。输入晶体管的控制端子耦合到自举电容器。耦合在升压节点和输入晶体管的控制端子之间的自举晶体管由第一时钟信号的逻辑反转驱动。本实用新型的技术提供了改进性能的电路，其能够提供电压转换效率，并且能够减小电路面积。

Description

电路

技术领域

本实用新型涉及电荷泵电路，并且特别地，涉及被配置为生成负输出电压的电荷泵电路。

背景技术

电压电荷泵是DC-DC电压转换器，其操作以将输入电压转换为具有高于输入电压的幅值的输出电压。在许多情况下，输入是电路的电源电压。这种电荷泵电路通常使用电容器作为储能器件。电容器以所需的电压转换发生的方式切换。用于正电压生成和负电压生成两者的电路在本领域中是已知的。

电荷泵用于许多不同类型的电路，包括低压电路、动态随机存取存储器电路、开关电容电路、EEPROM和收发器。例如，在非易失性存储器中，电荷泵是关键的，因为它们用于生成执行编程和擦除操作所需的高电压(正和/或负)。

图1示出了现有技术负电压电荷泵电路10级的示例。该电路10使用互补金属氧化物半导体(CMOS)技术来形成包括两个交叉耦合的CMOS反相器电路12和14的锁存电路。每个锁存电路的p沟道MOS晶体管的源极端子连接到输入节点A(接收输入电压VIN)，并且每个锁存电路的n沟道MOS晶体管的源极端子连接到输出节点B(生成输出电压VOUT，其中VOUT是比输入电压更负的电压)。电容器C耦合到锁存电路的CMOS晶体管的每对连接的漏极端子。耦合到反相器电路12的第一电容器C被配置为接收时钟信号ck，并且耦合到反相器电路14的第二电容器C被配置为接收时钟信号ckn(其是时钟信号ck的逻辑反转)。该电路10响应于时钟信号ck和ckn以在节点A处接收地电压Gnd并输出大约-Vdd的负电压(其中Vdd是反相器电路12和14的电源电压)的操作对于本领域技术人员是公知的。每个锁存电路的p沟道MOS晶体管以体效应工作(通过二极管电路18向晶体管体施加正偏置电压)。

为了生成更高幅度的负电压，如图2所示，多个电荷泵电路10(1)-10(2)级可以串联耦合。然而，随着每个连续级的增加产生更高的负电压，该级的p沟道MOS晶体管变得更弱，并且电压转换效率降低。此外，在下游级中存在体(bulk，body)到源极/漏极电压的增加，这可能导致对于相对较高的负电压的击穿。

图3中示出了另一现有技术负电压电荷泵电路20的示例。该电路20在本领域中称为迪克森(Dickson)电荷泵，基于使用二极管(这里使用二极管接法的n沟道MOS晶体管22形成)和电容器C，二极管与输入电压VIN节点和输出电压VOUT节点之间的多个级24(1)-24(4)串联连接，并且电容器C连接到电路20的每个级24并由时钟信号驱动。更具体地，使用两相时钟(ck和ckn，其中ckn是ck的逻辑反转)，其中时钟ck应用于奇数级24(1)、24(3)，时钟ckn应用于偶数级24(2)、24(4)。电荷泵电路的一个问题是在每个级24中存在电压降(由于二极管配置)，因此电压效率较差；具有输出电压：

VOUT＝-N(Vdd-Vth)，

其中N是级24的数目，并且Vth是每个二极管上的阈值压降。

图4中示出了另一现有技术负电压电荷泵电路30的示例。该电路30利用多个时钟信号实现自举。更具体地，四个相位不重叠的时钟信号(ck1，ck2，ck3，ck4)被施加到电荷泵级32(1)-32(3)的串联连接。每个级32包括两个n沟道MOS晶体管M1、M2和两个电容器C1、C2。第一n沟道MOS晶体管的源极-漏极路径耦合在级输入和输出节点之间。第二n沟道MOS晶体管的源极-漏极路径耦合在第一n沟道MOS晶体管的输出节点和栅极之间。第一电容器C1具有耦合到级的输出节点的一个端子和被配置为接收时钟信号的相位的第二端子。第二电容器C2具有耦合到第一n沟道MOS晶体管M1的栅极的一个端子和被配置为接收时钟信号的另一相位的第二端子。对于电路30的第一级32(1)，第二n沟道MOS晶体管M2的栅极被耦合以接收时钟信号的另一相位。在所有其它级32中，第二n沟道MOS晶体管M2的栅极耦合到前一级的级输出节点。

时钟信号包括四个相位。第一级32(1)中的第二n沟道MOS晶体管M2的栅极接收第二相位时钟ck2。在奇数级32(1)、32(3)中，第一相位时钟ck1被施加到第一电容器C1，第三相位时钟C3被施加到第二电容器C2。相反，在偶数级32(2)中，第四相位时钟ck4被施加到第一电容器C1，第二相位时钟C2被施加到第二电容器C2。

与图3的电路20相比，图4的电路30提供了改进的电压效率。然而，电路30的输出阻抗高，这限制了输出电流驱动能力。这是由于关于四相时钟的每个周期只能提供一个电压升压的事实。该电路30的另一个缺点是四相时钟的使用施加了使用高时钟频率的限制。

因此，本领域需要一种负电荷泵电路，其解决如图1至图4所示的现有技术负电荷泵电路的问题、关注和限制。

实用新型内容

鉴于上述针对电荷泵电路所面临的问题，本公开的实施例旨在提供具有改进性能的电路。

在一个实施例中，一种电路包括：第一晶体管，具有耦合在输入节点和第一节点之间的源极-漏极路径，所述输入节点被配置为接收第一电压；第二晶体管，具有耦合在第一节点和输出节点之间的源极-漏极路径，输出节点被配置为生成比第一电压更负的第二电压；第三晶体管，具有耦合在第一节点和第一晶体管的第一控制端子之间的源极-漏极路径；第一升压电容器，具有耦合到所述第一节点的第一板和耦合以接收第一时钟信号的第二板；其中，第一时钟信号的逻辑反转被施加到第二晶体管的第二控制端子；第一自举电容器，具有耦合到第一控制端子的第一板和耦合以接收第二时钟信号的第二板；并且其中，第一时钟信号和第二时钟信号具有相同的频率但不同的占空比。

根据一个实施例，第二时钟信号的占空比小于第一时钟信号的占空比。

根据一个实施例，电路还包括：第四晶体管，具有耦合在输入节点和第二节点之间的源极-漏极路径；第五晶体管，具有耦合在第二节点和输出节点之间的源极-漏极路径；第六晶体管，具有耦合在第二节点和第三晶体管的第三控制端子之间的源极-漏极路径；第二升压电容器，具有：第一板，被耦合到第二节点；以及第二板，被耦合以接收第三时钟信号；其中第三时钟信号的逻辑反转被施加到第五晶体管的第五控制端子；第二自举电容器，具有：第一板，被耦合到第三控制端子；以及第二板，被耦合以接收第四时钟信号；并且其中第三时钟信号和第四时钟信号具有的频率相同但占空比不同。

根据一个实施例，第四时钟信号的占空比小于第三时钟信号的占空比。

根据一个实施例，第三时钟信号与第一时钟信号的相位相差180度。

根据一个实施例，第一时钟信号和第四时钟信号不重叠。

根据一个实施例，第二时钟信号和第三时钟信号不重叠。

根据一个实施例，电路还包括：第一二极管，被耦合在输入节点和第一节点之间；以及第二二极管，被耦合在输入节点和第二节点之间。

根据一个实施例，第一二极管和第二二极管均由二极管接法的晶体管形成。

根据一个实施例，第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和第六晶体管共享公共体。

根据一个实施例，电路还包括偏置电路，偏置电路被配置为生成偏置电压，偏置电压被施加到第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和第六晶体管的公共体。

根据一个实施例，偏置电路包括：第七晶体管，具有耦合在输入节点和第三节点之间的源极-漏极路径；第八晶体管，具有耦合在输出节点和第三节点之间的源极-漏极路径；其中第七晶体管的第七控制端子被耦合到输出节点；并且其中第八晶体管的第八控制端子被耦合到输入节点。

根据一个实施例，第三晶体管的第三控制端子被耦合到第二节点；并且其中第六晶体管的第六控制端子被耦合到第一节点。

根据一个实施例，第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和第六晶体管都是n沟道MOS晶体管。

根据一个实施例，电路还包括：二极管，被耦合在输入节点和第一节点之间。

根据一个实施例，二极管由二极管接法的晶体管形成。

根据一个实施例，第一晶体管、第二晶体管和第三晶体管共享公共体。

根据一个实施例，电路还包括偏置电路，偏置电路被配置为生成偏置电压，偏置电压被施加到第一晶体管、第二晶体管和第三晶体管的公共体。

根据一个实施例，偏置电路包括：第七晶体管，具有耦合在输入节点和第三节点之间的源极-漏极路径；第八晶体管，具有耦合在输出节点和第三节点之间的源极-漏极路径；其中第七晶体管的第七控制端子被耦合到输出节点；并且其中第八晶体管的第八控制端子被耦合到输入节点。

根据一个实施例，第一晶体管、第二晶体管和第三晶体管都是n沟道MOS晶体管。

在一个实施例中，一种电路，包括：第一输入晶体管，具有耦合在输入节点和第一节点之间的源极-漏极路径，所述输入节点被配置为接收第一电压；第二输入晶体管，具有耦合在输入节点和第二节点之间的源极-漏极路径；第一升压电容器，具有耦合到第一节点的第一板和耦合以接收第一时钟信号的第二板；第一自举电路，耦合在第一节点和第一输入晶体管的第一控制端子之间，第一自举电容器由第一时钟信号的逻辑反转和第二时钟信号控制，其中，第一时钟信号和第二时钟信号具有相同的频率但不同的占空比；第二升压电容器，具有耦合到第二节点的第一板和耦合以接收第三时钟信号的第二板；以及第二自举电路，耦合在第二节点和第二输入晶体管的第二控制端子之间，第二自举电容器由第三时钟信号的逻辑反转和第四时钟信号控制，其中，第三时钟信号和第四时钟信号具有相同的频率但不同的占空比。

根据一个实施例，电路还包括：第一输出晶体管，具有耦合在输出节点和第一节点之间的源极-漏极路径，输出节点被配置为生成比第一电压负的第二电压；以及第二输出晶体管，具有耦合在输出节点和第二节点之间的源极-漏极路径；其中第一输出晶体管的控制端子被耦合到第二节点，并且第二输出晶体管的控制端子被耦合到第一节点。

根据一个实施例，第一自举电路包括：第一自举晶体管，具有：源极-漏极路径，被耦合在第一节点和第一输入晶体管的第一控制端子之间，其中第一自举晶体管的控制端子被耦合，以接收第一时钟信号的逻辑反转；以及第一自举电容器，具有：第一板，被耦合到第一输入晶体管的第一控制端子；以及第二板，被耦合以接收第二时钟信号。

根据一个实施例，第二自举电路包括：第二自举晶体管，具有：源极-漏极路径，被耦合在第二节点和第二输入晶体管的第二控制端子之间，其中第二自举晶体管的控制端子被耦合，以接收第三时钟信号的逻辑反转；以及第二自举电容器，具有：第一板，被耦合到第二输入晶体管的第二控制端子；以及第二板，被耦合以接收第四时钟信号。

根据一个实施例，第二时钟信号的占空比小于第一时钟信号的占空比，并且其中第四时钟信号的占空比小于第三时钟信号的占空比。

根据一个实施例，第一时钟信号和第四时钟信号不重叠，并且其中第二时钟信号和第三时钟信号不重叠。

根据一个实施例，第三时钟信号与第一时钟信号的相位相差180度。

根据一个实施例，电路还包括：第一二极管，被耦合在输入节点和第一节点之间；以及第二二极管，被耦合在输入节点和第二节点之间。

根据一个实施例，第一二极管和第二二极管均由二极管接法的晶体管形成。

根据一个实施例，第一输入晶体管和第二输入晶体管共享公共体。

根据一个实施例，电路还包括偏置电路，偏置电路被配置为生成偏置电压，偏置电压被施加到第一输入晶体管和第二输入晶体管的公共体。

根据一个实施例，偏置电路包括：第一偏置晶体管，具有耦合在输入节点和第三节点之间的源极-漏极路径；第二偏置晶体管，具有耦合在输出节点和第三节点之间的源极-漏极路径；其中第一偏置晶体管的控制端子被耦合到输出节点；并且其中第二偏置晶体管的控制端子被耦合输入节点。

在一个实施例中，一种电路包括：升压电容器，由第一时钟信号驱动并耦合到升压节点；由第二时钟信号驱动并耦合到中间节点的自举电容器；其中，第一时钟信号和第二时钟信号具有不同的占空比，其中，第二时钟信号的占空比小于第一时钟信号的占空比；输入晶体管，耦合在输入节点和升压节点之间，其中，输入晶体管的控制端子耦合到中间节点；以及耦合在升压节点和输入晶体管的控制端子之间的自举晶体管，其中，自举晶体管的控制端子由第一时钟信号的逻辑反转驱动。

根据一个实施例，电路还包括输出晶体管，输出晶体管被耦合在升压节点和输出节点之间，输出晶体管被配置为生成输出电压，输出电压比施加到输入节点的输入电压负。

根据一个实施例，电路还包括二极管，二极管被耦合在输入节点和升压节点之间。

根据一个实施例，二极管由二极管接法的晶体管形成。

根据一个实施例，输入晶体管和自举晶体管共享公共体。

根据一个实施例，电路还包括偏置电路，偏置电路被配置为生成偏置电压，偏置电压被施加到输入晶体管和自举晶体管的公共体。

本实用新型的技术提供了改进性能的电路，其能够提高电压转换效率，并且能够减小电路面积。

附图说明

为了更好地理解实施例，现在将仅以示例的方式参考附图，其中：

图1是现有技术负电压电荷泵电路级的电路图；

图2是使用如图1所示级联的电荷泵电路的电路图；

图3是现有技术负电压电荷泵电路的电路图；

图4是现有技术负电压电荷泵电路的电路图；

图5是负电压电荷泵电路的电路图；

图6是用于驱动图5的负电压电荷泵电路的时钟相位信号和其他节点信号的时序图；

图7是使用如图5所示级联的电荷泵电路的电路图；

图8是一个电路的逻辑图，该电路生成时钟相位信号，用于驱动图5的负电压电荷泵电路；

图9是负电压电荷泵电路的另一实施例的电路图；和

图10是负电压电荷泵电路的另一实施例的电路图。

具体实施方式

现在参考示出负电压电荷泵电路级100的电路图的图5。电路级100包括n沟道MOS晶体管MN1，其具有耦合(优选地直接连接)到输入节点A的漏极端子和耦合(优选地直接连接)到节点S1的源极端子(即，晶体管的源极-漏极路径耦合在节点A和节点S1之间)。级100还包括n沟道MOS晶体管MN2，其具有耦合(优选地直接连接)到输入节点A的漏极端子和耦合(优选地直接连接)到节点S1b的源极端子(即，晶体管的源极-漏极路径耦合在节点A和节点S1b之间)。节点A被配置为接收输入电压VIN，从该输入电压VIN生成更负的输出电压VOUT。

第一升压电容器C1具有耦合(优选地直接连接)到节点S1的一个端子和被配置为接收时钟相位信号ck1的另一端子。第二升压电容器C2具有耦合(优选地直接连接)到节点S1b的一个端子和被配置为接收时钟相位信号ck3(它是时钟相位信号ck1的逻辑反转)的另一端子。时钟相位信号ck1和ck3的电压波形如图6所示。

级100还包括n沟道MOS晶体管MN3，其具有耦合(优选地直接连接)到节点S1的源极端子和耦合(优选地直接连接)到节点Ng1处的晶体管MN1的栅极的漏极端子(即，晶体管的源极-漏极路径耦合在节点S1和节点Ng1之间)。晶体管MN3的栅极被配置为接收时钟相位信号ck1的逻辑反转(ck1b)。级100还包括n沟道MOS晶体管MN4，其具有耦合(优选地直接连接)到节点S1b的源极端子和耦合(优选地直接连接)到节点Ng2处的晶体管MN2的栅极的漏极端子(即，晶体管的源极-漏极路径耦合在节点S1b和节点Ng2之间)。晶体管MN4的栅极被配置为接收时钟相位信号ck3的逻辑反转(ck3b)。

第一自举电容器Cbs1具有耦合(优选地直接连接)到节点Ng1的一个端子和被配置为接收时钟相位信号ck2的另一端子。第二自举电容器Cbs2具有耦合(优选地直接连接)到节点Ng2的一个端子和被配置为接收时钟相位信号ck4的另一端子。时钟相位信号ck2和ck4的电压波形如图6所示。

时钟信号ck1和ck2具有相同的频率，但具有不同的占空比，其中时钟相位信号ck1的占空比大于时钟相位信号ck2的占空比(并且时钟相位信号ck2应该精确地包含在时钟相位信号ck1的内部)。时钟信号ck3和ck4具有相同的频率，但具有不同的占空比，其中时钟相位信号ck3的占空比大于时钟相位信号ck4的占空比(并且时钟相位信号ck4应该精确地包含在时钟相位信号ck2的内部，即，ck4的脉冲的定时在ck2的脉冲的定时之内)。在该配置中，时钟相位信号ck1和ck3彼此相差180度。此外，时钟相位信号ck1和ck4是不重叠的。另外，时钟相位信号ck2和ck3是不重叠的。

级100还进一步包括n沟道MOS晶体管MN5，其具有耦合(优选地直接连接)到输出节点B的源极端子和耦合(优选地直接连接)到节点S1的漏极端子(即，晶体管的源-漏路径耦合在节点B和S1之间)；以及n沟道MOS晶体管MN6，其具有耦合(优选地直接连接)到节点B的源极端子和耦合(优选地直接连接)到节点S1b的漏极端子。晶体管MN5与MN6交叉耦合，晶体管MN5的栅极端子在节点S1b处耦合(优选地直接连接)到晶体管MN6的漏极端子，并且晶体管MN6的栅极端子在节点S1处耦合(优选地直接连接)到晶体管MN5的漏极端子。节点B被配置为生成比输入电压VIN更负的输出电压VOUT。在输入电压为0V(Gnd)的示例实现中，输出电压理想地等于-Vdd(其中Vdd是时钟相位信号ck1、ck2、ck3和ck4的逻辑高电压)。然而，在实际实现中，由于由开关和路由负载的寄生电容以及由于负载电流和时钟相位信号的频率引起的电压降(Vpar)的影响，存在与理想电压的电压偏移。

晶体管MN1和MN2是交替致动的输入晶体管。晶体管MN3和电容器Cbs1形成第一自举电路。晶体管MN4和电容器Cbs2构成第二自举电路。电容器C1和C2是升压电容器。晶体管MN1和MN2是交替致动的输出晶体管。

级100的操作如下。

首先，假设所有节点都接地。

1)一旦时钟相位信号被施加到电路，时钟相位信号ck1在时间t1从0→1转变。这里，逻辑“0”指地，逻辑“1”指电源电压Vdd。响应于时钟相位信号ck1从0→1的转变，由于电容器C1之间的耦合效应，电容器C1上板处的节点S1将尝试从地移动到Vdd电压电平。然而，节点S1将无法达到Vdd电压电平，因为晶体管MN1的体漏结将被正向偏置。这是因为晶体管MN1的源极连接到其本体，漏极连接到处于地(Gnd)电压电平的输入电压VIN。因此，节点S1将达到体漏结的阈值电压。作为时钟相位信号ck1的逻辑反转的栅极控制信号ck1b将同时从1→0转变，这将使晶体管MN3保持截止状态。

2)在下一步骤中，时钟相位信号ck2在时间t2从逻辑0→1转变。由于自举电容Cbs1上的耦合效应，节点Ng1处的电压将变为正Vdd电压电平。当节点Ng1转变到Vdd电压电平时，它将导致晶体管MN1导通(因为它的栅极已经达到正电压)。当晶体管MN1处于导通状态时，节点S1处的电压将放电到输入VIN处的地电压电平。因此，节点S1处的电压将稳定到GND电压电平。3)在时间t3，时钟相位信号ck2从1→0转变。在此转变期间，自举电容Cbs1上的耦合效应将再次产生影响，并将节点Ng1的电压从Vdd电压电平带到地电压电平。由于Ng1将接地(由于耦合效应)，它将再次控制晶体管MN1处于截止状态。

4)接着，在时间t4，时钟相位信号ck1从1→0转变。作为时钟相位信号ck1的逻辑反转的栅极控制信号ck1b将同时从0→1转变。由于晶体管MN3的栅极现在处于Vdd电压电平，它将晶体管MN3切换到导通状态，并将节点S1连接到节点NG1。由于时钟相位信号ck1从1→0转变，节点S1将转变到-Vdd电压电平(如先前在地电压电平处一样)。这种负电压升压是由于电容器C1两端的耦合效应而发生的。当节点S1达到-Vdd电压电平时，节点Ng1也经由仍然处于导通状态的晶体管MN3达到-Vdd电压电平。由于节点Ng1处于-Vdd电压电平，它将保持晶体管MN1处于截止状态，节点S1处的电荷不会从节点S1向输入电压VIN节点泄漏。这样，节点S1将在不同的时钟转换期间在地电压电平和-vdd电压电平之间切换。类似地，由于时钟相位信号ck3和CK4的不同转换，节点S2b将在-Vdd电压电平和地电压电平之间切换(但在节点S1的相反相位)。

5)同样在时间t4，节点S1处于-Vdd电压电平，节点S1b处于接地电压电平。这将导致晶体管MN5切换到导通状态，并将节点S1处的-Vdd电压电平传递到输出节点VOUT。由于节点S1处于-Vdd电压电平，它将使晶体管MN6处于截止状态，以便存储在节点VOUT的电荷不会泄漏到节点S1b。

6)类似地，当节点S1b处于-Vdd电压电平时，节点S1将处于接地电压电平。该电压电平将导致晶体管MN6导通，并将晶体管MN5保持截止状态。当晶体管MN6导通时，它将使-Vdd电压电平从节点S1b传递到输出节点VOUT。参见时间t7。

7)以这种方式，在半时钟周期(ck1和ck2)期间，-Vdd电压电平将通过导通晶体管MN5传递到输出节点VOUT。同样，在第二半时钟周期(ck3和ck4)期间，-Vdd电压电平将通过导通晶体管MN6传递到输出节点VOUT。

上述说明了电路100的左半侧的操作。由于体系结构的模块性，同样的解释对于关于时间t4、t5、t6和t7的右半侧是有效的。

为了生成更高幅度的负电压，多个电荷泵电路级100(1)-100(3)可以串联耦合，如图7所示。一个电路级100的节点B耦合(优选地直接连接)到后续电路级100的节点A。应当注意，第一电路级100(1)中的晶体管MN3和MN4由逻辑反转时钟信号ck1b和ck3b栅极驱动。然而，在第二级和随后的级100(2)-100(3)中，晶体管MN3和MN4分别由来自前一电路级100的、在节点S1b和S1处的信号栅极驱动。其原因是晶体管MN3和MN4的源极分别连接到节点S1和S1b。在第一级100(1)中，节点S1和S1b在接地电压和-Vdd电压之间切换。然而，在后续级100(2)和100(3)中，节点S1和S1b分别在-Vdd电压和-2Vdd电压之间以及在-2Vdd电压和-3Vdd电压之间切换。对于这些后续级100(2)和100(3)，晶体管MN3和MN4必须被栅极驱动，以确保由依赖于源极处的电压电平的电压截止。不能使用逻辑反转时钟信号ck1b和ck3b，它们在逻辑0(地)和逻辑1(Vdd)电压之间切换。取而代之的是，使用来自前一级的S1和S1b节点的电压，这些电压非常适合于导通/截止下一级的晶体管MN3/MN4。作为一个额外的好处，这种用于后续级的栅极驱动连接也有助于在安全工作区(SOA)限制内操作晶体管。

由N个电荷泵电路级100(1)-100(N)串联耦合形成的电荷泵电路的输出电压VOUT总体如图7所示，其中N＝3，由以下公式给出：

VOUT＝-(N*Vdd)+Vpar+(N/fc)Iload；

其中N为级联级数，Vdd为时钟信号的逻辑高压；Vpar是由开关和路由负载引起的寄生电容上的电压降；fc是时钟信号的频率，Iload是驱动连接到电荷泵电路中的第N级100(N)的节点B(N)的负载电路(未示出)的负载电流。

现在参考图8，其示出产生用于驱动图5的负电压电荷泵电路的时钟相位信号ck1、ck2、ck3和ck4的电路300的逻辑图。时钟相位信号ck1、ck2、ck3和ck4由电路300从主时钟信号CK产生。电路300包括第一NAND锁存电路302(也称为设置复位锁存器)，第一NAND锁存电路302由交叉耦合配置的一对NAND门304和306形成，其中由逻辑反转器308延迟的门304的输出被施加到门306的输入，并且由逻辑反转器310延迟的门306的输出被施加到门304的输入。主时钟CK通过传输门电路312传递到门304，并由反相器电路314逻辑反转以施加到门306。传输门电路312由并联的n沟道MOS晶体管和p沟道MOS晶体管形成，其中p沟道晶体管具有耦合(优选地直接连接)到地Gnd的栅极，并且n沟道晶体管具有耦合(优选地直接连接)到电源电压Vdd的栅极。在第一NAND锁存电路302的输出节点316和318处生成的时钟信号具有相同的频率，但彼此不重叠逻辑反转。

电路300包括由交叉耦合配置的一对NAND门324和326形成的第二NAND锁存电路322(也称为设置复位锁存器)，其中由逻辑反转器328延迟的门324的输出被施加到门326的输入，并且由逻辑反转器330延迟的门326的输出被施加到门324的输入。节点316处的时钟信号通过传输门电路332传递到门324，并由反相器电路334逻辑反转以施加到门326。传输门电路332由并联的n沟道MOS晶体管和p沟道MOS晶体管形成，其中p沟道晶体管具有耦合(优选地直接连接)到地Gnd的栅极，并且n沟道晶体管具有耦合(优选地直接连接)到电源电压Vdd的栅极。传输门电路332用于匹配时钟路径。时钟信号ck1和ck4在第二NAND锁存电路322的输出节点336和338处生成，它们具有相同的频率，但彼此不重叠逻辑反转。

电路300还包括第三NAND锁存电路342(也称为设置复位锁存器)，该第三NAND锁存电路342由交叉耦合配置的一对NAND门344和346形成，其中由逻辑反转器348延迟的门344的输出被施加到门346的输入，并且由逻辑反转器350延迟的门346的输出被施加到门344的输入。节点318处的时钟信号通过传输门电路352传递到门344，并由反相器电路354逻辑反转以施加到门346。传输门电路352由并联的n沟道MOS晶体管和p沟道MOS晶体管形成，其中p沟道晶体管具有耦合(优选地直接连接)到地Gnd的栅极，并且n沟道晶体管具有耦合(优选地直接连接)到电源电压Vdd的栅极。传输门电路352用于匹配时钟路径。时钟信号ck3和ck2在第三NAND锁存电路342的输出节点356和358处生成，它们具有相同的频率，但彼此不重叠逻辑反转。

传输门电路312、332、352用于匹配时钟路径。从图6的回顾中可以注意到，必须满足一些非常具体的时序限制：a)时钟相位信号ck2应该精确地包含在时钟相位信号ck1中；b)时钟相位信号ck4应精确包含在时钟相位信号ck3内；以及c)时钟相位信号ck1和ck3应该在相位上完全相反。为了满足这些约束，需要满足时钟信号生成期间的定时路径。参考图8，在时钟相位信号ck1至ck4的生成中，对于用于生成时钟相位信号ck4和ck2的电路，在信号生成路径中有一个额外的反相器，该反相器将提供额外的延迟。为了满足和匹配该额外反相器的延迟，在时钟相位信号ck1和ck3的信号路径中设置传输门电路312。

图5的电路100在如图7所示的级联配置中实现，与图1、图3和图4所示的已知解决方案相比具有许多优点。例如，电路100、200不经历与图1的电路10已知的可靠性问题。此外，电路100、200不具有如图3的电路20所经历的对转换效率产生不利影响的阈值电压降。此外，与图4的电路30相比，电路100、200具有较低的输出阻抗，因此具有较好的电流驱动能力。与现有技术解决方案相比，电路110、200的附加优点是，n沟道MOS晶体管MN1-MN6都可以实现为具有更好跨导性能的“低电压”器件，因为时钟信号都仅在Vdd电压域中。因此，电路100、200可以使用占据较小表面积并消耗较低功率量的晶体管。此外，在Vdd电压域中生成所有时钟信号提供了比在需要多个不同电压域中的时钟信号的一些现有技术解决方案中使用的更简单的时钟电路。因此，电路100、200以更好的效率和更小的电路面积提供相同的负电压生成性能。

现在参考图9，其示出负电压电荷泵电路110的另一实施例的电路图。图5和图9中的类似参考指相同或相似的电路元件。图9的电路110与图5的电路100的不同之处在于增加了两个二极管112和114，它们分别耦合(优选地直接连接)在输入节点VIN与节点S1和S1b之间。更具体地，二极管112和114的阳极端子耦合(优选地直接连接)到输入节点VIN，二极管112的阴极端子耦合(优选地直接连接)到节点S1，二极管114的阴极端子耦合(优选地直接连接)到节点S1b。在电路110的优选结构中，二极管被提供为二极管接法的MOS晶体管。二极管112和114用于减轻对将在时钟相位信号的不同转变期间流动的体电流的影响。

电路110的操作与上面关于图5的电路100所描述的操作相同。

为了生成更高幅度的负电压，多个电荷泵电路级110可以以类似于图7中电路100所示的方式串联耦合。

现在参考图10，其示出负电压电荷泵电路120的另一实施例的电路图。图5和图10中的类似参考指相同或相似的电路元件。图10的电路120与图5的电路100的不同之处在于，用于电路120的n沟道晶体管MN1-MN6中的每一个形成为共享公共体122。另一个区别是n沟道MOS晶体管MN1-MN6的源极端子不连接到公共体122。然而，公共体122不是浮动节点。还有一个不同之处是，电路120还包括用于偏置公共体122的电路124。

偏置电路124由一对n沟道MOS晶体管MN7和MN8形成，其源极-漏极路径串联连接在节点A和节点B之间。更具体地，晶体管MN7的漏极连接到节点A，晶体管MN8的漏极连接到节点B。晶体管MN7和MN8的源极彼此连接，并输出施加到公共体122的体偏置电压Vbias。晶体管MN7的栅极在节点B连接到晶体管MN8的漏极，晶体管MN8的栅极在节点A连接到晶体管MN7的漏极。晶体管MN7和MN8因此具有交叉耦合的电路结构。

体偏置电压Vbias是在任何给定时间在电路120中可用的最小电压。该体偏置电压Vbias用于偏置所有NMOS晶体管的体122，我们希望它处于最小电压。该实现有助于减小电路120的面积，因为公共体配置使得能够在单个PWELL中制造NMOS晶体管。

尽管未具体示出，但图10的电路120可进一步包括如图9的电路110所示的二极管112和114。

前述描述通过示例性和非限制性示例提供了本实用新型示例性实施例的完整和信息性描述。然而，当结合附图和所附权利要求书阅读时，考虑到前述描述，各种修改和适配对于相关领域的技术人员来说可能变得显而易见。然而，本实用新型的教导的所有这些和类似的修改仍将落在所附权利要求中定义的本实用新型的范围内。

Claims (38)

1.一种电路，其特征在于，包括：

第一晶体管，具有耦合在输入节点和第一节点之间的源极-漏极路径，所述输入节点被配置为接收第一电压；

第二晶体管，具有耦合在所述第一节点和输出节点之间的源极-漏极路径，所述输出节点被配置为生成比所述第一电压负的第二电压；

第三晶体管，具有耦合在所述第一节点和所述第一晶体管的第一控制端子之间的源极-漏极路径；

第一升压电容器，具有：第一板，被耦合到所述第一节点；以及第二板，被耦合以接收第一时钟信号；

其中所述第一时钟信号的逻辑反转被施加到所述第二晶体管的第二控制端子；

第一自举电容器，具有：第一板，被耦合到所述第一控制端子；以及第二板，被耦合以接收第二时钟信号；并且

其中所述第一时钟信号和所述第二时钟信号具有的频率相同但占空比不同。

2.根据权利要求1所述的电路，其特征在于，所述第二时钟信号的占空比小于所述第一时钟信号的占空比。

3.根据权利要求1所述的电路，其特征在于，还包括：

第四晶体管，具有耦合在所述输入节点和第二节点之间的源极-漏极路径；

第五晶体管，具有耦合在所述第二节点和所述输出节点之间的源极-漏极路径；

第六晶体管，具有耦合在所述第二节点和所述第三晶体管的第三控制端子之间的源极-漏极路径；

第二升压电容器，具有：第一板，被耦合到所述第二节点；以及第二板，被耦合以接收第三时钟信号；

其中所述第三时钟信号的逻辑反转被施加到所述第五晶体管的第五控制端子；

第二自举电容器，具有：第一板，被耦合到所述第三控制端子；以及第二板，被耦合以接收第四时钟信号；并且

其中所述第三时钟信号和所述第四时钟信号具有的频率相同但占空比不同。

4.根据权利要求3所述的电路，其特征在于，所述第四时钟信号的占空比小于所述第三时钟信号的占空比。

5.根据权利要求3所述的电路，其特征在于，所述第三时钟信号与所述第一时钟信号的相位相差180度。

6.根据权利要求3所述的电路，其特征在于，所述第一时钟信号和所述第四时钟信号不重叠。

7.根据权利要求3所述的电路，其特征在于，所述第二时钟信号和所述第三时钟信号不重叠。

8.根据权利要求3所述的电路，其特征在于，还包括：

第一二极管，被耦合在所述输入节点和所述第一节点之间；以及

第二二极管，被耦合在所述输入节点和所述第二节点之间。

9.根据权利要求8所述的电路，其特征在于，所述第一二极管和所述第二二极管均由二极管接法的晶体管形成。

10.根据权利要求3所述的电路，其特征在于，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管和所述第六晶体管共享公共体。

11.根据权利要求10所述的电路，其特征在于，还包括偏置电路，所述偏置电路被配置为生成偏置电压，所述偏置电压被施加到所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管和所述第六晶体管的所述公共体。

12.根据权利要求11所述的电路，其特征在于，所述偏置电路包括：

第七晶体管，具有耦合在所述输入节点和第三节点之间的源极- 漏极路径；

第八晶体管，具有耦合在所述输出节点和所述第三节点之间的源极-漏极路径；

其中所述第七晶体管的第七控制端子被耦合到所述输出节点；并且

其中所述第八晶体管的第八控制端子被耦合到所述输入节点。

13.根据权利要求3所述的电路，其特征在于：

所述第三晶体管的第三控制端子被耦合到所述第二节点；并且

其中所述第六晶体管的第六控制端子被耦合到所述第一节点。

14.根据权利要求3所述的电路，其特征在于，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管和所述第六晶体管都是n沟道MOS晶体管。

15.根据权利要求1所述的电路，其特征在于，还包括：二极管，被耦合在所述输入节点和所述第一节点之间。

16.根据权利要求15所述的电路，其特征在于，所述二极管由二极管接法的晶体管形成。

17.根据权利要求1所述的电路，其特征在于，所述第一晶体管、所述第二晶体管和所述第三晶体管共享公共体。

18.根据权利要求17所述的电路，其特征在于，还包括偏置电路，所述偏置电路被配置为生成偏置电压，所述偏置电压被施加到所述第一晶体管、所述第二晶体管和所述第三晶体管的所述公共体。

19.根据权利要求18所述的电路，其特征在于，所述偏置电路包括：

第七晶体管，具有耦合在所述输入节点和第三节点之间的源极-漏极路径；

第八晶体管，具有耦合在所述输出节点和所述第三节点之间的源极-漏极路径；

其中所述第七晶体管的第七控制端子被耦合到所述输出节点；并且

其中所述第八晶体管的第八控制端子被耦合到所述输入节点。

20.根据权利要求1所述的电路，其特征在于，所述第一晶体管、所述第二晶体管和所述第三晶体管都是n沟道MOS晶体管。

21.一种电路，其特征在于，包括：

第一输入晶体管，具有耦合在输入节点和第一节点之间的源极-漏极路径，所述输入节点被配置为接收第一电压；

第二输入晶体管，具有耦合在所述输入节点和第二节点之间的源极-漏极路径；

第一升压电容器，具有：第一板，被耦合到所述第一节点；以及第二板，被耦合以接收第一时钟信号；

第一自举电路，被耦合在所述第一节点和所述第一输入晶体管的第一控制端子之间，所述第一自举电容器由所述第一时钟信号的逻辑反转和第二时钟信号控制，其中所述第一时钟信号和所述第二时钟信号具有的频率相同但占空比不同；

第二升压电容器，具有：第一板，被耦合到所述第二节点；以及第二板，被耦合以接收第三时钟信号；以及

第二自举电路，被耦合在所述第二节点和所述第二输入晶体管的第二控制端子之间，所述第二自举电容器由所述第三时钟信号的逻辑反转和第四时钟信号控制，其中所述第三时钟信号和所述第四时钟信号具有的频率相同但占空比不同。

22.根据权利要求21所述的电路，其特征在于，还包括：

第一输出晶体管，具有耦合在输出节点和所述第一节点之间的源极-漏极路径，所述输出节点被配置为生成比所述第一电压负的第二电压；以及

第二输出晶体管，具有耦合在所述输出节点和所述第二节点之间的源极-漏极路径；

其中所述第一输出晶体管的控制端子被耦合到所述第二节点，并且所述第二输出晶体管的控制端子被耦合到所述第一节点。

23.根据权利要求21所述的电路，其特征在于，所述第一自举电路包括：

第一自举晶体管，具有：源极-漏极路径，被耦合在所述第一节点和所述第一输入晶体管的所述第一控制端子之间，其中所述第一自举晶体管的控制端子被耦合，以接收所述第一时钟信号的逻辑反转；以及

第一自举电容器，具有：第一板，被耦合到所述第一输入晶体管的所述第一控制端子；以及第二板，被耦合以接收所述第二时钟信号。

24.根据权利要求23所述的电路，其特征在于，所述第二自举电路包括：

第二自举晶体管，具有：源极-漏极路径，被耦合在所述第二节点和所述第二输入晶体管的所述第二控制端子之间，其中所述第二自举晶体管的控制端子被耦合，以接收所述第三时钟信号的逻辑反转；以及

第二自举电容器，具有：第一板，被耦合到所述第二输入晶体管的所述第二控制端子；以及第二板，被耦合以接收所述第四时钟信号。

25.根据权利要求21所述的电路，其特征在于，所述第二时钟信号的占空比小于所述第一时钟信号的占空比，并且其中所述第四时钟信号的占空比小于所述第三时钟信号的占空比。

26.根据权利要求21所述的电路，其特征在于，所述第一时钟信号和所述第四时钟信号不重叠，并且其中所述第二时钟信号和所述第三时钟信号不重叠。

27.根据权利要求21所述的电路，其特征在于，所述第三时钟信号与所述第一时钟信号的相位相差180度。

28.根据权利要求21所述的电路，其特征在于，还包括：

第一二极管，被耦合在所述输入节点和所述第一节点之间；以及

第二二极管，被耦合在所述输入节点和所述第二节点之间。

29.根据权利要求28所述的电路，其特征在于，所述第一二极管和所述第二二极管均由二极管接法的晶体管形成。

30.根据权利要求22所述的电路，其特征在于，所述第一输入晶体管和所述第二输入晶体管共享公共体。

31.根据权利要求30所述的电路，其特征在于，还包括偏置电路，所述偏置电路被配置为生成偏置电压，所述偏置电压被施加到所述第一输入晶体管和所述第二输入晶体管的所述公共体。

32.根据权利要求31所述的电路，其特征在于，所述偏置电路包括：

第一偏置晶体管，具有耦合在所述输入节点和第三节点之间的源极-漏极路径；

第二偏置晶体管，具有耦合在所述输出节点和所述第三节点之间的源极-漏极路径；

其中所述第一偏置晶体管的控制端子被耦合到所述输出节点；并且

其中所述第二偏置晶体管的控制端子被耦合所述输入节点。

33.一种电路，其特征在于，包括：

升压电容器，由第一时钟信号驱动，并且被耦合到升压节点；

自举电容器，由第二时钟信号驱动，并且被耦合到中间节点；

其中所述第一时钟信号和所述第二时钟信号具有不同的占空比，所述第二时钟信号的占空比小于所述第一时钟信号的占空比；

输入晶体管，被耦合在输入节点和所述升压节点之间，其中所述输入晶体管的控制端子被耦合到所述中间节点；以及

自举晶体管，被耦合在所述升压节点和所述输入晶体管的所述控制端子之间，其中所述自举晶体管的控制端子由所述第一时钟信号的逻辑反转而被驱动。

34.根据权利要求33所述的电路，其特征在于，还包括输出晶体管，所述输出晶体管被耦合在所述升压节点和输出节点之间，所述输出晶体管被配置为生成输出电压，所述输出电压比施加到所述输入节点的输入电压负。

35.根据权利要求33所述的电路，其特征在于，还包括二极管，所述二极管被耦合在所述输入节点和所述升压节点之间。

36.根据权利要求35所述的电路，其特征在于，所述二极管由二极管接法的晶体管形成。

37.根据权利要求33所述的电路，其特征在于，所述输入晶体管和自举晶体管共享公共体。

38.根据权利要求37所述的电路，其特征在于，还包括偏置电路，所述偏置电路被配置为生成偏置电压，所述偏置电压被施加到所述输入晶体管和所述自举晶体管的所述公共体。

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