CN216852002U - 一种fm信号解调系统 - Google Patents

Abstract

本实用新型提出一种FM信号解调系统，通过设置信号采集单元对FM信号进行采集，通过设置下变频处理单元将采集到的信号进行下变频处理得到I路和Q路两路信号，通过在FPGA处理单元内设置信号解调单元将下变频处理后的信号进行解调，并在信号解调单元的输出端设置滤波器对FM信号进行滤波处理，得到最终的解调信号，实现了在不使用FM专用芯片下对FM信号的解调。

Description

一种FM信号解调系统

技术领域

本实用新型涉及电子通信领域，具体涉及一种FM信号解调系统。

背景技术

调频FM信号是将发送的信息映射为载波的频率变化函数的模拟调制方式。与AM模拟调制方式相比FM具有抗干扰和抗噪声性能好，发射机可以使用高效率的非线性功放调制信息功率利用率高，接收机可使用限幅器消除和滤波器改善信噪比无需复杂的AGC电路接收性能好。但缺点是FM信号占用的带宽比AM信号宽，发射接收设备较AM复杂成本较高。

尽管如此由于FM具有的优势还是在FM立体声广播、集群调度通信、对讲机、近距离遥控通信等方面得到了广泛的应用。随着无线通信技术的发展使得FM系统设备的集成度逐步提高，体积和功耗逐步下降，设备成本也逐渐降低。软件无线电技术的出现更是使得FM调制解调的技术实现了飞跃。传统的FM调制采用VCO直接调频法或调相的间接调频法，接收则采用LC谐振回路鉴频的方法，并且有一些专用的FM调制解调的芯片可以用来实现FM收发系统。但随着FM专用芯片的逐渐停产和片上系统SOC的出现FM调制解调的电路成了SOC的一部分如调频广播收音机、对讲机成了“单片机”。当前虽然数字通信技术占据了主导地位，但FM波形在一些特殊的场合仍有较广泛的应用，因此在一些特定单独的FM应用场合出现了无芯片支持系统实现的困难。

实用新型内容

为解决现有技术中一些特定单独的FM应用场合无FM专用芯片支持的困难，本实用新型提出一种FM信号解调系统，通过设置信号采集单元对FM信号进行采集，通过设置下变频处理单元将采集到的信号进行下变频处理，通过在FPGA处理单元内设置信号解调单元将下变频处理后的FM信号进行解调处理，得到解调信号，实现了在不使用FM专用芯片下对FM信号的解调。

本实用新型的具体内容如下：

本实用新型提出一种FM信号解调系统，用于将接收的FM信号进行解调处理生成FM解调信号，其特征在于，包括依次连接的信号采集单元、下变频处理单元、FPGA处理单元；

所述FPGA处理单元内部设置有用于输出FM解调信号的信号解调单元，所述信号解调单元包括第一延迟单元、第二延迟单元、第一乘法器、第二乘法器、第三乘法器、第四乘法器、减法器、加法器、除法器；

所述FM信号包括I路信号、Q路信号，所述I路信号、Q路信号均分出第一支路、第二支路、第三支路、第四支路四条支路；

所述下变频处理单元的输出端与I路信号、Q路信号生成所有支路的输入端连接；

所述I路信号的第一支路和第二支路与第一乘法器的两个输入端连接，第三支路与第一延迟单元的输入端连接，第四支路与第三乘法器的其中一个输入端连接；

所述Q路信号的第一支路和第二支路与第四乘法器的两个输入端连接，第三支路与第二延迟单元的输入端连接，第四支路与第二乘法器的其中一个输入端连接；

所述第一延迟单元的输出端与第二乘法器的另一个输入端连接；所述第二延迟单元的输出端与第三乘法器的另一个输入端连接；

所述第一乘法器的输出端与加法器的其中一个输入端连接，所述第二乘法器的输出端与减法器的其中一个输入端连接；所述第三乘法器的输出端与减法器的另一个输入端连接，所述第四乘法器的输出端与加法器的另一个输入端连接；

所述减法器的输出端与除法器的其中一个输入端连接；

所述加法器的输出端与除法器的另一个输入端连接；

所述除法器的输出端输出FM解调信号。

为了更好地实现本实用新型，进一步地，所述FM信号解调系统还包括信号滤波单元；

所述信号滤波单元的输入端与所述FPGA处理单元的除法器的输出端连接。

为了更好地实现本实用新型，进一步地，所述信号滤波单元为FIR滤波器。

为了更好地实现本实用新型，进一步地，所述下变频处理单元为DDS频率合成器。

为了更好地实现本实用新型，进一步地，所述信号采集单元为AD芯片，用于将采集到的FM模拟信号转化为FM数字信号。

本实用新型具有以下有益效果：

本实用新型将DDS技术与FPGA技术结合起来，通过在FPGA芯片内设置信号解调单元，实现了不使用FM专用芯片，即可实现对FM信号的解调，本实用新型适用于多种条件、多种场合下FM信号的解调，避免了由于FM专用芯片尺寸过大而无法嵌入到FPGA芯片内部进行FM信号的解调，极大地提高了工作效率。

附图说明

图1为本实用新型整体结构示意图；

图2为本实用新型信号解调单元结构示意图。

具体实施方式

为了更清楚地说明本实用新型实施例的技术方案，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，应当理解，所描述的实施例仅仅是本实用新型的一部分实施例，而不是全部的实施例，因此不应被看作是对保护范围的限定。基于本实用新型中的实施例，本领域普通技术工作人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

在本实用新型的描述中，需要说明的是，除非另有明确的规定和限定，术语“设置”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；也可以是直接相连，也可以是通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本实用新型中的具体含义。

实施例1：

本实施例提出一种FM信号解调系统，用于将接收的FM信号进行解调处理生成FM解调信号，如图1所示，包括依次连接的信号采集单元、下变频处理单元、FPGA处理单元。

所述FPGA处理单元内部设置有用于输出FM解调信号的信号解调单元。

工作原理：通过设置信号采集单元将采集到的信号输入到系统中，通过设置下变频处理单元，将采集到的信号进行下变频处理，将采集到的FM信号分成两路：I路信号和Q路信号，并将分出的两路信号输入到FPGA处理单元内部的信号解调单元中进行解调处理，得到FM解调信号。

实施例2：

本实施例在上述实施例1的基础上，如图2所示，所述FPGA处理单元内部设置有用于输出FM解调信号的信号解调单元，所述信号解调单元包括第一延迟单元、第二延迟单元、第一乘法器、第二乘法器、第三乘法器、第四乘法器、减法器、加法器、除法器；

所述FM信号包括I路信号、Q路信号，所述I路信号、Q路信号均分出四条支路；

所述下变频处理单元的输出端与I路信号、Q路信号分出所有支路的输入端连接；

所述I路信号的其中两条支路与第一乘法器的两个输入端连接，还有一条支路与第一延迟单元的输入端连接，另外一条支路第三乘法器的其中一个输入端连接；

所述Q路信号的其中两条支路与第四乘法器的两个输入端连接；还有一条支路与第二延迟单元的输入端连接，另外一条支路与第二乘法器的其中一个输入端连接；

所述第一延迟单元的输出端与第二乘法器的另一个输入端连接；所述第二延迟单元的输出端与第三乘法器的另一个输入端连接；

所述第一乘法器的输出端与加法器的其中一个输入端连接，所述第二乘法器的输出端与减法器的其中一个输入端连接；所述第三乘法器的输出端与减法器的另一个输入端连接，所述第四乘法器的输出端与加法器的另外一个输入端连接；

所述减法器的输出端与除法器的其中一个输入端连接；

所述加法器的输出端与除法器的另一个输入端连接；

所述除法器的输出端输出FM解调信号。

工作原理：通过在FPGA内部设置信号解调单元实现对FM信号的解调，通过设置第一延迟单元和第二延迟单元，将经过下变频处理后的I路信号和Q路信号进行延迟处理，将当前时钟信号I1和Q1延迟一个时钟周期，得到延迟后的信号I2、Q2，将延迟一个时钟周期后的信号I2与当前时钟周期的信号Q1输入到第二乘法器内进行乘法运算I2*Q1，得到IQ2；将延迟一个时钟周期后的信号Q2与当前时钟周期的信号I1输入到第三乘法器内左乘法运算Q2*I1得到IQ1；将信号IQ1和信号IQ2输入到减法器内做减法运算IQ2-IQ1，得到信号IQSUB；将当前时钟信号I1输入到第一乘法器的两个输入端进行乘法运算即I1*I1，得到信号I1-2；将当前时钟信号Q1输入到第一乘法器的两个输入端进行乘法运算即Q1*Q1，得到信号Q1-2；将信号I1-2和Q1-2输入到加法器内做加法运算I1-2+Q1-2得到信号IQADD；最后将信号IQSUB和信号IQADD输入到除法器内做除法运算IQ_SUB/IQ_ADD，得到信号IQDE，除法器输出端输出的信号IQDE即为解调后的FM信号。在FPGA的信号解调单元内的运算过程可用以下公式概括：

其中I为I路信号，Q为Q路信号，n为任意实数。

本实施例在第一延迟单元和第二延迟单元内嵌入有可调节延迟周期参数的代码来实现具体的延迟周期的调节，FPGA可通过接口与计算机接口连接，通过在软件ISE14.7中输入相应的代码进行参数的调节，调节第一延迟单元的延迟周期参数输入的代码为：

调节第二延迟单元的延迟周期参数输入的代码为：

本实施例在第一乘法器、第二乘法器、第三乘法器、第四乘法器、加法器、减法器、除法器内嵌入有可调节延乘法器参数的代码，FPGA可通过接口与计算机接口连接，通过在软件ISE14.7中输入相应的代码进行参数的调节，调节第一乘法器参数输入的代码为：

调节第二乘法器参数输入的代码为：

调节第三乘法器参数输入的代码为：

调节第四乘法器参数输入的代码为：

调节减法器参数输入的代码为：

调节加法器参数输入的代码为：

调节除法器参数输入的代码为：

本实施例的其他部分与上述实施例1相同，故不再赘述。

实施例3：

本实施例在上述实施例1-2任一项的基础上，如图1所示，所述FM信号解调系统还包括信号滤波单元；

所述信号滤波单元的输入端与所述FPGA处理单元的除法器的输出端连接。

所述滤波处理单元为FIR滤波器。

工作原理：通过设置FIR滤波器，将经除法器输出的信号IQDE输入到FIR滤波器进行滤波，得到一路完整的FM数字解调信号。

本实施例在FIR滤波器内嵌入有可调节FIR滤波器参数的代码，FPGA可通过接口与计算机接口连接，通过在软件ISE14.7中输入相应的代码进行参数的调节，调节FIR滤波器参数输入的代码为：

本实施例的其他部分与上述实施例1-2任一项相同，故不再赘述。

实施例4：

本实施例在上述实施例1-3任一项的基础上，所述信号采集单元为AD芯片，用于将采集到的FM模拟信号转化为FM数字信号。

工作原理：由于FM解调系统内传输及处理的信号为数字信号，而通过信号采集单元采集到的信号为FM模拟信号，通过设置AD芯片将输入的FM模拟信号转换为FM数字信号，再将转换后的FM数字信号输入到下变频处理单元、FPGA处理单元、信号滤波单元中进行信号的解调处理。

本实施例的其他部分与上述实施例1-3任一项相同，故不再赘述。

实施例5：

本实施例在上述实施例1-4任一项的基础上，所述下变频处理单元为DDS频率合成器。

工作原理：相比于普通信号源，频率合成器通常频谱更纯、相位噪声更低、频率的切换更快，包括直接式频率合成器、间接式频率合成器、以及直接数字式频率合成器。本实用新型选择DDS频率合成器向较于直接式频率合成器和间接式频率合成器而言频率转换速度快、频率步长精确、相位连续、输出平衡无瞬变过程，同时它还具有结构简单、体积小、重量轻和成本低等优点。

通过设置DDS频率合成器，将FM信号进行下变频处理后分为I路和Q路，将处理后的信号输入到FPGA中进行解调处理。

本实施例的其他部分与上述实施例1-4任一项相同，故不再赘述。

以上所述，仅是本实用新型的较佳实施例，并非对本实用新型做任何形式上的限制，凡是依据本实用新型的技术实质对以上实施例所作的任何简单修改、等同变化，均落入本实用新型的保护范围之内。

Claims (5)

1.一种FM信号解调系统，用于将接收的FM信号进行解调处理生成FM解调信号，其特征在于，包括依次连接的信号采集单元、下变频处理单元、FPGA处理单元；

所述FPGA处理单元内部设置有用于输出FM解调信号的信号解调单元，所述信号解调单元包括第一延迟单元、第二延迟单元、第一乘法器、第二乘法器、第三乘法器、第四乘法器、减法器、加法器、除法器；

所述FM信号包括I路信号、Q路信号，所述I路信号、Q路信号均分出第一支路、第二支路、第三支路、第四支路四条支路；

所述下变频处理单元的输出端与I路信号、Q路信号分出的所有支路的输入端连接；

所述I路信号的第一支路和第二支路与第一乘法器的两个输入端连接，第三支路与第一延迟单元的输入端连接，第四支路与第三乘法器的其中一个输入端连接；

所述Q路信号的第一支路和第二支路与第四乘法器的两个输入端连接，第三支路与第二延迟单元的输入端连接，第四支路与第二乘法器的其中一个输入端连接；

所述第一延迟单元的输出端与第二乘法器的另一个输入端连接；所述第二延迟单元的输出端与第三乘法器的另一个输入端连接；

所述第一乘法器的输出端与加法器的其中一个输入端连接，所述第二乘法器的输出端与减法器的其中一个输入端连接；所述第三乘法器的输出端与减法器的另一个输入端连接，所述第四乘法器的输出端与加法器的另一个输入端连接；

所述减法器的输出端与除法器的其中一个输入端连接；

所述加法器的输出端与除法器的另一个输入端连接；

所述除法器的输出端输出FM解调信号。

2.如权利要求1所述的一种FM信号解调系统，其特征在于，所述FM信号解调系统还包括信号滤波单元；

所述FPGA处理单元的除法器的输出端与信号滤波单元的输入端连接。

3.如权利要求2所述的一种FM信号解调系统，其特征在于，所述信号滤波单元为FIR滤波器。

4.如权利要求1所述的一种FM信号解调系统，其特征在于，所述下变频处理单元为DDS频率合成器。

5.如权利要求1所述的一种FM信号解调系统，其特征在于，所述信号采集单元为AD芯片，用于将采集到的FM模拟信号转化为FM数字信号。

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