CN203870945U - 驱动电路、goa单元、goa电路及显示装置 - Google Patents

Abstract

本实用新型的实施例提供一种驱动电路、GOA单元、GOA电路及显示装置，涉及显示器制造领域，能够提高电路响应速度，减少漏电流。该驱动电路包括：至少一个上拉和下拉单元，所述上拉和下拉单元用于对控制的节点电压进行上拉或下拉；所述至少一个上拉和下拉单元中至少包含一个双栅极晶体管，所述双栅极晶体管用于在导通状态下加速对所述节点的充电或放电；或者，所述双栅极晶体管用于在截止状态下减少通过所述节点的漏电流。本实用新型的实施例用于显示器制造。

Description

驱动电路、GOA单元、GOA电路及显示装置

技术领域

本实用新型涉及显示器制造领域，尤其涉及一种驱动电路、GOA单元、GOA电路及显示装置。

背景技术

近些年来显示器的发展呈现出了高集成度，低成本的发展趋势。其中一项非常重要的技术就是GOA（Gate Driver on Array，阵列基板行驱动）的技术量产化的实现。利用GOA技术将栅极开关电路集成在显示面板的阵列基板上，从而可以省掉栅极驱动集成电路部分，以从材料成本和制作工艺两方面降低产品成本。这种利用GOA技术集成在阵列基板上的栅极开关电路也称为GOA电路或移位寄存器电路，其中该栅极开关电路中的每个移位寄存器也称GOA单元。

其中，移位寄存器电路包括若干个移位寄存器，每一移位寄存器对应一条栅线，具体的每一移位寄存器的输出端连接一条栅线；且一移位寄存器的输出端连接下一移位寄存器的输入端。现有移位寄存器中上拉/下拉TFT（Thin Film Transistor，薄膜场效应晶体管）控制结构一般都采用单栅极TFT。该结构可以适用于a-Si TFT，但是当变更为氧化物TFT时，由于阈值电压Vth过低，电路响应缓慢，造成漏电严重，甚至使得移位寄存器不能正常工作。

实用新型内容

本实用新型的实施例提供一种驱动电路、GOA单元、GOA电路及显示装置，能够提高电路响应速度，减少漏电流。

为达到上述目的，本实用新型的实施例采用如下技术方案：

一方面，提供一种驱动电路，至少一个上拉和下拉单元,所述上拉和下拉单元用于对控制的节点电压进行上拉或下拉；

所述至少一个上拉和下拉单元中至少包含一个双栅极晶体管，

所述双栅极晶体管用于在导通状态下加速对所述节点的充电或放电；

或者，所述双栅极晶体管用于在截止状态下减少通过所述节点的漏电流。

可选的，同一个双栅极晶体管的第二栅极连接控制信号输入单元，所述控制信号输入单元用于向所述同一个双栅极晶体管的第二栅极提供与所述同一个双栅极晶体管第一栅极相同的时序信号。

可选的，包括至少一上拉和下拉单元，上拉和下拉单元中均至少包含一个双栅极晶体管，所述上拉和下拉单元的双栅极晶体管的第二栅极连接控制信号输入单元，所述控制信号输入单元用于向所述上拉和下拉单元的双栅极晶体管的第二栅极提供不同时序信号。

可选的，包括至少一个上拉和下拉单元，连接第一信号端、第二信号端、第一信号输入端、控制节点和第二信号输入端；用于在所述第一信号输入端的信号控制下将所述控制节点的电压与所述第一信号端拉齐，或者在所述第二信号输入端的控制下将所述控制节点的电压与所述第二信号端拉齐。

可选的，所述上拉和下拉单元包括上拉子单元和下拉子单元；

所述上拉子单元包含一个双栅极晶体管，该双栅极晶体管的第二栅极和第一栅极连接相同的时序信号，该双栅极晶体管的源极连接第一信号端，该双栅极晶体管的漏极连接所述控制节点；

和\或，

所述下拉子单元包括一个双栅极晶体管，该双栅极晶体管第二栅极和第一栅极连接相同时序信号，源极连接第二信号端，漏极连接所述控制节点。

一方面，提供一种GOA单元，包括：任一上述的驱动电路。

可选的，所述GOA单元，包括：

第一上拉和下拉单元，连接第一电压端、第二电压端、信号输入端、第一节点和第二节点；用于在所述信号输入端的信号控制下将所述第一节点的电压与所述第一电压端拉齐，或者在所述第二节点的控制下将所述第一节点的电压与所述第二电压端拉齐；

第二上拉和下拉单元，连接第二时钟信号端、所述第一电压端、第二电压端、信号输入端、第一节点和第二节点；用于在所述第二时钟信号端信号的控制下将所述第二节点的电压与所述第一电压端的电压拉齐，或者在所述信号输入端的信号控制下将所述第二节点的电压与所述第二电压端拉齐；

第三上拉和下拉单元，连接第一时钟信号端、输出端、所述第一节点、第二节点和所述第二电压端；用于在所述第一节点的控制下将所述第一时钟信号端的信号在所述输出端输出，或者在所述第二节点的控制下将所述输出端的电压与所述第二电压端拉齐。

可选的，所述第一上拉和下拉单元，包括第一晶体管和第二晶体管，所述第一晶体管的源极连接所述第一电压端，所述第一晶体管的漏极连接所述第一节点；所述第一晶体管的第一栅极连接所述信号输入端；

所述第二晶体管的源极连接所述第一节点，所述第二晶体管的漏极连接所述第二电压端，所述第二晶体管的第一栅极连接所述第二节点；

所述第二上拉和下拉单元，包括第三晶体管和第四晶体管，所述第三晶体管的源极连接所述第一电压端，所述第三晶体管的漏极连接所述第二节点，所述第三晶体管的第一栅极连接所述第二时钟信号端；

所述第四晶体管的源极连接所述第二节点，所述第四晶体管的漏极连接所述第二电压端，所述第四晶体管的栅极连接所述信号输入端；

所述第三上拉和下拉单元,包括第五晶体管和第六晶体管，所述第五晶体管的源极连接所述第一时钟信号端，所述第五晶体管的漏极连接所述输出端，所述第五晶体管的栅极连接所述第一节点；

所述第六晶体管的源极连接所述输出端，所述第六晶体管的漏极连接所述第二电压端，所述第六晶体管的栅极连接所述第二节点。

可选的，所述第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和第六晶体管中包含至少一个双栅极晶体管时，所述至少一个双栅极晶体管中的每个晶体管还包括第二栅极，所述至少一个双栅极晶体管中同一个双栅极晶体管的第一栅极和第二栅极输入相同的时序信号。

可选的，所述同一个双栅极晶体管的第二栅极连接控制信号输入单元，所述控制信号输入单元用于向所述同一个双栅极晶体管的第二栅极提供与所述同一个双栅极晶体管第一栅极相同的时序信号。

可选的，第一上拉和下拉单元，连接信号输入端、第一节点、第二电压端，第一上拉和下拉单元还连接第二节点和/或第四节点，用于在所述信号输入端的控制下将所述第一节点的电压与所述信号输入端的电压拉齐，或者，在所述第二节点和/或所述第四节点的控制下将所述第一节点的电压与所述第二电压端拉齐；

第二上拉和下拉单元，连接第二时钟信号端、第一电压端、所述第二节点和所述第二电压端；用于在所述第二时钟信号端的控制下将所述第二节点的电压与所述第一电压端拉齐，或者，在所述信号输入端的控制下将所述第二节点的电压与所述第一电压端拉齐；

第三上拉和下拉单元，连接第三电压端、第四节点、第四电压端、所述第一节点和第二时钟信号端；用于在所述第二时钟信号的控制下将所述第四节点的电压与所述第三电压端拉齐，或者，在所述第一节点的控制下将所述第四节点的电压与所述第四电压端拉齐；

第四上拉和下拉单元，连接第三电压端、所述第三节点、第四节点和第四电压端，用于在所述第三电压端的控制下将所述第三节点的电压与所述第三电压端拉齐，或者，将在所述第四节点的控制下将所述第三节点的电压与所述第四电压端拉齐；

第五上拉和下拉单元，连接第一时钟信号端和输出端，所述第五上拉和下拉单元还连接所述第一节点和/或第三节点，所述第五上拉和下拉单元还连接所述第二节点和/或第四节点；用于在所述第一节点和/或第三节点的控制下将所述第一时钟信号端的信号在所述输出端输出，或者在所述第二节点和/或所述第四节点的控制下将所述输出端的电压与所述第二电压端拉齐。

可选的，所述第一上拉和下拉单元，包括第一晶体管和第二晶体管，所述第一晶体管的源极连接所述信号输入端，所述第一晶体管的第一栅极连接所述信号输入端，所述第一晶体管的漏极连接所述第一节点；

所述第二晶体管的源极连接所述第一节点，所述第二晶体管的漏极连接第二电压端，所述第二晶体管的第一栅极连接所述第二节点或所述第四节点；

所述第二上拉和下拉单元，包括第三晶体管和第四晶体管，所述第三晶体管的源极连接所述第一电压端，所述第三晶体管的楼极连接所述第二节点，所述第三晶体管的第一栅极连接所述第二时钟信号端；

所述第四晶体管的源极连接所述第二节点，所述第四晶体管的漏极连接所述第二电压端，所述第四晶体管的第一栅极连接所述信号输入端；

所述第三上拉和下拉单元，包括第五晶体管和第六晶体管，所述第五晶体管的源极连接第三电压端，所述第五晶体管的漏极连接所述第四节点，所述第五晶体管的第一栅极连接所述第二时钟信号端；

所述第六晶体管的源极连接所述第四节点，所述第六晶体管的漏极连接所述第四电压端，所述第六晶体管的第一栅极连接所述第一节点；

所述第四上拉和下拉单元，包括第七晶体管和第八晶体管，所述第七晶体管的源极连接所述第三电压端，所述第七晶体管的第一栅极连接所述第三电压端，所述第七晶体管的漏极连接所述第三节点；

所述第八晶体管的源极连接所述第三节点，所述第八晶体管的第一栅极连接所述第四节点，所述第八晶体管的漏极连接所述第四电压端；

所述第五上拉和下拉单元，包括第九晶体管和第十晶体管，所述第九晶体管的源极连接所述第一时钟信号端，所述第九晶体管的第一栅极连接所述第一节点或所述第三节点，所述第九晶体管的漏极连接所述输出端；

所述第十晶体管的源极连接所述输出端，所述第十晶体管的第一栅极连接所述第二节点或所述第四节点，所述第十晶体管的漏极连接所述第二电压端。

可选的，所述第一晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管和第八晶体管中包含至少一个双栅极晶体管时，所述至少一个双栅极晶体管中每个晶体管还包括第二栅极，其中所述至少一个双栅极晶体管中同一个双栅极晶体管的第一栅极和第二栅极输入相同的时序信号；

或者，

所述第二晶体管为双栅极晶体管时，所述第二晶体管包括第二栅极所述第二晶体管的第二栅极连接所述第四节点或所述第二节点；

或者，

第九晶体管为双栅极晶体管时，所述第九晶体管包括第二栅极所述第九晶体管第二栅极连接所述第三节点或所述第一节点；

或者，

第十晶体管为双栅极晶体管时，所述第十晶体管包括第二栅极所述第十晶体管第二栅极连接所述第四节点或所述第二节点。

可选的，所述同一个双栅极晶体管的第二栅极连接控制信号输入单元，所述控制信号输入单元用于向所述同一个双栅极晶体管的第二栅极提供与所述同一个双栅极晶体管第一栅极相同的时序信号。

一方面，提供一种GOA电路，包括串联的至少一个上述任一GOA单元。

一方面，提供一种显示装置，包括：上述的GOA电路。

本实用新型的实施例提供的驱动电路、GOA单元、GOA电路及显示装置，通过在驱动电路中设置双栅极晶体管，使得上拉和下拉单元对控制的节点电压进行上拉或下拉能够加速对所述节点的充电或放电，或者所减少通过所述节点的漏电流，从而能够提高电路响应速度，减少漏电流。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍。

图1为本实用新型的实施例提供的一种驱动电路的结构示意图；

图2为本实用新型的另一实施例提供的一种驱动电路的结构示意图；

图3为本实用新型的实施例提供的一种GOA电路的结构示意图；

图4为本实用新型的实施例提供的一种GOA单元的结构示意图；

图5为本实用新型的另一实施例提供的一种GOA单元的结构示意图；

图6为本实用新型的实施例提供的上拉和下拉单元的连接结构示意图；

图7为本法明的实施例提供的一种GOA单元的时序信号示意图；

图8为本实用新型再一实施例提供的一种GOA单元的结构示意图；

图9为本实用新型的又一实施例提供的一种GOA单元的结构示意图；

图10为本实用新型的另一实施例提供的一种GOA单元的时序信号示意图；

图11为本实用新型的一实施例提供的一种双栅晶体管示意图。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本实用新型一部分实施例，而不是全部的实施例。

本实用新型所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极是没有区别的。在本实用新型实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。按附图中的形态规定晶体管的中间端为栅极、信号输入端为源极、信号输出端为漏极。此外本实用新型实施例所采用的晶体管为P或N型晶体管，P型晶体管在栅极为低电平时导通，N型晶体管为在栅极为高电平时导通。

本实用新型的实施例提供一种驱动电路，如图1所示，包括至少一个上拉和下拉单元1,所述上拉和下拉单元1用于对控制的节点电压进行上拉或下拉；其中图1中以PD节点为例；

所述至少一个上拉和下拉单元中至少包含一个双栅极晶体管，

所述双栅极晶体管用于在导通状态下加速对所述节点的充电或放电；

或者，所述双栅极晶体管用于在截止状态下减少通过所述节点的漏电流。其中图1中示出的包含两个双栅极晶体管Tu和Td，可以理解的是只包含其中任一一个也是本实用新型所保护的实施例。

可以理解的是，对于上拉和下拉单元1对控制的节点电压的上拉和下拉可以是同时发生的也可以是不同时发生的，即上拉和下拉单元1中只可能仅包含一个用于对控制的节点电压下拉的双栅极晶体管或者仅包含一个用于对控制的节点电压上拉的双栅极晶体管；或者同时包含用于对控制的节点电压下拉的双栅极晶体管和用于对控制的节点电压上拉的双栅极晶体管。当然在包含上述的两个双栅极晶体管时，当这两个双栅极晶体管同时导通时便可实现对控制的节点电压的上拉和下拉同时发生。此外本实用新型对双栅极晶体管的具体形式不做限定，即该双栅极晶体管可以为底栅、顶栅形式的双栅极晶体管（例如：双栅晶体管具有位于有源层不同侧的第一栅极（可以称为顶栅）和第二栅极（可以称为底栅）），其中底栅和顶栅可以采用对等的面积也可以采用不对等的面积，如底栅与有源层的面积大致相同，顶栅位于晶体管的源漏电极之间的间隔中；或者双栅极晶体管为两个栅极位于有源层同一侧的双栅极晶体管，本实用新型中的所有示意图均是采用底栅、顶栅形式的双栅极晶体管为例进行说明。底栅、顶栅形式的双栅极晶体管的其中一个示例如图11所示，该双栅极晶体管包括基板101，第二栅极102（底栅），绝缘层103，有源层104，蚀刻阻挡层，源极106，漏极107，第一栅极108（顶栅），钝化层109。

可选的，本实用新型提供的晶体管可以为非晶硅晶体管、低温多晶硅晶体管以及氧化物晶体管等多种形式的晶体管，其中优选为氧化物晶体管。

可选的，同一个双栅极晶体管的第二栅极连接控制信号输入单元4，所述控制信号输入单元4用于向所述同一个双栅极晶体管的第二栅极提供与所述同一个双栅极晶体管第一栅极相同的时序信号。如图2所示，Tu的顶栅连接g1、底栅连接g2；Td的顶栅连接g3、底栅连接g4，其中g2连接的底栅通过控制信号输入单元4获取与g1连接的顶栅相同的时序信号；g4连接的底栅通过控制信号输入单元4获取与g3连接的顶栅相同的时序信号。

可选的，驱动电路，包括至少一上拉和下拉单元1，上拉和下拉单元1中均至少包含一个双栅极晶体管，所述上拉和下拉单元1的双栅极晶体管的第二栅极连接控制信号输入单元4，所述控制信号输入单元4用于向所述上拉和下拉单元的双栅极晶体管的第二栅极提供不同时序信号。可以理解的是当驱动电路包含两个以上的上拉和下拉单元1，并且每个上拉下拉单元均至少包含一个双栅极晶体管时，每个双栅极晶体管的第二栅极输入不相同的时序信号。

进一步可选的，参照图1或2所示，驱动电路包括至少一个上拉和下拉单元1，连接第一信号端S1、第二信号端S2、第一信号输入端g1、控制节点PD和第二信号输入端g3；用于在所述第一信号输入端g1的信号控制下将所述控制节点PD的电压与所述第一信号端s1拉齐，或者在所述第二信号输入端g3的控制下将所述控制节点PD的电压与所述第二信号端S2拉齐。

如图1或2所示，所述上拉和下拉单元1包括上拉子单元2和下拉子单元3；

所述上拉子单元2包含一个双栅极晶体管Tu，该双栅极晶体管Tu的第二栅极（连接g2）和第一栅极（连接g1）连接相同或不同的时序信号，该双栅极晶体管的源极连接第一信号端S1，该双栅极晶体管的漏极连接所述控制节点PD；

和\或，

所述下拉子单元3包括一个双栅极晶体管Td，该双栅极晶体管Td第二栅极（连接g4）和第一栅极（连接g3）连接相同或不同的时序信号，源极连接第二信号端S2，漏极连接所述控制节点PD。

本实用新型的实施例提供的驱动电路，通过在驱动电路中设置双栅极晶体管，使得上拉和下拉单元对控制的节点电压进行上拉或下拉能够加速对所述节点的充电或放电，或者所减少通过所述节点的漏电流，从而能够提高电路响应速度，减少漏电流。

本实用新型的实施例提供上述驱动电路的驱动方法，其中所述驱动电路包括至少包含一个双栅极晶体管时，包括：

导通所述双栅极晶体管，加速对所述双栅极晶体管漏极控制的节点的充电或放电；

或者，

截止所述双栅极晶体管，减少通过所述双栅极晶体管源极控制的节点的漏电流。

可选的，在所述双栅极晶体管的第一栅极和第二栅极输入相同或者不相同的时序信号；所述双栅极晶体管的第一栅极和第二栅极连接。

本实用新型的实施例提供的驱动方法，通过在驱动电路中设置双栅极晶体管，使得上拉和下拉单元对控制的节点电压进行上拉或下拉能够加速对所述节点的充电或放电，或者所减少通过所述节点的漏电流，从而能够提高电路响应速度，减少漏电流。

本实用新型实施例提供的一种GOA电路，包括串联的多个GOA，除第一个GOA单元和最后一个GOA单元外，每个GOA单元的输入端连接至少一级前边的GOA单元。例如：每个GOA单元的输入端连接相邻的上一GOA单元的输出端。

具体的，如图3所示GOA电路，包括若干个串联的GOA单元，其中GOA单元SR1的输出端OUTPUT1连接一条栅线OG1，同时连接GOA单元SR2的输入端INPUT2；GOA单元SR2的输出端OUTPUT2连接GOA单元SR3的输入端INPUT3，同时连接一条栅线OG2，其他的GOA单元依照此方法连接。进一步的，每个GOA单元都有预定数量的时钟信号和固定电压输入以在固定的时间段提供正常的工作电压。

其中，每个GOA单元均包含上述的任一驱动电路，具体的包括：至少一个上拉和下拉单元,所述上拉和下拉单元中至少包含一个双栅极晶体管，所述上拉和下拉单元用于对控制的节点电压进行上拉或下拉；

所述双栅极晶体管用于在导通状态下加速对所述节点的充电或放电；

或者，所述双栅极晶体管用于在截止状态下减少通过所述节点的漏电流。可以理解的是，对于上拉和下拉单元对控制的节点电压的上拉和下拉可以是同时发生的也可以是不同时发生的，即上拉和下拉单元中只可能仅包含一个用于对控制的节点电压下拉的双栅极晶体管或者仅包含一个用于对控制的节点电压上拉的双栅极晶体管；或者同时包含用于对控制的节点电压下拉的双栅极晶体管和用于对控制的节点电压上拉的双栅极晶体管，当然在包含上述的两个双栅极晶体管时，当这两个双栅极晶体管同时导通时便可实现对控制的节点电压的上拉和下拉同时发生。此外本实用新型对双栅极晶体管的具体形式不做限定，即该双栅极晶体管可以为底栅、顶栅形式的双栅极晶体管（例如：双栅晶体管具有位于有源层不同侧的第一栅极（可以称为顶栅）和第二栅极（可以称为底栅）），其中底栅和顶栅可以采用对等的面积也可以采用不对等的面积，如底栅与有源层的面积大致相同，顶栅位于晶体管的源漏电极之间的间隔中。或者双栅极晶体管为两个栅极位于有源层同一侧的双栅极晶体管，本实用新型中的所有示意图均是采用底栅、顶栅形式的双栅极晶体管为例进行说明。

参照图3所示，上述GOA电路中任一GOA单元的结构示意图，每个GOA单元还包括：一个第一时钟信号端CLK1、一个第二时钟信号端CLK2，及第一电压端V1和第二电压端V2，其中第一时钟信号端CLK1连接系统第一时钟信号CLOCK1、第二时钟信号端CLK2连接系统第二时钟信号CLOCK2、第一电压端V1和第二电压端V2根据晶体管的类型设定，其中在第一电压端V1为高电平VDD时，第二电压端为低电平VSS，反之第一电压端V1为低电平VSS时，第二电压端为高电平VDD。系统时钟信号CLOCK1、CLOCK2的高电平或低电平占空比可以根据需要设定，例如：系统时钟信号CLOCK1、CLOCK2的高电平或低电平占空比均为1:1，即：CLOCK1的低电平信号结束后CLOCK2的低电平信号开始，CLOCK2的所述低电平信号结束后CLOCK1的下一个低电平时钟信号开始，以后如此循环，高电平信号的输出同理，不再赘述。在本实施例中，第一个GOA单元为SR1，则GOA单元SR1的输入信号INPUT1为一个激活脉冲信号，可选的如帧起始信号STV，系统时钟信号CLOCK1在STV信号结束后开始输出。

可选的，参照图4所示，所述GOA单元，包括：

第一上拉和下拉单元11，连接第一电压端V1、第二电压端V2、信号输入端INPUT、第一节点PU和第二节点PD；用于在所述信号输入端INPUT的信号控制下将所述第一节点PU的电压与所述第一电压端V1拉齐，或者在所述第二节点PD的控制下将所述第一节点PU的电压与所述第二电压端V2拉齐；

第二上拉和下拉单元12，连接第二时钟信号端CLK2、所述第一电压端V1、第二电压端V2、信号输入端INPUT、第一节点PU和第二节点PD；用于在所述第二时钟信号端CLK2信号的控制下降所述第二节点PD的电压与所述第一电压端V1的电压拉齐，或者在所述信号输入端INPUT的信号控制下将所述第二节点PD的电压与所述第二电压端V2拉齐；

第三上拉和下拉单元13，连接第一时钟信号端CLK1、输出端OUTPUT、所述第一节点PU、第二节点PD和所述第二电压端V2；用于在所述第一节点PU的控制下将所述第一时钟信号端CLK1的信号在所述输出端OUTPUT输出，或者在所述第二节点V2的控制下将所述输出端OUTPUT的电压与所述第二电压端V2拉齐。

本实用新型的实施例提供的GOA单元、GOA电路，通过在GOA中设置双栅极晶体管，使得上拉和下拉单元对控制的节点电压进行上拉或下拉能够加速对所述节点的充电或放电，或者减少通过所述节点的漏电流，从而能够提高电路响应速度，减少漏电流。

可选的，参照图5所示，所述第一上拉和下拉单元11，包括第一晶体管T1和第二晶体管T2，所述第一晶体管T1的源极连接所述第一电压端V1，所述第一晶体管T1的漏极连接所述第一节点PU；所述第一晶体管T1的第一栅极连接所述信号输入端INPUT；

所述第二晶体管T2的源极连接所述第一节点PU，所述第二晶体管T2的漏极连接所述第二电压端V2，所述第二晶体管T2的第一栅极连接所述第二节点PD；

所述第二上拉和下拉单元12，包括第三晶体管T3和第四晶体管T4，所述第三晶体管T3的源极连接所述第一电压端V1，所述第三晶体管T3的漏极连接所述第二节点PD，所述第三晶体管T2的第一栅极连接所述第二时钟信号端CLK2；

所述第四晶体管T4的源极连接所述第二节点PD，所述第四晶体管T4的漏极连接所述第二电压端V2，所述第四晶体管T4的栅极连接所述信号输入端INPUT；

所述第三上拉和下拉单元13,包括第五晶体管T5和第六晶体管T5，所述第五晶体管T5的源极连接所述第一时钟信号端CLK1，所述第五晶体管T5的漏极连接所述输出端OUTPUT，所述第五晶体管T5的栅极连接所述第一节点PU；

所述第六晶体管T6的源极连接所述输出端OUTPUT，所述第六晶体管T6的漏极连接所述第二电压端V2，所述第六晶体管T6的栅极连接所述第二节点V2。

参照图5所示，所述第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5和第六晶体管T6中包含至少一个双栅极晶体管时，所述至少一个双栅极晶体管中的每个晶体管还包括第二栅极，所述至少一个双栅极晶体管中同一个双栅极晶体管的第一栅极和第二栅极输入相同的时序信号。其中图5给出的是所有晶体管均采用双栅极晶体管的特例，当然根据实施例的表述本实用新型的保护范围并不局限于所有晶体管均采用双栅极晶体管。

具体的，为了达到同一个双栅极晶体管的第一栅极和第二栅极输入相同的时序信号的目的，可以将同一个双栅极晶体管的第一栅极和第二栅极直接连接（其中图5中是采用该形式，即将T1-T6中每个双栅极晶体管的第一栅极和第二栅极连接），或者所述同一个双栅极晶体管的第二栅极连接控制信号输入单元，所述控制信号输入单元用于向所述同一个双栅极晶体管的第二栅极提供与所述同一个双栅极晶体管第一栅极相同的时序信号。该控制信号输入单元可以为单片机或者其他具有时序信号输出功能的装置或设备。

具体的，如图6所示，第一上拉和下拉单元11，可以将T1的第一栅极连接INPUT，将T1的第二栅极连接控制信号输入单元OK；可以将T2的第一栅极连接PD，将T2的第二栅极连接控制信号输入单元；当然，这里对第一栅极和第二栅极，不做具体限制即第一栅极为顶栅，第二栅极为底栅，或者第二栅极为顶栅，第一栅极为底栅。此外图6中仅是以第一上拉和下拉单元12为例进行说明，电路中其他任意双栅极晶体管的第二栅极均可采用与控制信号输入单元OK连接的方式获得时序信号。即对应图5中其他双栅极晶体管T3-T6也可以采用将第二栅极直接连接控制信号输入单元OK的形式以获得时序信号。其中控制信号输入单元OK可以采用单片机等可编程逻辑信号输出器件实现。

以下参照图7所示的时序电路对图5所示的GOA单元的工作原理进行描述，其中以V1为高电平VDD，V2为低电平VSS，其中图5的电路中所有晶体管以N型晶体管为例进行说明，即所有晶体管均为高电平导通低电平截止为例，具体如下：

在第一阶段t1，INPUT输入高电平，CLK1为低电平，CLK2为高电平，T1导通对PU点充电将PU点电压上拉至VDD，T4将导通对PD放电，将PD点电压下拉至VSS，此时PD点控制T2和T6处于截止状态；

第二阶段t2，OUTPUT输出高电平，CLK1为高电平，CLK2为低电平，由于CLK1为高电平，由于耦合作用PU点的电为进一步提高，此时T5导通将CLK1的高电平信号输出；上一级的GOA输入完毕，INPUT为低电平，T1、T4截止；

第三阶段t3，INPUT为低电平，T4截止，由于CLK2为高电平，T3导通将PD点电压上拉至VDD，T2导通将PU点电压拉低至VSS，T6导通将OUTPUT拉低至VSS。

当然，以上仅以三个基本阶段为例对GOA单元的工作原理进行说明，但不限于GOA单元工作还包括其他需要的阶段。

参照图8所示，上述GOA电路中任一GOA单元的结构示意图，每个GOA单元还包括：一个第一时钟信号端CLK1、一个第二时钟信号端CLK2，及第一电压端V1、第二电压端V2、第三电压端V3和第四电压端V4，其中第一时钟信号端CLK1连接系统第一时钟信号CLOCK1、第二时钟信号端CLK2连接系统第二时钟信号CLOCK2，第一电压端V1和第二电压端V2为一对参考电压，第一电压端V1和第二电压端V2的电压值根据晶体管的类型设定，其中在第一电压端V1为高电平时，第二电压端为低电平，反之第一电压端V1为低电平时，第二电压端为高电平；类似第三电压端V3和第四电压端V4为一对参考电压不再赘述。系统时钟信号CLOCK1、CLOCK2的高电平或低电平占空比均为1:1，即：CLOCK1的低电平信号结束后CLOCK2的低电平信号开始，CLOCK2的所述低电平信号结束后CLOCK1的下一个低电平时钟信号开始，以后如此循环，高电平信号的输出同理，不再赘述。在本实施例中，第一个GOA单元为SR1，则GOA单元SR1的输入信号INPUT1为一个激活脉冲信号，可选的，如帧起始信号STV，系统时钟信号CLOCK1在STV信号结束后开始输出。

所述GOA单元，包括：

第一上拉和下拉单元21，连接信号输入端INPUT、第一节点PU1、第二电压端V2，第一上拉和下拉单元21还连接第二节点PD1或第四节点PD2，用于在所述信号输入端INPUT的控制下将所述第一节点PU1的电压与所述信号输入端INPUT的电压拉齐，或者，在所述第二节点PD1或所述第四节点PD2的控制下将所述第一节点PU1的电压与所述第二电压端V2拉齐；

第二上拉和下拉单元22，连接第二时钟信号端CLK2、第一电压端V1、所述第二节点PD1和所述第二电压端V2；用于在所述第二时钟信号端CLK2的控制下将所述第二节点PD1的电压与所述第一电压端V1拉齐，或者，在所述信号输入端INPUT的控制下将所述第二节点PD1的电压与所述第一电压端V1拉齐；

第三上拉和下拉单元23，连接第三电压端V3、第四节点PD2、第四电压端V4、所述第一节点PU1和第二时钟信号端CLK2；用于在所述第二时钟信号CLK2的控制下将所述第四节点V4的电压与所述第三电压端V3拉齐，或者，在所述第一节点PU1的控制下将所述第四节点PD2的电压与所述第四电压端V4拉齐；

第四上拉和下拉单元24，连接第三电压端V3、所述第三节点PU2、第四节点PD2和第四电压端V4，用于在所述第三电压端V3的控制下将所述第三节点PU2的电压与所述第三电压端V3拉齐，或者，将在所述第四节点PD2的控制下将所述第三节点PU2的电压与所述第四电压端V4拉齐；

第五上拉和下拉单元25，连接第一时钟信号端CLK1和输出端OUTPUT，所述第五上拉和下拉单元25还连接所述第一节点PU1或第三节点PU2，所述第五上拉和下拉单元25还连接所述第二节点PD1或第四节点PD2；用于在所述第一节点PU1或第三节点PU2的控制下将所述第一时钟信号端CLK的信号在所述输出端OUTPUT输出，或者在所述第二节点PD1或所述第四节点PD2的控制下将所述输出端OUTPUT的电压与所述第二电压端V2拉齐。

具体的，参照图9所示，所述第一上拉和下拉单元21，包括第一晶体管M1和第二晶体管M2，所述第一晶体管M1的源极连接所述信号输入端INPUT，所述第一晶体管M1的第一栅极连接所述信号输入端INPUT，所述第一晶体管M1的漏极连接所述第一节点PU1；

所述第二晶体管M2的源极连接所述第一节点PU1，所述第二晶体管M2的漏极连接所述第二电压端V2，所述第二晶体管M2的第一栅极连接所述第二节点PD1或所述第四节点PD2；

所述第二上拉和下拉单元22，包括第三晶体管M3和第四晶体管M4，所述第三晶体管M3的源极连接所述第一电压端V1，所述第三晶体管M3的漏极连接所述第二节点PD1，所述第三晶体管M3的第一栅极连接所述第二时钟信号端CLK2；

所述第四晶体管M4的源极连接所述第二节点PD1，所述第四晶体管M4的漏极连接所述第二电压端V2，所述第四晶体管M4的第一栅极连接所述信号输入端INPUT；

所述第三上拉和下拉单元23，包括第五晶体管M5和第六晶体管M6，所述第五晶体管M5的源极连接第三电压端V3，所述第五晶体管M5的漏极连接所述第四节点PD2，所述第五晶体管M5的第一栅极连接所述第二时钟信号端CLK2；

所述第六晶体管M6的源极连接所述第四节点PD2，所述第六晶体管M6的漏极连接所述第四电压端V4，所述第六晶体管M6的第一栅极连接所述第一节点PU1；

所述第四上拉和下拉单元24，包括第七晶体管M7和第八晶体管M8，所述第七晶体管M7的源极连接所述第三电压端V3，所述第七晶体管M7的第一栅极连接所述第三电压端V3，所述第七晶体管M7的漏极连接所述第三节点PU2；

所述第八晶体管M8的源极连接所述第三节点PU2，所述第八晶体管M8的第一栅极连接所述第四节点PD2，所述第八晶体管M8的漏极连接所述第四电压端V4；

所述第五上拉和下拉单元25，包括第九晶体管M9和第十晶体管M10，所述第九晶体管M9的源极连接所述第一时钟信号端CLK1，所述第九晶体管M9的第一栅极连接所述第一节点PU1或所述第三节点PU2，所述第九晶体管M9的漏极连接所述输出端OUTPUT；

所述第十晶体管M10的源极连接所述输出端OUTPUT，所述第十晶体管M10的第一栅极连接所述第二节点PD1或所述第四节点PD2，所述第十晶体管M10的漏极连接所述第二电压端V2。

可选的，所述第一晶体管M1、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7和第八晶体管M8中包含至少一个双栅极晶体管时，所述至少一个双栅极晶体管中每个晶体管还包括第二栅极，其中所述至少一个双栅极晶体管中同一个双栅极晶体管的第一栅极和第二栅极输入相同的时序信号；

或者，

所述第二晶体管M2为双栅极晶体管时，所述第二晶体管M2包括第二栅极所述第二晶体管M2的第二栅极连接所述第四节点PD2或所述第二节点PD1；

或者，

第九晶体管M9为双栅极晶体管时，所述第九晶体管M9包括第二栅极所述第九晶体管M9第二栅极连接所述第三节点PU2或所述第一节点PU1；

或者，

第十晶体管M10为双栅极晶体管时，所述第十晶体管M10包括第二栅极所述第十晶体M10管第二栅极连接所述第四节点PD2或所述第二节点PD1。

进一步的，为了达到同一个双栅极晶体管的第一栅极和第二栅极输入相同的时序信号的目的，可以将同一个双栅极晶体管的第一栅极和第二栅极直接连接（如图8示出的M1、M3、M4、M5、M6、M7、M8），或者，所述同一个双栅极晶体管的第二栅极连接控制信号输入单元，所述控制信号输入单元用于向所述同一个双栅极晶体管的第二栅极提供与所述同一个双栅极晶体管第一栅极相同的时序信号。该控制信号输入单元可以为单片机或者其他具有时序信号输出功能的装置或设备。具体的，参照图6所示，不再赘述。其中图9给出的是所有晶体管均采用双栅极晶体管的特例，当然根据实施例的表述本实用新型的保护范围并不局限于所有晶体管均采用双栅极晶体管。

本实用新型的实施例提供的GOA单元，通过在GOA单元中设置双栅极晶体管，使得上拉和下拉单元对控制的节点电压进行上拉或下拉能够加速对所述节点的充电或放电，或者所减少通过所述节点的漏电流，从而能够提高电路响应速度，减少漏电流。

图10所示为图9所示的GOA单元的工作时序信号，和图5对应的实施例类似的，每个GOA单元也包括三个工作阶段，具体工作原理不再赘述，区别是以V1、V3为高电平，V2、V4为低电平，其中，V1和V3的电压幅度相同或者不相同，V2、V4的电压幅度相同或不相同，在下述实施例中以V1为第一高电平VDD1，V3为第二高电平VDD2；V2为第一低电平VSS1，V4为第二低电平VSS2；当所有晶体管均为高电平导通低电平截止为例，当V1和V3的电压幅度不相同，V2、V4的电压幅度不相同时可以为对应的节点提供更高的上拉电压或者更低的下拉电压，以保证电路响应速度，减少漏电流，例如一种可实施的方式VDD1小于或者等于VDD2，VSS1大于或者等于VSS2。

可以想到的是，以上图9示出的连接方式，仅仅是图9对应的实施例中描述的一种连接方式，即图9对应的实施例中描述了不仅一种连接方式，只是未以附图的形式全部示出，因此基于图9对应的实施例中的描述还可以得出其他的附图；此外以上是基于开关晶体管的导通状态进行描述，当然在开关晶体管的类型固定时，其栅极的控制电压是确定，因此未对时序图中的所反映出的输入或输出的信号的电平的高低进行描述，这是本领域技术人员可以轻易想到的。本实用新型实施例也可以所采用P型晶体管实现，通过调整输入的信号时序即可。具体的结合上述的实施例可知这只是信号高低电平的转换，这里不再赘述。

本实用新型实施例还提供了一种显示装置，比如可以为显示面板，或者阵列基板。

具体的，该显示装置为阵列基板时，在该阵列基板上形成有GOA电路；且GOA电路为上述实施例所提供的GOA电路。

该显示装置为显示面板时，包括：显示区域，具有用于显示图像的多个像素；GOA电路,用于将扫描信号送至显示区域；以及，数据驱动电路，用于将数据信号送至显示区域。其中GOA电路为上述的GOA电路。另外，显示面板可以用作电子纸、手机、电视、数码相框等等显示设备。

本实用新型的实施例提供的显示装置，通过在GOA单元中设置双栅极晶体管，使得上拉和下拉单元对控制的节点电压进行上拉或下拉能够加速对所述节点的充电或放电，或者所减少通过所述节点的漏电流，从而能够提高电路响应速度，减少漏电流。

以上所述，仅为本实用新型的具体实施方式，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本实用新型的保护范围之内。因此，本实用新型的保护范围应所述以权利要求的保护范围为准。

Claims (16)

1.一种驱动电路，其特征在于，至少一个上拉和下拉单元,所述上拉和下拉单元用于对控制的节点电压进行上拉或下拉； 

所述至少一个上拉和下拉单元中至少包含一个双栅极晶体管， 

所述双栅极晶体管用于在导通状态下加速对所述节点的充电或放电； 

或者，所述双栅极晶体管用于在截止状态下减少通过所述节点的漏电流。 

2.根据权利要求1所述的驱动电路，其特征在于，同一个双栅极晶体管的第二栅极连接控制信号输入单元，所述控制信号输入单元用于向所述同一个双栅极晶体管的第二栅极提供与所述同一个双栅极晶体管第一栅极相同的时序信号。 

3.根据权利要求1所述的驱动电路，其特征在于，上拉和下拉单元中均至少包含一个双栅极晶体管，所述上拉和下拉单元的双栅极晶体管的第二栅极连接控制信号输入单元，所述控制信号输入单元用于向所述上拉和下拉单元的双栅极晶体管的第二栅极提供不同时序信号。 

4.根据权利要求1所述的驱动电路，其特征在于，包括至少一个上拉和下拉单元，连接第一信号端、第二信号端、第一信号输入端、控制节点和第二信号输入端；用于在所述第一信号输入端的信号控制下将所述控制节点的电压与所述第一信号端拉齐，或者在所述第二信号输入端的控制下将所述控制节点的电压与所述第二信号端拉齐。 

5.根据权利要求4所述的驱动电路，其特征在于，所述上拉和下拉单元包括上拉子单元和下拉子单元； 

所述上拉子单元包含一个双栅极晶体管，该双栅极晶体管的第二栅极和第一栅极连接相同的时序信号，该双栅极晶体管的源极连接第一信号端，该双栅极晶体管的漏极连接所述控制节点； 

和\或， 

所述下拉子单元包括一个双栅极晶体管，该双栅极晶体管第二栅极和第一栅极连接相同的时序信号，源极连接第二信号端，漏极连接所述控制节点。 

6.一种GOA单元，其特征在于，包括：权利要求1-5任一项所述 的驱动电路。 

7.根据权利要求6所述的GOA单元，其特征在于，所述GOA单元，包括： 

第一上拉和下拉单元，连接第一电压端、第二电压端、信号输入端、第一节点和第二节点；用于在所述信号输入端的信号控制下将所述第一节点的电压与所述第一电压端拉齐，或者在所述第二节点的控制下将所述第一节点的电压与所述第二电压端拉齐； 

第二上拉和下拉单元，连接第二时钟信号端、所述第一电压端、第二电压端、信号输入端、第一节点和第二节点；用于在所述第二时钟信号端信号的控制下将所述第二节点的电压与所述第一电压端的电压拉齐，或者在所述信号输入端的信号控制下将所述第二节点的电压与所述第二电压端拉齐； 

第三上拉和下拉单元，连接第一时钟信号端、输出端、所述第一节点、第二节点和所述第二电压端；用于在所述第一节点的控制下将所述第一时钟信号端的信号在所述输出端输出，或者在所述第二节点的控制下将所述输出端的电压与所述第二电压端拉齐。 

8.根据权利要求7所述的GOA单元，其特征在于， 

所述第一上拉和下拉单元，包括第一晶体管和第二晶体管，所述第一晶体管的源极连接所述第一电压端，所述第一晶体管的漏极连接所述第一节点；所述第一晶体管的第一栅极连接所述信号输入端； 

所述第二晶体管的源极连接所述第一节点，所述第二晶体管的漏极连接所述第二电压端，所述第二晶体管的第一栅极连接所述第二节点； 

所述第二上拉和下拉单元，包括第三晶体管和第四晶体管，所述第三晶体管的源极连接所述第一电压端，所述第三晶体管的漏极连接所述第二节点，所述第三晶体管的第一栅极连接所述第二时钟信号端； 

所述第四晶体管的源极连接所述第二节点，所述第四晶体管的漏极连接所述第二电压端，所述第四晶体管的栅极连接所述信号输入端； 

所述第三上拉和下拉单元,包括第五晶体管和第六晶体管，所述第五晶体管的源极连接所述第一时钟信号端，所述第五晶体管的漏极连接所述输出端，所述第五晶体管的栅极连接所述第一节点； 

所述第六晶体管的源极连接所述输出端，所述第六晶体管的漏极连接所述第二电压端，所述第六晶体管的栅极连接所述第二节点。 

9.根据权利要求8所述的GOA单元，其特征在于，所述第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和第六晶体管中包含至少一个双栅极晶体管时，所述至少一个双栅极晶体管中的每个晶体管还包括第二栅极，所述至少一个双栅极晶体管中同一个双栅极晶体管的第一栅极和第二栅极输入相同的时序信号。 

10.根据权利要求9所述的GOA单元，其特征在于，所述同一个双栅极晶体管的第二栅极连接控制信号输入单元，所述控制信号输入单元用于向所述同一个双栅极晶体管的第二栅极提供与所述同一个双栅极晶体管第一栅极相同的时序信号。 

11.根据权利要求6所述的GOA单元，其特征在于， 

第一上拉和下拉单元，连接信号输入端、第一节点、第二电压端，第一上拉和下拉单元还连接第二节点和/或第四节点，用于在所述信号输入端的控制下将所述第一节点的电压与所述信号输入端的电压拉齐，或者，在所述第二节点和/或所述第四节点的控制下将所述第一节点的电压与所述第二电压端拉齐； 

第二上拉和下拉单元，连接第二时钟信号端、第一电压端、所述第二节点和所述第二电压端；用于在所述第二时钟信号端的控制下将所述第二节点的电压与所述第一电压端拉齐，或者，在所述信号输入端的控制下将所述第二节点的电压与所述第一电压端拉齐； 

第三上拉和下拉单元，连接第三电压端、第四节点、第四电压端、所述第一节点和第二时钟信号端；用于在所述第二时钟信号的控制下将所述第四节点的电压与所述第三电压端拉齐，或者，在所述第一节点的控制下将所述第四节点的电压与所述第四电压端拉齐； 

第四上拉和下拉单元，连接第三电压端、第三节点、第四节点和第四电压端，用于在所述第三电压端的控制下将所述第三节点的电压与所述第三电压端拉齐，或者，将在所述第四节点的控制下将所述第三节点的电压与所述第四电压端拉齐； 

第五上拉和下拉单元，连接第一时钟信号端和输出端，所述第五上拉和下拉单元还连接所述第一节点和/或第三节点，所述第五上拉和下拉单元还连接所述第二节点和/或第四节点；用于在所述第一节点和 /或第三节点的控制下将所述第一时钟信号端的信号在所述输出端输出，或者在所述第二节点和/或所述第四节点的控制下将所述输出端的电压与所述第二电压端拉齐。 

12.根据权利要求11所述的GOA单元，其特征在于， 

所述第一上拉和下拉单元，包括第一晶体管和第二晶体管，所述第一晶体管的源极连接所述信号输入端，所述第一晶体管的第一栅极连接所述信号输入端，所述第一晶体管的漏极连接所述第一节点； 

所述第二晶体管的源极连接所述第一节点，所述第二晶体管的漏极连接第二电压端，所述第二晶体管的第一栅极连接所述第二节点或所述第四节点； 

所述第二上拉和下拉单元，包括第三晶体管和第四晶体管，所述第三晶体管的源极连接所述第一电压端，所述第三晶体管的楼极连接所述第二节点，所述第三晶体管的第一栅极连接所述第二时钟信号端； 

所述第四晶体管的源极连接所述第二节点，所述第四晶体管的漏极连接所述第二电压端，所述第四晶体管的第一栅极连接所述信号输入端； 

所述第三上拉和下拉单元，包括第五晶体管和第六晶体管，所述第五晶体管的源极连接第三电压端，所述第五晶体管的漏极连接所述第四节点，所述第五晶体管的第一栅极连接所述第二时钟信号端； 

所述第六晶体管的源极连接所述第四节点，所述第六晶体管的漏极连接所述第四电压端，所述第六晶体管的第一栅极连接所述第一节点； 

所述第四上拉和下拉单元，包括第七晶体管和第八晶体管，所述第七晶体管的源极连接所述第三电压端，所述第七晶体管的第一栅极连接所述第三电压端，所述第七晶体管的漏极连接所述第三节点； 

所述第八晶体管的源极连接所述第三节点，所述第八晶体管的第一栅极连接所述第四节点，所述第八晶体管的漏极连接所述第四电压端； 

所述第五上拉和下拉单元，包括第九晶体管和第十晶体管，所述第九晶体管的源极连接所述第一时钟信号端，所述第九晶体管的第一栅极连接所述第一节点或所述第三节点，所述第九晶体管的漏极连接 所述输出端； 

所述第十晶体管的源极连接所述输出端，所述第十晶体管的第一栅极连接所述第二节点或所述第四节点，所述第十晶体管的漏极连接所述第二电压端。 

13.根据权利要求12所述的GOA单元，其特征在于，所述第一晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管和第八晶体管中包含至少一个双栅极晶体管时，所述至少一个双栅极晶体管中每个晶体管还包括第二栅极，其中所述至少一个双栅极晶体管中同一个双栅极晶体管的第一栅极和第二栅极输入相同的时序信号； 

或者， 

所述第二晶体管为双栅极晶体管时，所述第二晶体管包括第二栅极所述第二晶体管的第二栅极连接所述第四节点或所述第二节点； 

或者， 

第九晶体管为双栅极晶体管时，所述第九晶体管包括第二栅极所述第九晶体管第二栅极连接所述第三节点或所述第一节点； 

或者， 

第十晶体管为双栅极晶体管时，所述第十晶体管包括第二栅极所述第十晶体管第二栅极连接所述第四节点或所述第二节点。 

14.根据权利要求13所述的GOA单元，其特征在于，所述同一个双栅极晶体管的第二栅极连接控制信号输入单元，所述控制信号输入单元用于向所述同一个双栅极晶体管的第二栅极提供与所述同一个双栅极晶体管第一栅极相同的时序信号。 

15.一种GOA电路，其特征在于，包括串联的至少一个权利要求6-14任一项所述的GOA单元。 

16.一种显示装置，其特征在于，包括：权利要求10所述的GOA电路。