CN203179482U - 显示装置 - Google Patents

Abstract

本实用新型涉及一种显示装置。该显示装置包括时序控制电路、数据驱动电路及显示面板，该时序控制电路包括数据处理电路、编码器及嵌入式时钟控制器，该数据处理电路电连接该编码器及该嵌入式时钟控制器，该嵌入式时钟控制器电连接该编码器，该编码器还电连接该数据驱动电路，该数据驱动电路电连接该显示面板。该编码器输出第一初始训练数据、第一主体传输数据、第二初始训练数据及第二主体传输数据至该数据驱动电路，该数据驱动电路依据该第一初始训练数据完成时钟训练后接收该第一主体传输数据，以及依据该第二初始训练数据完成时钟训练后接收该第二主体传输数据。该显示装置的电磁干扰较小。

Description

显示装置

技术领域

本实用新型涉及一种显示装置。

背景技术

现有显示装置通常包括多个用于驱动显示面板的功能电路，如时序控制电路、数据驱动电路及扫描驱动电路，这些电路一般以集成电路芯片的方式存在。因驱动需要，功能电路之间需要进行数据传输，然而，由于各功能电路的工作频率固定并且较高，导致数据传输过程中存在较大的电磁干扰。特别对于嵌入式时钟数据点对点（Clock Embedded Point to Point）传输的电路架构，由于工作频率较高，电磁干扰的现象更加严重。

实用新型内容

为解决现有技术显示装置存在的电磁干扰的问题，有必要提供一种可改善电磁干扰的显示装置。

一种显示装置，其包括时序控制电路、数据驱动电路及显示面板，该时序控制电路包括数据处理电路、编码器及嵌入式时钟控制器，该数据处理电路电连接该编码器及该嵌入式时钟控制器，该嵌入式时钟控制器电连接该编码器，该编码器还电连接该数据驱动电路，该数据驱动电路电连接该显示面板，其中，该数据处理电路对外部电路提供的图像数据进行处理并输出第一数据信号及第二数据信号至该编码器，该嵌入式时钟控制器接收并依据一基准时钟信号产生第一时钟信号及第二时钟信号，该第一时钟信号与该第二时钟信号的频率不同，该编码器先将该第一时钟信号嵌入该第一数据信号中并输出第一嵌入式时钟数据至该数据驱动电路，该第一嵌入式时钟数据包括第一初始训练数据及第一主体传输数据，该数据驱动电路依据该第一初始训练数据完成第一时钟训练后以该第一时钟信号的频率接收该第一主体传输数据，该编码器再将该第二时钟信号嵌入该第二数据信号中并输出第二嵌入式时钟数据至该数据驱动电路，该第二嵌入式时钟数据包括第二初始训练数据及第二主体传输数据，进而该数据驱动电路依据该第二初始训练数据完成第二时钟训练后以该第二时钟信号的频率接收该第二主体传输数据。

一种显示装置，其包括时序控制电路、数据驱动电路及显示面板，该时序控制电路包括数据处理电路、编码器及嵌入式时钟控制器，该数据处理电路电连接该编码器及该嵌入式时钟控制器，该嵌入式时钟控制器电连接该编码器，该编码器还电连接该数据驱动电路，该数据驱动电路电连接该显示面板，其中，该数据处理电路对外部电路提供的图像数据进行处理输出数据信号，该嵌入式时钟控制器依据一基准时钟信号产生频率不同的第一时钟信号及第二时钟信号，该编码器接收第一时钟信号及第一时钟训练数据并将该第一时钟信号嵌入该第一时钟训练数据以及输出第一初始训练数据至该数据驱动电路，该数据驱动电路依据该第一初始训练数据将工作频率调整为该第一时钟信号对应的频率，进而该数据驱动电路以该第一时钟信号对应的频率自该时序控制电路接收数据信号；该编码器还接收第二时钟信号及第二时钟训练数据并将该第二时钟信号嵌入该第二时钟训练数据以及输出第二初始训练数据至该数据驱动电路，该数据驱动电路依据该第二初始训练数据将工作频率调整为该第二时钟信号对应的频率，进而该数据驱动电路以该第二时钟信号对应的频率自该时序控制电路接收数据信号。

其中，该第一数据信号包括第一时钟训练数据及第一主体显示数据，该嵌入式时钟控制器还输出第一时钟训练控制信号至该编码器，该编码器在该第一时钟训练控制信号的控制下将该第一时钟信号嵌入该第一时钟训练数据中生成该第一初始训练数据，该编码器还在该数据驱动电路完成该第一时钟训练后将该第一时钟信号嵌入该第一主体显示数据中生成该第一主体传输数据，该数据驱动电路对该第一初始训练数据译码来获取该第一时钟信号及完成该第一时钟训练，从而依据该第一时钟信号的频率接收该第一主体传输数据。

具体地，该第二数据信号包括第二时钟训练数据及第二主体显示数据，该嵌入式时钟控制器还输出第二时钟训练控制信号至该编码器，该编码器在该第二时钟训练控制信号的控制下将该第二时钟信号嵌入该第二时钟训练数据中生成该第二初始训练数据，该编码器还在该数据驱动电路完成时钟训练后将该第二时钟信号嵌入该第二主体显示数据中生成该第二主体传输数据，该数据驱动电路对该第二初始训练数据译码并获取该第二时钟信号以完成该第二时钟训练，从而依据该第二时钟信号的频率接收该第二主体传输数据。

进一步地，该数据驱动电路在完成该第一时钟训练后，输出第一反馈信号至该嵌入式时钟控制器，该嵌入式时钟控制器控制该编码器输出该第一主体传输数据；该数据驱动电路在完成该第二时钟训练后，输出第二反馈信号至该嵌入式时钟控制器，该嵌入式时钟控制器依据该第二反馈信号控制该编码器输出该第二主体传输数据。

更进一步地，该显示面板在该数据驱动电路的驱动下显示画面，该显示面板包括显示每帧画面的正常显示时段及相邻两帧画面的空置时段，该第一时钟训练数据及该第二时钟训练数据为对应该空置时段的数据，该第一主体传输数据及该第二主体传输数据为对应该正常显示时段的数据。

在一种实施例中，该第一主体传输数据包括至少一帧画面对应的数据，该数据驱动电路将该第一主体传输数据中的第一主体显示数据转换为灰阶电压施加到该显示面板，使得该显示面板显示该至少一帧画面；该第二主体传输数据也包括至少一帧画面对应的数据，该数据驱动电路将该第二主体传输数据的第二主体显示数据转换为灰阶电压施加到该显示面板，使得该显示面板显示该至少一帧画面。

优选地，该第一主体显示数据及该第二主体显示数据均为一帧画面数据，且该第一主体显示数据及该第二主体显示数据为相邻的两帧画面数据。

具体地，该数据处理电路还对外部电路提供的图像数据进行处理从而产生并输出基准时钟信号至该嵌入式时钟控制器。

进一步地，在上述实施例中，该数据处理电路还进一步对外部电路提供的图像数据进行处理并输出第三数据信号及第四数据信号至该编码器，该嵌入式时钟控制器依据该基准时钟信号还产生第三时钟信号及第四时钟信号，该第一、第二、第三及第四时钟信号的频率各不相同，该编码器还将该第三时钟信号嵌入该第三数据信号中并输出第三嵌入式时钟数据至该数据驱动电路，该第三嵌入式时钟数据包括第三初始训练数据及第三主体传输数据，该数据驱动电路依据该第三初始训练数据完成第三时钟训练后以该第三时钟信号的频率接收该第三主体传输数据，该编码器再将该第四时钟信号嵌入该第四数据信号中并输出第四嵌入式时钟数据至该数据驱动电路，该第四嵌入式时钟数据包括第四初始训练数据及第四主体传输数据，进而该数据驱动电路依据该第四初始训练数据完成第四时钟训练后以该第四时钟信号的频率接收该第四主体传输数据。

优选地，该第三时钟训练数据及该第四时钟训练数据均包括对应该空置时段的数据，该第三主体传输数据及该第四主体传输数据均包括对应该正常显示时段的数据，该第一、第二、第三及第四主体传输数据为该显示面板连续显示的四帧画面数据。

其中，定义该基准时钟信号的频率为f，该第一时钟信号及该第二时钟信号的频率均在大于或等于f*90%但小于或等于f*110%的范围之内。

与现有技术相比较，本实用新型的显示装置中，通过提供第一初始训练数据完成第一时钟训练，从而以第一时钟信号的频率工作并接收该第一主体传输数据，以及通过提供第二初始训练数据完成第二时钟训练，从而以第二时钟信号的频率工作并接收该第二主体传输数据，使得该第一主体传输数据及该第二主体传输数据可以以不同的频率传输，改善固定频率的传输方式导致的电磁干扰现象。

附图说明

图1是本实用新型显示装置一较佳实施方式的电路方框示意图。

主要元件符号说明

显示装置　　　　　　10

时序控制电路　　　　11

数据驱动电路　　　　12

显示面板　　　　　　13

数据处理电路　　　　110

编码器　　　　　　　114

嵌入式时钟控制器　　112

如下具体实施方式将结合上述附图进一步说明本实用新型。

具体实施方式

请参阅图1，图1是本实用新型显示装置10一较佳实施方式的电路方框示意图。该显示装置10可以为液晶显示装置、有机电致发光显示装置等，其包括时序控制电路11、数据驱动电路12及显示面板13。该时序控制电路11包括数据处理电路110、编码器114及嵌入式时钟控制器112，该数据处理电路110电连接该编码器114及该嵌入式时钟控制器112，该嵌入式时钟控制器112电连接该编码器114，该编码器114还电连接该数据驱动电路12，该数据驱动电路12电连接该显示面板13，此外，该数据驱动电路12还电连接该嵌入式时钟控制器112。该时序控制电路11与该数据驱动电路12之间的信号传输接口可以为内嵌式时钟点到点的传输接口（Clock Embedded Point to Point Interface）。该时序控制电路11可以为一集成电路芯片，该数据驱动电路12也可以为一集成电路芯片。该显示面板13可以为液晶显示面板。

其中，该数据处理电路110接收外部电路（如：缩放控制器，Scale Controller）提供的图像数据并对该图像数据进行处理。具体地，该数据处理电路110可以对该图像数据进行译码得到基准时钟信号、第一数据信号及第二数据信号，并且，该数据处理电路110输出该基准时钟信号至该嵌入式时钟控制器112，以及输出该第一数据信号及该第二数据信号至该编码器114。其中，该第一数据信号及该第二数据信号在时间上可以是先后提供到该编码器114的，即该数据处理电路110依序输出该第一数据信号及该第二数据信号到该编码器114。该嵌入式时钟控制器112接收该基准时钟信号，并依据该基准时钟信号产生第一时钟信号及第二时钟信号。其中，该第一时钟信号与该第二时钟信号的频率不同。定义该基准时钟信号的频率为f，优选地，该第一时钟信号及该第二时钟信号的频率均在大于或等于f*90%但小于或等于f*110%的范围之内。该嵌入式时钟控制器112还产生第一时钟训练（Clock Training）控制信号及第二时钟训练控制信号。并且，该第一时钟信号、该第二时钟信号、第一时钟训练控制信号及第二时钟训练控制信号被提供到该编码器114。具体地，该第一时钟信号及第一时钟训练控制信号在时间上可以先于该第二时钟信号及第二时钟训练控制信号被提供到该编码器114。

该编码器114先将该第一时钟信号嵌入该第一数据信号得到第一嵌入式时钟数据，并将该第一嵌入式时钟数据提供到数据驱动电路12。其中，该第一嵌入式时钟数据包括第一初始训练数据及第一主体传输数据。该第一数据信号包括第一时钟训练数据及第一主体显示数据。

具体地，该编码器114在该第一时钟训练控制信号的控制下，将该第一时钟信号嵌入该第一时钟训练数据得到该第一初始训练数据并输出至该数据驱动电路12。该数据驱动电路12接收该第一初始训练数据后进行译码以恢复该第一时钟信号与该第一时钟训练数据，其中，该数据驱动电路12可以包括用于时钟信号恢复（Clock Data Recovery, CDR）电路来完成上述译码与恢复。

进一步地讲，该数据驱动电路12可以通过时钟训练的方式得到并调整其工作频率为该第一时钟信号的频率，并将该第一时钟训练数据暂存。当该数据驱动电路12得到并调整其工作频率为该第一时钟信号的频率后(即完成第一时钟训练后)，该数据驱动电路12输出第一反馈信号至该嵌入式时钟控制器，该嵌入式时钟控制器112依据该第一反馈信号停止输出该第一时钟训练控制信号至该编码器114，但继续输出该第一时钟信号至该编码器114，该编码器114将该第一时钟信号嵌入该第一主体显示数据中生成该第一主体传输数据，并输出该第一主体传输数据至该数据驱动电路。进而，该数据驱动电路12以该第一时钟信号的频率接收该第一主体传输数据。

该数据驱动电路12接收该第一主体传输数据后，对该第一主体传输数据进行译码以恢复该第一时钟信号及该第一主体显示数据。此时恢复的第一时钟信号被利用来检测该第一主体显示数据的传输时序是否正确，如利用该第一时钟信号检测该第一主体显示数据的频率及相位是否有偏移，当有偏移时，执行频率及相位的校正。该第一主体显示数据也被该数据驱动电路12暂存。

具体地，该数据驱动电路12可以将获得的第一时钟训练数据与该第一主体显示数据转换为灰阶电压，并按照一定时序将该灰阶电压施加到该显示面板13上，使得该显示面板能够进行画面显示。其中，该显示面板13包括显示每帧画面的正常显示时段及相邻两帧画面之间（或者说每帧画面前后）的空置时段，该第一时钟训练数据对应该空置时段的数据，该第一主体传输数据中的第一主体显示数据为对应该正常显示时段的数据。优选地，该第一主体传输数据包括至少一帧画面对应的数据，即，该数据驱动电路可以将该第一主体传输数据中的第一主体显示数据转换为灰阶电压施加到该显示面板13，使得该显示面板13显示该至少一帧画面。

当该编码器114将该第一主体传输数据传输到该数据驱动电路12后，该编码器114再将该第二时钟信号嵌入该第二数据信号得到第二嵌入式时钟数据，并将该第二嵌入式时钟数据提供到该数据驱动电路12。其中，该第二嵌入式时钟数据包括第二初始训练数据及第二主体传输数据。该第二数据信号包括第二时钟训练数据及第二主体显示数据。

具体地，该编码器114在该第二时钟训练控制信号的控制下，将该第二时钟信号嵌入该第二时钟训练数据得到该第二初始训练数据并输出至该数据驱动电路12。该数据驱动电路12接收该第二初始训练数据后进行译码以恢复该第二时钟信号与该第二时钟训练数据，其中，该数据驱动电路12同样可以包括用于时钟信号恢复电路来完成上述译码与恢复。

进一步地讲，该数据驱动电路12可以通过时钟训练的方式得到并调整其工作频率为该第二时钟信号的频率，并将该第二时钟训练数据暂存。当该数据驱动电路12得到并调整其工作频率为该第二时钟信号的频率后(即完成第二时钟训练后)，该数据驱动电路12输出第二反馈信号至该嵌入式时钟控制器112，该嵌入式时钟控制器112依据该第二反馈信号停止输出该第二时钟训练控制信号至该编码器114，但继续输出该第二时钟信号至该编码器114，该编码器114将该第二时钟信号嵌入该第二主体显示数据中生成该第二主体传输数据，并输出该第二主体传输数据至该数据驱动电路12。进而，该数据驱动电路12以该第二时钟信号的频率接收该第二主体传输数据。

该数据驱动电路12接收该第二主体传输数据后，对该第二主体传输数据进行译码以恢复该第二时钟信号及该第二主体显示数据。此时恢复的第二时钟信号被利用来检测该第二主体显示数据的传输时序是否正确，如利用该第二时钟信号检测该第二主体显示数据的频率及相位是否有偏移，当有偏移时，执行频率及相位的校正。该第二主体显示数据也被该数据驱动电路12暂存。

具体地，该数据驱动电路12可以将获得的第二时钟训练数据与该第二主体显示数据转换为灰阶电压，并按照一定时序将该灰阶电压施加到该显示面板13上，使得该显示面板13能够进行画面显示。其中，该第二主体传输数据中的第二主体显示数据也为对应该正常显示时段的数据。优选地，该第二主体传输数据包括至少一帧画面对应的数据，即，该数据驱动电路12可以将该第二主体传输数据中的第二主体显示数据转换为灰阶电压施加到该显示面板13，使得该显示面板13显示该至少一帧画面。

本实施方式中，该第一主体显示数据及该第二主体显示数据均为一帧画面数据，且该第一主体显示数据及该第二主体显示数据为相邻的两帧画面数据。即，该数据驱动电路12依序接收该第一初始训练数据、该第一主体传输数据、第二初始训练数据及该第二主体传输数据，并依序输出该第一时钟训练数据、第一主体显示数据、第二时钟训练数据及该第二主体显示数据对应的灰阶电压至该显示面板13，该显示面板13则依序显示空置时段、第N帧画面、空置时段、第N+1帧画面，其中N为自然数。

可以理解地，在具体实施时，该嵌入式时钟控制器112可以交替输出该第一时钟信号与该第二时钟信号，并相应的配合并间隔输出该第一时钟训练控制信号与该第二时钟训练控制信号。该编码器114也交替输出该第一嵌入式时钟数据及该第二嵌入式时钟数据，使得该数据驱动电路12交替完成该第一时钟训练与该第二时钟训练，从而该数据驱动电路12与该时序控制电路11交替地以该第一时钟信号的频率或以该第二时钟信号的频率传输嵌入式时钟的主体显示数据。但是，在本实施例的变更例中，该数据驱动电路12与该时序控制电路11也可以随机的以上述二不同时钟信号的频率（或者其它两个或多个不同的时钟信号的频率）传输嵌入式时钟的主体显示数据。

与现有技术相比较，本实用新型显示装置10中，通过提供第一初始训练数据完成第一时钟训练，从而以第一时钟信号的频率工作并接收该第一主体传输数据，以及通过提供第二初始训练数据完成第二时钟训练，从而以第二时钟信号的频率工作并接收该第二主体传输数据，使得该第一主体传输数据及该第二主体传输数据可以以不同的频率传输，改善固定频率的传输方式导致的电磁干扰现象。

进一步地，在一种实施例中，该数据处理电路110还可以进一步对外部电路提供的图像数据进行处理并依序输出第三数据信号及第四数据信号至该编码器114，该嵌入式时钟控制器112依据该基准时钟信号还产生第三时钟信号及第四时钟信号，该第一、第二、第三及第四时钟信号的频率各不相同，该编码器114还将该第三时钟信号嵌入该第三数据信号中并输出第三嵌入式时钟数据至该数据驱动电路12，该第三嵌入式时钟数据包括第三初始训练数据及第三主体传输数据，该数据驱动电路12依据该第三初始训练数据完成第三时钟训练后以该第三时钟信号的频率接收该第三主体传输数据，该编码器114再将该第四时钟信号嵌入该第四数据信号中并输出第四嵌入式时钟数据至该数据驱动电路12，该第四嵌入式时钟数据包括第四初始训练数据及第四主体传输数据，进而该数据驱动电路12依据该第四初始训练数据完成第四时钟训练后以该第四时钟信号的频率接收该第四主体传输数据。并且该第三时钟信号及该第四时钟信号的频率也均在大于或等于f*90%但小于或等于f*110%的范围之内。

其中，在该时序控制电路11中，该第三初始训练数据、该第四初始训练数据、该第三主体传输数据及该第四主体传输数据与该第一初始训练数据、该第二初始训练数据、该第一主体传输数据及该第二主体传输数据的产生及传输方式均基本相同，此处就不再赘述。进一步地，在该数据驱动电路12中，该数据驱动电路12对该第三初始训练数据、该第四初始训练数据、该第三主体传输数据及该第四主体传输数据的数据处理方式，与上述对第一初始训练数据、该第二初始训练数据、该第一主体传输数据及该第二主体传输数据的处理方式也是基本相同的，此处也不再赘述。

可以理解，该第三时钟训练数据及该第四时钟训练数据均包括对应该空置时段的数据，该第三主体传输数据及该第四主体传输数据均包括对应该正常显示时段的数据。该数据驱动电路12进一步依序接收该第三时钟训练数据、该第三主体传输数据、第四时钟训练数据及该第四主体传输数据并对应输出灰阶电压驱动该显示面板13进行显示。本实施方式中，该第一、第二、第三及第四主体传输数据为该显示面板13连续显示的四帧画面数据。该显示面板13在该数据驱动电路的驱动下依序显示空置时段、第N帧画面、空置时段、第N+1帧画面、空置时段、第N+2帧画面、空置时段、第N+3帧画面，其中N为自然数。

可以理解地，在本实施例中，具体实施时，该嵌入式时钟控制器112可以重复性地输出该第一时钟信号、该第二时钟信号、该第三时钟信号、该第四时钟信号，并相应的配合并间隔输出该第一、第二、第三及第四时钟训练控制信号。该编码器114也重复性地输出该第一、第二、第三及第四嵌入式时钟数据，使得该数据驱动电路12重复性地完成该第一、第二、第三及第四时钟训练，从而该数据驱动电路12与该时序控制电路11重复性地依序以该第一、第二、第三及第四时钟信号的频率传输嵌入式时钟的主体显示数据。

与现有技术相比较，该实施例中，该时序控制电路11与该数据驱动电路12之间的主体传输数据可以依次以四个频率传输，避免固定频率的传输方式易导致的电磁干扰现象。

另外，需要说明的是，在上述各个实施例中，基本地，该数据处理电路110对该图像数据进行处理时还可以译码得到水平同步信号及垂直同步信号等时序控制信号。该显示装置10可以进一步包括电连接于该时序控制电路与该显示面板之间的扫描驱动电路，该扫描驱动电路接收该时序控制信号（如垂直同步信号）并输出一系列扫描电压至该显示面板。该数据驱动电路12还经由该编码器114接收该时序控制信号（如水平同步信号），用于控制该数据驱动电路施加到该显示面板13的驱动电压的时序。本段涉及内容大多为显示装置之基本显示原理，故本申请并未对此进行详细描述。

Claims (12)

1.一种显示装置，其包括时序控制电路、数据驱动电路及显示面板，该时序控制电路包括数据处理电路、编码器及嵌入式时钟控制器，该数据处理电路电连接该编码器及该嵌入式时钟控制器，该嵌入式时钟控制器电连接该编码器，该编码器还电连接该数据驱动电路，该数据驱动电路电连接该显示面板，其特征在于：该数据处理电路对外部电路提供的图像数据进行处理并输出第一数据信号及第二数据信号至该编码器，该嵌入式时钟控制器接收并依据一基准时钟信号产生第一时钟信号及第二时钟信号，该第一时钟信号与该第二时钟信号的频率不同，该编码器先将该第一时钟信号嵌入该第一数据信号中并输出第一嵌入式时钟数据至该数据驱动电路，该第一嵌入式时钟数据包括第一初始训练数据及第一主体传输数据，该数据驱动电路依据该第一初始训练数据完成第一时钟训练后以该第一时钟信号的频率接收该第一主体传输数据，该编码器再将该第二时钟信号嵌入该第二数据信号中并输出第二嵌入式时钟数据至该数据驱动电路，该第二嵌入式时钟数据包括第二初始训练数据及第二主体传输数据，进而该数据驱动电路依据该第二初始训练数据完成第二时钟训练后以该第二时钟信号的频率接收该第二主体传输数据。

2.如权利要求1所述的显示装置，其特征在于：该第一数据信号包括第一时钟训练数据及第一主体显示数据，该嵌入式时钟控制器还输出第一时钟训练控制信号至该编码器，该编码器在该第一时钟训练控制信号的控制下将该第一时钟信号嵌入该第一时钟训练数据中生成该第一初始训练数据，该编码器还在该数据驱动电路完成该第一时钟训练后将该第一时钟信号嵌入该第一主体显示数据中生成该第一主体传输数据，该数据驱动电路对该第一初始训练数据译码来获取该第一时钟信号及完成该第一时钟训练，从而依据该第一时钟信号的频率接收该第一主体传输数据。

3.如权利要求2所述的显示装置，其特征在于：该第二数据信号包括第二时钟训练数据及第二主体显示数据，该嵌入式时钟控制器还输出第二时钟训练控制信号至该编码器，该编码器在该第二时钟训练控制信号的控制下将该第二时钟信号嵌入该第二时钟训练数据中生成该第二初始训练数据，该编码器还在该数据驱动电路完成时钟训练后将该第二时钟信号嵌入该第二主体显示数据中生成该第二主体传输数据，该数据驱动电路对该第二初始训练数据译码并获取该第二时钟信号以完成该第二时钟训练，从而依据该第二时钟信号的频率接收该第二主体传输数据。

4.如权利要求3所述的显示装置，其特征在于：该数据驱动电路在完成该第一时钟训练后，输出第一反馈信号至该嵌入式时钟控制器，该嵌入式时钟控制器控制该编码器输出该第一主体传输数据；该数据驱动电路在完成该第二时钟训练后，输出第二反馈信号至该嵌入式时钟控制器，该嵌入式时钟控制器依据该第二反馈信号控制该编码器输出该第二主体传输数据。

5.如权利要求4所述的显示装置，其特征在于：该显示面板在该数据驱动电路的驱动下显示画面，该显示面板包括显示每帧画面的正常显示时段及相邻两帧画面的空置时段，该第一时钟训练数据及该第二时钟训练数据为对应该空置时段的数据，该第一主体传输数据及该第二主体传输数据为对应该正常显示时段的数据。

6.如权利要求5所述的显示装置，其特征在于：该第一主体传输数据包括至少一帧画面对应的数据，该数据驱动电路将该第一主体传输数据中的第一主体显示数据转换为灰阶电压施加到该显示面板，使得该显示面板显示该至少一帧画面；该第二主体传输数据也包括至少一帧画面对应的数据，该数据驱动电路将该第二主体传输数据的第二主体显示数据转换为灰阶电压施加到该显示面板，使得该显示面板显示该至少一帧画面。

7.如权利要求6所述的显示装置，其特征在于：该第一主体显示数据及该第二主体显示数据均为一帧画面数据，且该第一主体显示数据及该第二主体显示数据为相邻的两帧画面数据。

8.如权利要求1所述的显示装置，其特征在于：该数据处理电路还对外部电路提供的图像数据进行处理从而产生并输出基准时钟信号至该嵌入式时钟控制器。

9.如权利要求1至8任意一项所述的显示装置，其特征在于：该数据处理电路还进一步对外部电路提供的图像数据进行处理并输出第三数据信号及第四数据信号至该编码器，该嵌入式时钟控制器依据该基准时钟信号还产生第三时钟信号及第四时钟信号，该第一、第二、第三及第四时钟信号的频率各不相同，该编码器还将该第三时钟信号嵌入该第三数据信号中并输出第三嵌入式时钟数据至该数据驱动电路，该第三嵌入式时钟数据包括第三初始训练数据及第三主体传输数据，该数据驱动电路依据该第三初始训练数据完成第三时钟训练后以该第三时钟信号的频率接收该第三主体传输数据，该编码器再将该第四时钟信号嵌入该第四数据信号中并输出第四嵌入式时钟数据至该数据驱动电路，该第四嵌入式时钟数据包括第四初始训练数据及第四主体传输数据，进而该数据驱动电路依据该第四初始训练数据完成第四时钟训练后以该第四时钟信号的频率接收该第四主体传输数据。

10.如权利要求9所述的显示装置，其特征在于：该第三时钟训练数据及该第四时钟训练数据均包括对应该空置时段的数据，该第三主体传输数据及该第四主体传输数据均包括对应该正常显示时段的数据，该第一、第二、第三及第四主体传输数据为该显示面板连续显示的四帧画面数据。

11.如权利要求1所述的显示装置，其特征在于：定义该基准时钟信号的频率为f，该第一时钟信号及该第二时钟信号的频率均在大于或等于f*90%但小于或等于f*110%的范围之内。

12.一种显示装置，其包括时序控制电路、数据驱动电路及显示面板，该时序控制电路包括数据处理电路、编码器及嵌入式时钟控制器，该数据处理电路电连接该编码器及该嵌入式时钟控制器，该嵌入式时钟控制器电连接该编码器，该编码器还电连接该数据驱动电路，该数据驱动电路电连接该显示面板，其特征在于：该数据处理电路对外部电路提供的图像数据进行处理输出数据信号，该嵌入式时钟控制器依据一基准时钟信号产生频率不同的第一时钟信号及第二时钟信号，该编码器接收第一时钟信号及第一时钟训练数据并将该第一时钟信号嵌入该第一时钟训练数据以及输出第一初始训练数据至该数据驱动电路，该数据驱动电路依据该第一初始训练数据将工作频率调整为该第一时钟信号对应的频率，进而该数据驱动电路以该第一时钟信号对应的频率自该时序控制电路接收数据信号；该编码器还接收第二时钟信号及第二时钟训练数据并将该第二时钟信号嵌入该第二时钟训练数据以及输出第二初始训练数据至该数据驱动电路，该数据驱动电路依据该第二初始训练数据将工作频率调整为该第二时钟信号对应的频率，进而该数据驱动电路以该第二时钟信号对应的频率自该时序控制电路接收数据信号。

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