CN201904844U - 一种数字音视频信号串行解串器 - Google Patents

Abstract

一种数字音视频信号串行解串器，属于平板显示技术领域；可用于LCD、LCoS、AMOLED等微型显示器的串行接口电路。近年来，各种串行数字视频接口被广泛使用，本实用新型根据视频图像相邻像素的相似性关系，提出一种新型的串行解串器。其串行编码电路包括图像预先处理电路、相邻像素比较器、相似性编码电路、相异性编码电路、扰码编码电路、多路选择器一、控制时钟电路和同步发生器等8个单元电路组成；本实用新型基于视频图像相邻像素的相似性，提出了一种改进的扰码机制，特别是对于数字视频信号的串行传输技术，具有结构简单、额外系统开销较小的特点，同时本实用新型具有同时传输音频信号的功能。

Description

一种数字音视频信号串行解串器

【技术领域】：

本发明属于平板显示技术领域，涉及一种数字信号串行解串器。

【背景技术】：

随着平板显示技术的发展，各种高清晰数字图像显示器件和移动媒体显示器件成为市场的主流，作为显示系统关键要素之一的显示屏与音视频处理器之间的接口技术，近年来具有很大的发展，传统的模拟视频接口如CVBS、VGA接口等，已经不能适应各种高清晰显示系统和移动显示系统的要求，正逐步被各种数字视频接口技术所取代。迅速发展起来的HD-SDI、DVI、HDMI、DiiVA、DisplayPort等新型数字视频接口技术正在当代信息显示产业起着重要的作用，具有广阔的市场前景，为了满足大信息量的显示内容，提高显示器接口电路的传输速率，这些新型的数字接口技术都采用了高速串行数据接口(Serial Data Interface，SDI)。由于音视频处理器和显示器件都是并行的数据接口，因此高速率、高效率的数字音视频信号的串行解串器是实现高速串行数据传输的关键技术，为了实现直流平衡和满足时钟恢复所需要的状态切换，在已有技术当中，高速串行解串器所采用的技术有两种，即8B/10B编码技术和扰码编码技术。其中8B/10B编码技术是美国IBM公司1983年的专利，也是应用最广泛的编码技术，该技术的主要缺点就是额外增加高达25％的系统开消，近年来人们提出了集中降低8B/10B系统开消的方法如64B66B等，但都以提高硬件设计复杂度为代价，换取较低的系统开销；扰码是一种将伪随机序列与原始码流混合的方法来实现转换、直流平衡等目的，扰码不需要额外的带宽。DVI、HDMI基于最小化传输差分信号(TMDS)信道，采用了8b/10b编码技术，而HD-SDI采用了扰码技术。

【发明内容】：

本发明的目的是提供一种用于数字音视频高速串行传输接口的串行解串器，为了简化电路结构，实现高效率、高速率的有线与无线音视频信号的串行传输。

本发明提供的数字音视频信号串行解串器，包括串行编码电路和解串解码电路；串编码电路应用于数据发送端，解串解码电路应用于数据接收端；串行编码电路和解串解码电路之间通过光纤、无限电波外部传输介质相连；

所述的串行编码电路如图8所示，包括：

图像预先处理电路：图像预先处理电路1的输入端有红绿蓝各N位的数字视频信号总线，与外部视频处理电路相连；控制信号输入端CON、CK和OE，与控制时钟电路7相连；其输出端与相邻像素比较器2相连；

相邻像素比较器：相邻像素比较器2的输入端有两个，一是2N位的数字视频信号总线与图像预先处理电路1的输出相连，二是控制信号输入端S0，与控制时钟电路7相连；其输出信号有三组，分别与相似性编码电路3、扰码编码电路5和相异性编码电路6相连；

相似性编码电路；相似性编码电路3的输入与相邻像素比较器2的输出相连，其输出与多路选择器一4相连；

扰码编码电路：扰码编码电路5的输入与相邻像素比较器2的输出相连，其输出与多路选择器一4相连；

相异性编码电路；相异性编码电路6的输入与相邻像素比较器2的输出相连，其输出与多路选择器一4相连；

多路选择器：多路选择器一4的输入端与相似性编码电路3、扰码编码电路5、相异性编码电路6、同步发生器8和相邻像素比较器2相连，输出端与外部的串行数据接收端相连；

时钟控制电路：时钟控制电路7的输入端与外部视频时钟信号、帧同步信号和行同步信号相连；输出端与图像预先处理电路1、相邻像素比较器2、相似性编码电路3、相异性编码电路5、扰码编码电路6和同步发生器8相连；

同步发生器：同步发生器8的输入端与外部并行音频数据总线、行同步、帧同步和音频信号有效控制信号相连；其输出端与控制时钟电路7和多路选择器一4相连；

所述的解串解码电路包括：时钟数据恢复电路37、数据串并转换和时钟下变换电路38、标志码识别和数据多路控制电路39、相似性解码电路40、扰码解码电路41、相异性解码电路42、同步和音频信号恢复电路43和本地时钟44，上述电路的相互连接关系如图9所示；时钟数据恢复电路37的输入端与外部相连；参考时钟输入端与本地时钟44相连；恢复出来的同步时钟和串行数据输出端与数据串并转换与时钟下变换电路38相连；标志码识别和数据多路控制电路39由2N+2位数据锁存器七46、同步标志码识别电路47和数据标志码识别电路48组成；其并行数据输入端和工作时钟Clock输入端与数据串并转换与时钟下变换电路38相连；工作时钟Clock输出端与相似性解码电路40、扰码解码电路41、相异性解码电路42、同步和音频信号恢复电路43分别相连，并作为并行视频时钟输出信号与外部相连。

所述的串行编码电路的图像预先处理电路1内部由三基色图像数据分时输出控制电路9、数据锁存器一10和数据锁存器二11组成；三基色图像数据分时输出控制电路9在CON信号和时钟信号CK的控制下分时的将红绿蓝图像的奇数顺序的像素数据送到数据锁存器一10，而将偶数顺序的像素数据送到数据锁存器二11，然后在输出使能信号OE有效时，同时将两个像素数据输出到相邻像素比较器2。

所述的串行编码电路的的相邻像素比较器2，内部由同或电路12、相似性标志寄存器13、编码电路14和多路选择器二15组成；相邻像素比较器2对图像预先处理电路1输出的不重叠相邻像素，进行按位同或运算，运算结果放在N位相似性标志寄存器13中；编码电路14对相似性标志寄存器13中的数值进行编码，当这N位的数据有N-1个1或以上时，编码电路14输出S1S2S3＝100，当这N位的数据有N-1个0或以上时，编码电路14输出S1S2S3＝010，其他情况下，编码电路14输出S1S2S3＝001；多路选择器二15在信号S1S2S3的控制下将两个不重叠相邻像素分别送到相似性编码电路3、相异性编码电路6和扰码编码电路5，同时S1S2S3信号分别作为相似性编码电路3、扰码编码电路5和相异性编码电路6的使能信号。

所述的串行编码电路的的相似性编码电路3由数据锁存器三16、数据锁存器四20、按位取反电路19、隔位插入电路17和标识插入电路18组成；当相邻像素比较器2输出的S1＝1时，数据锁存器三16和数据锁存器四20采集数据线上的数据，其中数据锁存器四20中的数据经按位取反电路19处理后，在隔位插入电路17中和第1个像素混合，组成新的2N位数据，规定从高位起2n+1位是第1个像素的数据，2n位是第2个像素的数据，n小于8；标识插入电路18在2N位数据前面插入“10”，将数据变成2N+2位串行码输出。

所述的串行编码电路的的相异性编码电路6由数据锁存器五21、数据锁存器六24、隔位插入电路22和标识插入电路23组成；当相邻像素比较器2输出的S2＝1时，数据锁存器五21和数据锁存器六24采集数据线上的数据，在隔位插入电路22中将第1个像素和第2个像素混合，组成新的2N位数据，规定从高位起2n+1位是第1个像素的数据，2n位是第2个像素的数据，n小于8；标识插入电路23在2N位数据前面插入“01”，将数据变成2N+2位串行码输出。

所述的串行编码电路的的同步发生器8在帧同步和行同步期间处理和传输数字音频信号，在同步发生器8输出的H信号和V信号有效时，控制时钟电路7将输出S0信号，使S1S2S3＝000，停止相邻像素比较器2工作，同时相似性编码电路3、扰码编码电路5和相异性编码电路6停止工作，多路选择器一4在S4信号的控制下，将同步发生器8产生的同步标志码和音频输出信号与串行数据输出接通，从而输出帧同步标志码、行同步标志码和串行音频信号。

所述的解串解码电路的标志码识别和数据多路控制电路39由2N+2位数据锁存器七46、同步标志码识别电路47和数据标志码识别电路48组成；输入时钟Clock驱动2N+2位数据锁存器七46锁存当前数据。

所述的解串解码电路的的相似性解码电路40，在控制信号E1有效时采用了相似性编码电路3相逆的数据处理过程；相异性解码电路42，在控制信号E3有效时采用了相异性编码电路6相逆的数据处理过程；同步和音频信号恢复电路44，在控制信号E4有效时采用了同步发生器8相逆的数据处理过程。

本发明提供的串行编码电路的实现方法，依次经过下述步骤：

第一、当有效的帧同步、行同步和视频信号出现以后，同步发生器8将通过多路选择器一4发送帧和行的同步标志码，只有有效的行同步标志码结束以后，控制时钟电路7才会输出有效地S0、CON、CK和OE信号，启动图像预先处理电路1和相邻像素比较器电路2工作；

第二、相邻像素的分组：在输入时钟的控制下，图像预先处理电路1将外部输入的红绿蓝各N位数据分时输出，并将第一个像素的N位数据暂存在数据锁存器一10，将第2个像素的N位数据暂存在数据锁存器二11，再将这两个相邻像素的数据并行输出到相邻像素比较器2。然后图像预先处理电路1再暂存第3个像素的视频数据，与第4个像素数据组成第二组相邻像素，以此类推；

第三、判断每组相邻像素的相似性：对于每一组相邻像素的数据进行同或运算，分三种情况进行分类：当两个N位的相邻像素数据的值相等时，则两数据“同或”后的结果为全1，这种情况出现在视频图像背景或单一颜色的区域，我们设定的阈值是有N-1和N个1表示两个相邻像素相似；当两个N位的相邻像素数据的值相反时，则两数据“同或”后的结果为全0，这种情况出现在视频图像的边界区域，我们设定的阈值是N-1和N个0表示两个相邻数据相异；

第四、对于具有相似性的两个相邻像素，进行相似性编码处理，将其中一个像素按位取反，并与另一个像素按位隔位插入，形成串行数据流输出；

第五、对于具有相异性的两个相邻像素，进行相异性编码处理，将其中一个像素与另一个像素按位隔位插入，形成串行数据流输出；

第六、在其他情况下，两个相邻像素组成2N位数据，通过扰码算法，形成串行数据流输出；

第七、对于相似性编码处理的串行数据流在前面冠以“10”，形成2N+2位数据流；对于相异性编码处理的串行数据流在前面冠以“01”，形成2N+2位数据流；对于扰码编码处理的数据冠以“11”，形成2N+2位数据流；

第八、在帧同步和行同步期间，同步发生器8产生帧和行的同步标志代码，经多路选择器一4输出；行同步标志代码分为两段，在两段代码之间，同步发生器8处理和发送音频数据；

第九、最后经过多路选择器一4分时的通过光纤或无线电波发送帧同步标志码、行同步标志码、串行音频数据和串行视频数据。

第十、解串解码电路从通过光纤或无线电波接收到的串行数据在时钟数据恢复电路37中，恢复出来同步时钟和2N+2位的数据和标志码；

第十一、由数据串并转换和时钟下变换电路38，变换产生工作时钟Clock和2N+2位的并行数据；

第十二、通过标志码识别和数据多路控制电路39对并行的2N+2位数据进行分析，提取数据编码标志码和同步标志码，产生E1、E2、E3、E4控制信号；

第十三、在E1、E2、E3、E4信号的控制下，对数据分别进行相似性解码、扰码解码、相异性解码、同步信号解码和音频信号解码；

第十四、解码得到的视频数据在时钟信号、帧同步信号和行同步信号的控制下，输出到外部显示器系统电路；音频信号、时钟信号、帧同步信号和行同步信号直接输出到外部显示器系统电路。

本发明采用集成设计方法，把串行编码电路和解串解码电路分别设计成一个集成电路，作为数据传输的发送器和接收器。电路采用硬件描述语言设计，基于半导体工艺实现。

本发明的优点和积极效果：

本发明提供的串行解串器采用了改进型的扰码算法，可以根据视频图像相邻像素的相似性原理，当相邻像素具有相似性或相异性时采用简化的编码方法，其他情况采用扰码编码。对于图像数据的背景部分、静态图像单色区域，采用相似性或相异性编码，能够节省串行解串器硬件与软件的开销，提高电路的效率，降低电路的功耗，直流平衡特性好。同时本发明能够同时实现音频和视频数据的传输，特别适用于头盔显示器等。

【附图说明】：

图1是图像预先处理电路1结构框图；

图2是相邻像素比较器2结构框图；

图3是相似性编码电路3结构框图；

图4是相异性编码电路6结构框图；

图5是同步发生器电路8结构框图；

图6是时钟控制电路7结构框图；

图7是标志码识别和数据多路控制电路39结构框图；

图8是串行编码电路结构框图；

图9是解串解码电路结构框图。

【具体实施方式】：

实施例1：

如图8所示，这种数字音视频信号串行解串器的串行编码电路由图像预先处理电路1、相邻像素比较器2、相似性编码电路3、扰码编码电路5、相异性编码电路6、多路选择器一4、时钟控制电路7和同步发生器8组成，所有的单元电路集成在一起。其中：

图像预先处理电路1的输入端有红绿蓝各N位的数字视频信号总线，与外部视频处理电路相连，控制信号CON、CK和OE输入端，与控制时钟电路7相连；其输出端与相邻像素比较器2相连，数据的输出按0、1，2、3，4、5，……的顺序每次输出一组不重叠的相邻像素数据到相邻像素比较器2；输入数据接口为红绿蓝各N位，输出数据接口为2N位，根据输入信号的制式不同，N可以是6或8，分别对应RGB565和RGB888制式。图像预先处理电路1内部由三基色图像数据分时输出控制电路9和数据锁存器一10、数据锁存器二11组成；三基色图像数据分时输出控制电路9在CON和CK信号的控制下，分时的将红绿蓝数据的奇数顺序的像素数据送到数据一10，而将偶数顺序的像素数据送到数据锁存器二11，然后在使能信号OE控制下，同时将两个像素输出到相邻像素比较器2。

相邻像素比较器2的输入端有两个，一是2N位的数字视频信号与图像预先处理电路1的输出相连，二是控制信号S0输入端，与控制时钟电路7相连；其输出端有三组，分别与相似性编码电路3、扰码编码电路5和相异性编码电路6相连。相邻像素比较器2按位比较两个N位数据是否一样，给出两个数据每个位是否相同的标志，相同为1，不同为0，并根据这个标志对图像预先处理电路1输出的数据进行分类，当标志数据有N-1个1以上时，则把该组的两个相邻像素数据送到相似性编码电路3进行处理；当标志数据有N-1个0以上时，则把该组的两个相邻像素数据送到相异性编码电路6进行处理；否则把该组相邻像素数据送到扰码编码电路5进行处理。同时相邻像素比较器2输出控制信号S1S2S3，用于启动相应的编码电路工作，并作为后面多路选择器一4的选通控制信号。相邻像素比较器2内部由同或电路12、相似性标志寄存器13、编码电路14和多路选择器二15组成；编码电路14对相似性标志寄存器13中的数值进行编码，当这N位数据有N-1个1或以上时，编码电路14则输出S1S2S3＝100，当这N位数据有N-1个0或以上时，编码电路14则输出S1S2S3＝001，其他情况下，编码电路输出S1S2S3＝010；

相似性编码电路3的输入与相邻像素比较器2的输出相连，其输出与多路选择器一4相连。当相邻像素比较器2给出的标志在N-1个1以上时，S1S2S3＝100，该组两个相邻像素的数据送到相似性编码电路3，经过相似性编码处理以后，将数据变换成一种2N+2位的串行数据，经多路选择器一4输出。相似性编码电路3由数据锁存器一16、数据锁存器二20、按位取反电路19、隔位插入电路17和标识插入电路18组成；当相邻像素比较器2输出的S1＝1时，数据锁存器一16和数据锁存器二20采集数据线上的数据，第2个像素的数据经按位取反电路19处理后，在隔位插入电路17中和第1个像素混合，组成新的2N位数据，规定从高位起2n+1位是第1个像素的数据，2n位是第2个像素的数据(n小于8)；标识插入电路在2N位数据前面插入10，将数据变成2N+2位串行码输出。

扰码编码电路5的输入与相邻像素比较器2的输出相连，其输出与多路选择器一4相连。当相邻像素比较器2给出的标志数据是1～(N-2)个1或1～(N-2)个0时，S1S2S3＝010，该组两个相邻像素的数据由扰码编码电路5进行处理，当相邻像素比较器2输出的S3＝1时，扰码编码电路5将数据变换成一种2N+2位的串行数据，经多路选择器一4输出。

相异性编码电路6的输入与相邻像素比较器2的输出相连，其输出与多路选择器一4相连。当相邻像素比较器2给出的标志在N-1个0以上时，S1S2S3＝001，该组两个相邻像素的数据送到相异性编码电路6，经过相异性编码处理以后，将数据变换成一种2N+2位的串行数据，经多路选择器一4输出。相异性编码电路6由数据锁存器五21、数据锁存器六24、隔位插入电路22和标识插入电路23组成；当相邻像素比较器2输出的S2＝1时，数据锁存器五21和数据锁存器六24采集数据线上的数据，在隔位插入电路22中将第1个像素和第2个像素混合，组成新的2N位数据，规定从高位起2n+1位是第1个像素的数据，2n位是第2个像素的数据(n小于8)；标识插入电路23在2N位数据前面插入01，将数据变成2N+2位串行码输出。

多路选择器一4的数据输入端与相似性编码电路3、扰码编码电路5、相异性编码电路6、同步发生器8相连，输出端与外部的串行接收端相连。多路选择器一4根据控制信号S1S2S3S4的数值，分时的把相似性编码电路3、扰码编码电路5、相异性编码电路6和同步发生器8输出的码流传送到外部电路。多路选择器一4能够在相邻像素比较器2输出的控制信号S1S2S3的控制下，分时的选择相似性编码电路3、扰码编码电路5和相异性编码电路6输出的串行数据码流；当S1S2S3＝100时，相似性编码电路3输出的2N+2位串行码以标识“10”开始，当S1S2S3＝001时，扰码编码电路5输出的2N+2位串行码以标识“11”开始，而当S1S2S3＝010时，相异性编码电路6输出的2N+2位串行码以标识“01”开始。

同步发生器8有5个输入端，分别与外部电路的帧同步信号、行同步信号、并行音频输入信号、音频信号有效和时钟控制电路7输出的高速时钟CLK相连。其输出信号有4个，帧同步V信号、行同步H信号与时钟控制电路7相连，用来控制时钟电路与视频信号的同步，另一个控制信号S4和标志码输出端与多路选择器一4相连，控制多路器分时接收同步标志码和音频信号。

时钟控制电路7有3个输入端，分别与外部视频时钟输入信号和同步发生器8输出的帧同步V、行同步H相连，视频时钟输入信号用于内部锁相环的参考时钟，行同步H和帧同步V信号驱动控制电路，使得时钟控制电路7的输出信号与输入的视频信号同步；其输出端有5个信号，CLK是高速串行时钟，与同步发生器8、相似性编码电路3、扰码电路5、相异性编码电路6相连，作为串行链路和后续发送驱动电路的主时钟；S0信号控制相邻像素比较器2，在S0有效时，使能相邻像素比较器2工作，而在视频同步期间，暂停相邻像素比较器2的工作；CON信号是图像预先处理电路1采集数据的使能信号，CON信号有效时图像预先处理电路1采集外部输入的视频数据；CK信号是红绿蓝数据分时输出电路的工作时钟，由外部视频时钟倍频得到；OE信号是相邻像素比较器2读取输入数据的控制信号，当OE信号有效时，图像预先处理电路1将2N位的数据驱动到输出线上。

本串行数字音视频串行解串器的串行编码电路的实现依次经过下列所述步骤：

第一、当有效的帧同步、行同步和视频信号出现以后，同步发生器8将通过多路选择器一4发送帧和行的同步标志码，只有有效的行同步标志码结束以后，控制时钟电路7才会输出有效地S0、CON、CK和OE信号，启动图像预先处理电路1和相邻像素比较器电路2工作；

第二、相邻像素的分组：在输入时钟的控制下，图像预先处理电路1将外部输入的红绿蓝各N位数据分时输出，并将第一个像素的N位数据暂存在数据锁存器一10，将第2个像素的N位数据暂存在数据锁存器二11，再将这两个相邻像素的数据并行输出到相邻像素比较器2。然后图像预先处理电路1再暂存第3个像素的视频数据，与第4个像素数据组成第二组相邻像素，以此类推；

第三、判断每组相邻像素的相似性：对于每一组相邻像素的数据进行同或运算，分三种情况进行分类：当两个N位的相邻像素数据的值相等时，则两数据“同或”后的结果为全1，这种情况出现在视频图像背景或单一颜色的区域，我们设定的阈值是有N-1和N个1表示两个相邻像素相似；当两个N位的相邻像素数据的值相反时，则两数据“同或”后的结果为全0，这种情况出现在视频图像的边界区域，我们设定的阈值是N-1和N个0表示两个相邻数据相异；

第四、对于具有相似性的两个相邻像素，进行相似性编码处理，将其中一个像素按位取反，并与另一个像素按位隔位插入，形成串行数据流输出；

第五、对于具有相异性的两个相邻像素，进行相异性编码处理，将其中一个像素与另一个像素按位隔位插入，形成串行数据流输出；

第六、在其他情况下，两个相邻像素组成2N位数据，通过扰码算法，形成串行数据流输出；

第七、对于相似性编码处理的串行数据流在前面冠以“10”，形成2N+2位数据流；对于相异性编码处理的串行数据流在前面冠以“01”，形成2N+2位数据流；对于扰码编码处理的数据冠以“11”，形成2N+2位数据流；

第八、在帧同步和行同步期间，同步发生器8产生帧和行的同步标志代码，经多路选择器一4输出；行同步标志代码分为两段，在两段代码之间，同步发生器8处理和发送音频数据；

第九、最后经过多路选择器一4分时的通过光纤或无线电波发送帧同步标志码、行同步标志码、串行音频数据和串行视频数据。

第十、解串解码电路从通过光纤或无线电波接收到的串行数据在时钟数据恢复电路37中，恢复出来同步时钟和2N+2位的数据和标志码；

第十一、由数据串并转换和时钟下变换电路38，变换产生工作时钟Clock和2N+2位的并行数据；

第十二、通过标志码识别和数据多路控制电路39对并行的2N+2位数据进行分析，提取数据编码标志码和同步标志码，产生E1、E2、E3、E4控制信号；

第十三、在E1、E2、E3、E4信号的控制下，对数据分别进行相似性解码、扰码解码、相异性解码、同步信号解码和音频信号解码；

第十四、解码得到的视频数据在时钟信号、帧同步信号和行同步信号的控制下，输出到外部显示器系统电路；音频信号、时钟信号、帧同步信号和行同步信号直接输出到外部显示器系统电路。

本数字音视频串行解串器的串行编码的实现，取N＝8，对应RGB888视频标准，在信号CON有效时，图像预先处理电路1在CK时钟信号控制下，分时处理红绿蓝图像数据，对每一种基色图像，连续采集2个相邻像素的视频数据，而当OE信号有效时，并行的将2个相邻像素的16位数据输出的后面的相邻像素比较器2。

相邻像素比较器2接收到两个相邻像素视频数据后，对两个8位的数据通过同或运算电路12进行同或运算，并将运算的结果锁存到相似性标志寄存器13中，编码电路14对相似性标志寄存器的数值进行编码，并输出控制信号S1S2S3，当S0＝1时，S1S2S3＝000；当S0＝0时，如果相似性标志寄存器13的内容有7或8个1则S1S2S3＝100，如果寄存器内容有7或8个0，则S1S2S3＝001，其他情况下S1S2S3＝010。如果S1S2S3＝000，多路选择器二15关闭数据输出通道；如果S1S2S3＝100，数据经多路选择器二15输出到相似性编码电路；如果S1S2S3＝001，数据经多路选择器二15输出到相异性编码电路；如果S1S2S3＝010，数据经多路选择器二15输出到扰码编码电路。

相似性编码电路3在S1＝1时被使能，数据锁存器三16锁存第1个8位视频数据，数据锁存器四20锁存第2个8位视频数据，单元电路19将数据锁存器四20中的数值按位取反后，通过隔位插入电路17将两个数据合成一个16位数据，数据锁存器三16中的8位数据是合成后16位数据的D15D13……D5D3D1，数据锁存器四20中的8位数据是合成后16位数据的D14D12……D4D2D0。标识插入电路18是一种并串转换电路，在16位数据前面固定的插入10后形成一组18位的串行数据输出。

相异性编码电路6在S3＝1时被使能，数据锁存器五21锁存第1个8位视频数据，数据锁存器六24锁存第2个8位视频数据，通过隔位插入电路22将两个数据合成一个16位数据，数据锁存器五21中的8位数据是合成后16位数据的D15D13……D5D3D1，数据锁存器六24中的8位数据是合成后16位数据的D14D12……D4D2D0。标识插入电路23是一种并串转换电路，在16位数据的前面固定的插入01后形成一组18位的串行数据输出。

另外当S2＝1时，启动扰码编码电路5，对输入的两个相邻像素的数据不进行隔位插入，而是按第1个像素的数据在前(高8位)第2个像素的数据在后的顺序，进行16位扰码运算，最后在生成的16位扰码数据前面固定的插入11后形成一组18位的串行数据输出。

本数字音视频串行解串器的同步发生器8和时钟控制电路7的工作流程如下：

同步发生器8的结构如实施例1所述，同步发生器8的实施工作过程如下：第一步，在外部帧同步信号有效(高电平)时，多路器30将CLK的18分频信号送到同步标志码和音频输出端，输出帧同步标志码，该标志码将在帧同步脉冲的高电平期间延续；第二步；在外部行同步信号有效(高电平)时，并串转换器27锁存输入的音频数据，并送到扰码编码电路29进行处理；第三步，在外部行同步信号有效(高电平)且外部帧同步信号无效(低电平)时，定时器28定时开始，在512个CLK周期以内，定时器28输出信号T为低电平，此时多路器30将CLK的9分频信号送到同步标志码和音频输出端，输出行同步标志码的前段；第四步，在外部行同步信号有效(高电平)且外部帧同步信号无效(低电平)时，定时器28经过512个CLK周期后输出信号T为高电平，此时在信号T＝1，H＝1，V＝0满足时，多路器30将扰码编码电路29的输出端与同步标志码和音频输出端接通，连续输出2次18位串行音频数据；第五步，在外部行同步信号有效(高电平)且帧同步信号无效(低电平)时，定时器28经过476个CLK周期定时后输出信号T为低电平，多路器30将CLK的9分频信号送同步标志码和音频输出端，输出行同步标志码的后段，并一直持续到行同步脉冲H出现低电平为止；第六步，当外部帧同步和行同步无效时(低电平)，同步发生器8处于等待状态，并输出S0＝0。

时钟控制电路7的电路结构如前所述，时钟控制电路7的实施工作过程如下：在帧同步信号V或行同步信号H为高电平期间，由或门32输出的信号使控制电路34输出S0＝1，暂停相邻像素比较器2，表明此时处于同步期间；在帧同步信号V和行同步信号H都为低电平期间，或门32输出的信号使控制电路34输出S0＝0，启动相邻像素比较器2，同时控制电路34输出CON信号、CK信号和OE信号有效；视频时钟输入信号作为参考时钟和本地时钟33一起使锁相环35工作，并输出主时钟CLK；当帧同步信号V和行同步信号H都为低电平时，并且控制电路34检测不到视频时钟输入信号，则表明没有信号输入，控制电路34则关闭高速时钟驱动电路36，以降低功耗。

实施例2：

如图9所示，本实施例的数字音视频信号串行解串器的解串解码电路由时钟数据恢复电路37、数据串并转换与时钟下变换电路38、标志码识别和数据多路控制电路39、相似性解码电路40、扰码解码电路41、相异性解码电路42、同步和音频信号恢复电路43和本地时钟44组成。

在外部输入的视频信号是RGB888格式时，那么时钟数据恢复电路37从连续的串行数据码流中恢复出来18位字的串行码流，输出到数据串并转换与时钟下变换电路38，同时根据串行码流的切换状态恢复出来高速同步时钟，输出到数据串并转换与时钟下变换电路38作为数据串并转换的时钟。

数据串并转换与时钟下变换电路38，在时钟数据恢复电路37恢复的同步时钟控制下，把18位串行码变换成18位的并行码输出到标志码识别和数据多路控制电路39；并对同步时钟进行18分频处理，形成并行数据所需要的工作时钟，作为后续解码电路和外部读取数据的参考时钟。

标志码识别和数据多路控制电路39由18位数据锁存器七46、同步标志码识别电路47和数据标志码识别电路48组成；同步标志码识别电路47读取18位的数据，判断18位数据是否为全0或全1，没有全0或全1出现时，则不存在同步标志码，从而输出信号E4＝0，当每18个0然后18个1的数据流出现时，则判断为帧同步信号出现，输出信号E4＝1；当每9个0然后9个1的数据流出现时，则判断为行同步信号出现，此时同步标志码识别电路47内部定时器启动工作，捕捉行同步标志码的前段、音频数据和行同步标志码的后段，并输出信号E4＝1，并通过输出信号T，来选择音频信号的输出；数据标志码识别电路48读取18位数据的最高2位，高2位数据是10时，输出信号E1＝1，将18位数据送相似性解码电路40进行解码，高2位数据是11时，输出信号E2＝1，将18位数据送扰码解码电路41进行解码，高2位数据是01时，则输出信号E3＝1，将18位数据送相异性解码电路42进行解码。

同步和音频信号恢复电路43输出的信号(帧同步信号Vs、行同步信号Hs和音频数据)和相似性解码电路40、扰码解码电路41、相异性解码电路42输出的并行视频数据，以及工作参考时钟Clock一起输出到外部电路。

Claims (8)

1.一种数字音视频信号串行解串器，其特征在于该串行解串器包括串行编码电路和解串解码电路；串行编码电路和解串解码电路之间通过光纤、无限电波外部传输介质相连；

所述的串行编码电路，包括：

图像预先处理电路：图像预先处理电路(1)的输入端有红绿蓝各N位的数字视频信号总线，与外部视频处理电路相连；控制信号输入端CON、CK和OE，与控制时钟电路7相连；其输出端与相邻像素比较器(2)相连；

相邻像素比较器：相邻像素比较器(2)的输入端有两个，一是2N位的数字视频信号总线与图像预先处理电路(1)的输出相连，二是控制信号输入端S0，与控制时钟电路(7)相连；其输出信号有三组，分别与相似性编码电路(3)、扰码编码电路(5)和相异性编码电路(6)相连；

相似性编码电路；相似性编码电路(3)的输入与相邻像素比较器(2)的输出相连，其输出与多路选择器一(4)相连；

扰码编码电路：扰码编码电路(5)的输入与相邻像素比较器(2)的输出相连，其输出与多路选择器一(4)相连；

相异性编码电路；相异性编码电路(6)的输入与相邻像素比较器(2)的输出相连，其输出与多路选择器一(4)相连；

多路选择器：多路选择器一(4)的输入端与相似性编码电路(3)、扰码编码电路(5)、相异性编码电路(6)、同步发生器(8)和相邻像素比较器(2)相连，输出端与外部的串行数据接收端相连；

时钟控制电路：时钟控制电路(7)的输入端与外部视频时钟信号、帧同步信号和行同步信号相连；输出端与图像预先处理电路(1)、相邻像素比较器(2)、相似性编码电路(3)、相异性编码电路(5)、扰码编码电路(6)和同步发生器(8)相连；

同步发生器：同步发生器(8)的输入端与外部并行音频数据总线、行同步、帧同步和音频信号有效控制信号相连；其输出端与控制时钟电路(7)和多路选择器一(4)相连；

所述的解串解码电路包括：时钟数据恢复电路(37)、数据串并转换和时钟下变换电路(38)、标志码识别和数据多路控制电路(39)、相似性解码电路(40)、扰码解码电路(41)、相异性解码电路(42)、同步和音频信号恢复电路(43)和本地时钟(44)；时钟数据恢复电路(37)的输入端与外部相连；参考时钟输入端与本地时钟(44)相连；恢复出来的同步时钟和串行数据输出端与数据串并转换与时钟下变换电路(38)相连；标志码识别和数据多路控制电路(39)由2N+2位数据锁存器七(46)、同步标志码识别电路(47)和数据标志码识别电路(48)组成；其并行数据输入端和工作时钟Clock输入端与数据串并转换与时钟下变换电路(38)相连；工作时钟Clock输出端与相似性解码电路(40)、扰码解码电路(41)、相异性解码电路(42)、同步和音频信号恢复电路(43)分别相连，并作为并行视频时钟输出信号与外部相连。

2.根据权利要求1所述的数字音视频信号串行解串器，其特征在于，所述的串行编码电路的图像预先处理电路(1)内部由三基色图像数据分时输出控制电路(9)、数据锁存器一(10)和数据锁存器二(11)组成；三基色图像数据分时输出控制电路(9)在CON信号和时钟信号CK的控制下分时的将红绿蓝图像的奇数顺序的像素数据送到数据锁存器一(10)，而将偶数顺序的像素数据送到数据锁存器二(11)，然后在输出使能信号OE有效时，同时将两个像素数据输出到相邻像素比较器(2)。

3.根据权利要求1所述的数字音视频信号串行解串器，其特征在于，所述的串行编码电路的的相邻像素比较器(2)，内部由同或电路(12)、相似性标志寄存器(13)、编码电路(14)和多路选择器二(15)组成；相邻像素比较器(2)对图像预先处理电路(1)输出的不重叠相邻像素，进行按位同或运算，运算结果放在N位相似性标志寄存器(13)中；编码电路(14)对相似性标志寄存器(13)中的数值进行编码，当这N位的数据有N-1个1或以上时，编码电路(14)输出S1S2S3＝100，当这N位的数据有N-1个0或以上时，编码电路(14)输出S1S2S3＝010，其他情况下，编码电路(14)输出S1S2S3＝001；多路选择器二(15)在信号S1S2S3的控制下将两个不重叠相邻像素分别送到相似性编码电路(3)、相异性编码电路(6)和扰码编码电路(5)，同时S1S2S3信号分别作为相似性编码电路(3)、扰码编码电路(5)和相异性编码电路(6)的使能信号。

4.根据权利要求1所述的数字音视频信号串行解串器，其特征在于，所述的串行编码电路的的相似性编码电路(3)由数据锁存器三(16)、数据锁存器四(20)、按位取反电路(19)、隔位插入电路(17)和标识插入电路(18)组成；当相邻像素比较器(2)输出的S1＝1时，数据锁存器三(16)和数据锁存器四(20)采集数据线上的数据，其中数据锁存器四(20)中的数据经按位取反电路(19)处理后，在隔位插入电路(17)中和第1个像素混合，组成新的2N位数据，规定从高位起2n+1位是第1个像素的数据，2n位是第2个像素的数据，n小于8；标识插入电路(18)在2N位数据前面插入“10”，将数据变成2N+2位串行码输出。

5.根据权利要求1所述的数字音视频信号串行解串器，其特征在于，所述的串行编码电路的的相异性编码电路(6)由数据锁存器五(21)、数据锁存器六(24)、隔位插入电路(22)和标识插入电路(23)组成；当相邻像素比较器(2)输出的S2＝1时，数据锁存器五(21)和数据锁存器六(24采集数据线上的数据，在隔位插入电路(22)中将第1个像素和第2个像素混合，组成新的2N位数据，规定从高位起2n+1位是第1个像素的数据，2n位是第2个像素的数据，n小于8；标识插入电路(23)在2N位数据前面插入“01”，将数据变成2N+2位串行码输出。

6.根据权利要求1所述的数字音视频信号串行解串器，其特征在于，所述的串行编码电路的的同步发生器(8)在帧同步和行同步期间处理和传输数字音频信号，在同步发生器(8)输出的H信号和V信号有效时，控制时钟电路(7)将输出S0信号，使S1S2S3＝000，停止相邻像素比较器(2)工作，同时相似性编码电路(3)、扰码编码电路(5)和相异性编码电路(6)停止工作，多路选择器一(4)在S4信号的控制下，将同步发生器(8)产生的同步标志码和音频输出信号与串行数据输出接通，从而输出帧同步标志码、行同步标志码和串行音频信号。

7.根据权利要求1所述的数字音视频信号串行解串器，其特征在于，所述的解串解码电路的标志码识别和数据多路控制电路(39)由2N+2位数据锁存器七(46)、同步标志码识别电路(47)和数据标志码识别电路(48)组成；输入时钟Clock驱动2N+2位数据锁存器七(46)锁存当前数据。

8.根据权利要求1所述的数字音视频信号串行解串器，其特征在于，所述的解串解码电路的的相似性解码电路(40)，在控制信号E1有效时采用了相似性编码电路(3)相逆的数据处理过程；相异性解码电路(42)，在控制信号E3有效时采用了相异性编码电路(6)相逆的数据处理过程；同步和音频信号恢复电路(44)，在控制信号E4有效时采用了同步发生器(8)相逆的数据处理过程。

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