CN201397904Y - 连接器叠接结构及连接器叠接的多层板结构 - Google Patents
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Abstract
本实用新型涉及一种连接器叠接结构及连接器叠接的多层板结构，该叠接结构包括一电路板。第一接地区域、第二接地区域以及沟槽则位于电路板上。沟槽形成封闭区域来围绕第二接地区域，以隔离第一接地区域以及第二接地区域。
Description
技术领域
本实用新型是关于一种多个连接器的叠接结构，特别是关于一种可有效解决多个叠接连接器的信号传输干扰的叠接结构。
背景技术
由于薄型计算机机壳对于连接器在电路板上的占用面积以及高度上具有一定限制，配置于此型机壳上的连接器一般会以叠构共处的架构来设计。例如，为配合此型机壳受限的电路板面积，会将影像(Video)信号连接器及串行端口通讯信号(RS232)连接器以叠构共处的方式设计在一起，以节省连接器在电路板上所需的配置面积。
不过，多个连接器的叠接结构将影响彼此间的电性关系。例如，影像信号及串行端口通讯信号分别属于模拟及数字信号，若将传送模拟影像信号的连接器以及传送数字串行信号的连接器叠接配置时，往往会有模拟及数字信号互相干扰的状况发生，进而影响电磁兼容性，造成信号传输的不稳定。
因此，需要一种新的连接器的叠接结构，能够节省电路板面积，并可避免信号之间的干扰现象。
实用新型内容
因此，本实用新型的一目的在于提供一种连接器叠接结构，能够缩小连接器在电路板上的占用面积，同时减少电磁干扰问题。
本实用新型的另一目的在于提供一种连接器叠接的多层板结构，能够缩小连接器在电路板上的占用面积，并同时减少电磁干扰问题。
依据本实用新型的一实施例，本实用新型提供一种连接器叠接结构，包括一电路板，一第一接地区域以及一第二接地区域位于电路板上，一沟槽则隔离第一接地区域以及第二接地区域，其中此沟槽形成一封闭区域以围绕第二接地区域。
依据本实用新型的另一实施例，本实用新型另提供一种连接器叠接的多层板结构，包括一接地层以及承载至少一信号线的一信号层。接地层包括一电路板，一第一接地区域以及一第二接地区域位于此电路板上，其中第二接地区域电性连接通讯端口的一接地端。一第一沟槽则隔离第一接地区域以及第二接地区域，其中第一沟槽形成一封闭区域以围绕第二接地区域。
上述实施例的连接器叠接结构以及连接器叠接的多层板结构，是将数个连接器叠接以缩小连接器所占电路板面积，并以沟槽隔离各连接器的接地区域因此可避免信号互相干扰。
附图说明
为让本实用新型的上述和其它目的、特征、优点与实施例能更明显易懂，所附附图的说明如下：
图1是绘示本实用新型一实施方式的连接器装置正视图；
图2是绘示本实用新型一实施方式的连接器叠接的多层板结构切面示意图；
图3是绘示本实用新型一实施方式的一种连接器叠接结构俯视图。
【主要组件符号说明】
101：序列通讯端口 103：视频图形阵列连接端口
201：接地端 203：接地端
205：接地层 207：信号层
209：电源层 211：第一接地区域
213：第二接地区域 215：第一沟槽
217：信号端 221：第二沟槽
301：数字接地区域 303：磁珠
具体实施方式
以下实施例的连接器叠接结构以及连接器叠接的多层板结构，是将数个连接器叠接以缩小连接器所占电路板面积，并以沟槽隔离各连接器的接地区域因此可避免信号互相干扰。
请参照图1，其是绘示本实用新型一实施方式的连接器装置正视图。此一实施方式是针对计算机机壳以及机壳内所安装的电路板(PCB)来设计，因此连接器所占用的电路板面积以及连接器高度会有所限制。连接器装置包括叠接的序列通讯端口(com port)101以及视频图形阵列连接端口(video graphics arrayport)103，其中序列通讯端口101所在位置与视频图形阵列连接端口103所在位置上下重叠。
请参照图2，其是绘示本实用新型一实施方式的连接器叠接的多层板结构切面示意图。在此连接器叠接的多层板结构当中，序列通讯端口101以及视频图形阵列连接端口(video graphics array port)103的所在位置是上下重叠，连接器叠接的多层板结构包括由电路板构成的接地层205、信号层207以及电源层209，其中信号层207承载序列通讯端口(com port)101的信号端217，电源层209则提供电源。接地层205以及电源层209分别具有第一沟槽215以及第二沟槽221，此两沟槽均形成封闭区域，且第二沟槽221的所在位置与第一沟槽215的所在位置上下重叠，以避免第一接地区域211的噪声传递至第二街地区域213。
在此连接器叠接的多层板结构当中，第二接地区域213电性连接序列通讯端口101的接地端201，第一接地区域211则电性连接视频图形阵列连接端口103的接地端203。
请参照图3，其是绘示本实用新型一实施方式的一种连接器叠接结构俯视图。连接器叠接结构包括电路板所形成的接地层205、第一接地区域211以及第二接地区域213位于接地层205上。第一沟槽215隔离第一接地区域211以及第二接地区域213，其中第一沟槽215形成封闭区域来围绕第二接地区域213。
在此连接器叠接结构当中，第二接地区域213电性连接序列通讯端口(comport)的接地端，第一接地区域211则电性连接视频图形阵列连接端口(videographics array port)的接地端。此连接器叠接结构还包括一数字接地区域301以及磁珠303，其中磁珠303电性连接数字接地区域301以及第二接地区域213，使数字接地区域301与第二接地区域213等电位。
第一沟槽215隔离第一接地区域211以及第二接地区域213，间接隔离了序列通讯端口的接地端以及视频图形阵列连接端口的接地端，因此视频图形阵列连接端口的噪声不会导入序列通讯端口，序列通讯端口因而可正常工作。
根据上述实施例，连接器叠接结构以及连接器叠接的多层板结构，是将数个连接器叠接以缩小连接器所占电路板面积，并以沟槽隔离各连接器的接地区域，因此可避免信号互相干扰。
虽然本实用新型已以实施方式揭露如上，然其并非用以限定本实用新型，任何熟悉此技术的人员，在不脱离本实用新型的精神和范围内，当可作各种的更动与润饰，因此本实用新型的保护范围当以权利要求书所界定的范围为准。
Claims (9)
1、一种连接器叠接结构，其特征在于，包含：
一电路板；
一第一接地区域，位于该电路板上；
一第二接地区域，位于该电路板上；以及
一沟槽，以隔离该第一接地区域以及该第二接地区域，其中该沟槽形成一封闭区域以围绕该第二接地区域。
2、根据权利要求1所述的连接器叠接结构，其特征在于，该第二接地区域电性连接一序列通讯端口的接地端。
3、根据权利要求1所述的连接器叠接结构，其特征在于，该第一接地区域电性连接一视频图形阵列连接端口的一接地端。
4、根据权利要求3所述的连接器叠接结构，其特征在于，还包含：
一数字接地区域；以及
一磁珠，电性连接该数字接地区域以及该第二接地区域。
5、一种连接器叠接的多层板结构，其特征在于，包含：
一信号层，以承载一通讯端口的一信号端；以及
一接地层，该接地层包含：
一电路板；
一第一接地区域，位于该电路板上；
一第二接地区域，位于该电路板上并电性连接该通讯端口的一接地端；以及
一第一沟槽，以隔离该第一接地区域以及该第二接地区域，其中该第一沟槽形成一封闭区域以围绕该第二接地区域。
6、根据权利要求5所述的连接器叠接的多层板结构，其特征在于，还包含一电源层，该电源层的一第二沟槽形成一封闭区域，其中该第二沟槽的所在位置与该第一沟槽的所在位置上下重叠。
7、根据权利要求5所述的连接器叠接的多层板结构，其特征在于，该通讯端口为一序列通讯端口。
8、根据权利要求5所述的连接器叠接的多层板结构，其特征在于，该第一接地区域电性连接一视频图形阵列连接端口的一接地端。
9、根据权利要求8所述的连接器叠接的多层板结构，其特征在于，还包含：
一数字接地区域；以及
一磁珠，电性连接该数字接地区域以及该第二接地区域。
Priority Applications (1)
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| CN2009201471251U CN201397904Y (zh) | 2009-04-15 | 2009-04-15 | 连接器叠接结构及连接器叠接的多层板结构 |
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Cited By (1)
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|---|---|---|---|---|
| CN113614914A (zh) * | 2019-03-28 | 2021-11-05 | 华为技术有限公司 | 一种半导体器件、芯片封装结构以及电子设备 |
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2009
- 2009-04-15 CN CN2009201471251U patent/CN201397904Y/zh not_active Expired - Fee Related
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| CN113614914B (zh) * | 2019-03-28 | 2024-04-09 | 华为技术有限公司 | 一种半导体器件、芯片封装结构以及电子设备 |
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