CN201230316Y - 用于发送和接收控制信道的无线发射/接收单元和基站 - Google Patents

Abstract

公开了一种用于发送和接收控制信道的无线发射/接收单元和基站，包括卷积码编码器。耦合到卷积码编码器且还耦合到循环缓冲器的速率匹配模块执行速率匹配。速率匹配模块可以耦合到单个交织器或者可替换地耦合到多个子块交织器。子块交织器可以将已编码的比特以交织的格式存储在所述循环缓冲器中，或者独立的子块交织器可以输出已编码的比特流并将其连续地存储在所述循环缓冲器中。子块交织器被配置成执行不同的交织模式。速率匹配模块被配置成执行比特删余或重复以匹配有效物理信道资源的速率。与速率匹配模块相耦合的信道交织器被配置成对已速率匹配的输出比特进行交织。

Description

用于发送和接收控制信道的无线发射/接收单元和基站

技术领域

本实用新型涉及移动通信系统。更特别地，本实用新型涉及信道编码。

背景技术

对于长期演进(LTE)数据信道、物理上行链路共享信道(PUSCH)和物理下行链路共享信道(PDSCH)，基于速率匹配(RM)算法的循环缓冲器(CB)被应用在Turbo编码上，其中Turbo编码是被用作LTE数据信道上的前向纠错(FEC)编码的。对于LTE控制信道，例如物理上行链路控制信道(PUCCH)和物理下行链路控制信道(PDCCH)(以及其它公共信道)，卷积编码是被用作FEC的，但是该FEC的细节，包括约束长度和编码速率，有待进一步的研究(FFS)。另外，对于控制信道的速率匹配也是FFS。

实用新型内容

公开了一种用于物理上行链路控制信道(PUCCH)和物理下行链路控制信道(PDCCH)的信道编码以及速率匹配的无线发射/接收单元(WTRU)和基站，所述WTRU和基站包括卷积码编码器。耦合到所述卷积码编码器相且还耦合到循环缓冲器上的速率匹配模块执行速率匹配。速率匹配模块可以被耦合到单个交织器或者可替换地被耦合到多个子块交织器上。子块交织器可以将已编码的比特以交织的格式存储在所述循环缓冲器中，或者独立的子块交织器可以输出已编码的比特流并将该比特流连续地存储在所述循环缓冲器中。子块交织器可以被配置成执行不同的交织模式。所述速率匹配模块可以被配置成执行比特删余或重复以匹配有效(available)物理信道资源的速率。耦合到所述速率匹配模块的信道交织器可以被配置成对已速率匹配的输出比特进行交织。

附图说明

从以下描述中可以更详细地了解本实用新型，这些描述是以实例的方式给出的，并且可以结合附图加以理解，其中：

图1是PDCCH和PUCCH的信道编码链的示图；

图2是速率1/2和速率1/3的卷积码的示图；

图3是使用没有尾比特的1/2速率卷积编码器和使用单个交织器的基于循环缓冲器的速率匹配的示图；

图4是使用没有尾比特的1/2速率卷积编码器和使用两个子块交织器的基于循环缓冲器的速率匹配的示图；

图5是使用没有尾比特的1/3速率卷积编码器和使用单个交织器的基于循环缓冲器的速率匹配的示图；

图6是使用没有尾比特的1/3速率卷积编码器和使用三个子块交织器的基于循环缓冲器的速率匹配的示图；

图7是使用具有尾比特的1/2速率卷积编码器和使用单个交织器的基于循环缓冲器的速率匹配的示图；

图8是使用具有尾比特的1/2速率卷积编码器和使用两个子块交织器的基于循环缓冲器的速率匹配的示图；

图9是使用具有尾比特的1/3速率卷积编码器和使用单个交织器的基于循环缓冲器的速率匹配的示图；

图10是使用具有尾比特的1/3速率卷积编码器和使用三个子块交织器的基于循环缓冲器的速率匹配的示图；

图11是使用没有尾比特的1/2速率卷积编码器和版本4速率匹配的示图；

图12是使用没有尾比特的1/3速率卷积编码器和版本4RM的示图；

图13是使用具有尾比特的1/2速率卷积编码器和版本4速率匹配的示图；和

图14是使用具有尾比特的1/3速率卷积编码器和版本4速率匹配的示图。

具体实施方式

当在下文提及到时，术语“无线发射/接收单元(WTRU)”包括但不限于用户设备(UE)、移动站、固定的或移动的用户单元、寻呼机、蜂窝电话、个人数字助理(PDA)、计算机或任何可在无线环境中操作的其它类型的用户设备。当在下文提及到时，术语“基站”包括但不限于节点B、站点控制器、接入点(AP)或者任何可在无线环境中操作的其它类型的接口设备。

参考图1，示出了用于物理下行链路控制信道(PDCCH)和物理上行链路控制信道(PUCCH)的信道编码链。编码块101被传送到卷积编码功能103。编码块101被表示为x₁，x₂，...，x_N，其中N是编码块101中比特的数量。在卷积编码103之后，已编码的比特105被表示为

，其中R是编码速率(例如1/2或1/3)。已编码比特105的数量依赖于编码速率和使用中的尾比特的数量，使用中如下所示：

-具有尾比特的1/2速率：2·N+16，其中N_T＝16；

-移除尾比特的1/2速率：2·N，其中N_T＝0；

-具有尾比特的1/3速率：3·N+24，其中N_T＝24；

-移除尾比特的1/3速率：3·N，其中N_T＝0。

可以使用约束长度为9、母码速率1/2和1/3的卷积码，然而，在这里公开的编码和速率匹配可以采用任何的约束长度(例如7)和/或任何的母码速率，例如1/5或1/6。

然后，已编码比特105通过速率匹配处理107被删余或重复以匹配有效物理信道资源。例如，示出了两种速率匹配算法，通过循环缓冲器速率匹配和版本6规定的速率匹配。

在速率匹配107之后，已速率匹配的比特109然后通过信道交织111被进行序列改变(permute)，已速率匹配的比特109表示为y₁，y₂，...，y_K，其中K是已发送的物理控制比特的数量。应当提及的是，当采用循环缓冲器速率匹配时，可以省略信道交织处理111，因为循环缓冲器速率匹配方法包括如以下将详细描述的内部交织，其可以扮演信道交织的角色。

参考图2，将描述两个卷积编码器。速率1/2卷积编码器201，以及速率1/3卷积编码器203。在速率1/2卷积编码器201中，对于每一个输入比特，输出两个比特207和209。在速率1/3卷积编码器203中，对于每一个输入比特，输出三个比特211、213、和215。

当输入比特通过存储寄存器217被卷积时，存储寄存器217的内容通过使用模块添加器205可选地进行添加以到达输出比特207、209、211、213、和215。表示为G0，G1和G2的多项式确定哪个存储寄存器217被添加来计算特定的输出比特207、209、211、213和215。

应当提及的是，配置用于在PDCCH和PUCCH中发送的控制信道元素的数量可以承受多种控制信令格式。在这种情况下，控制信道元素的数量将根据控制信令格式来变化。当该情况发生时，可以使用多速率匹配算法。

表1列出了优选的候选信道和速率匹配的组合，这些组合是可有利地应用于LTE控制信道和其他使用卷积编码的信道。

表1

现在将详细描述表1中的每一个选项。参考图3，示出了采用基于循环缓冲器的速率匹配107和单个子块交织器201的1/2速率卷积编码器。

表示为x₁，x₂，...，x_N的、长度为N的编码块101，被输入到1/2速率卷积编码器103。编码器103所使用的卷积码，可以是由例如版本99、版本4或版本5/6提供的卷积编码，但是在不脱离本公开的范围和实质的情况下，也可以使用其他卷积编码方法。从卷积编码器103产生了2·N已编码比特105，表示为o₁，o₂，...o_2·N。已编码比特105然后被子块交织器301在循环缓冲器速率匹配107中进行序列改变，因此产生已交织编码比特305，其表示为y₁，y₂，...y_2·N。

如果将执行删余的话，也就是2·N≥K，那么从已交织编码比特305中取出前K比特来匹配K个物理信道比特。在2·N≤K的情况下，将重复执行以便于，当达到缓冲器303的终点之后，缓冲器303能被再次从头读起直到K比特(2·N已编码比特+(K-2·N)已重复比特)从缓冲器中取出。

如果需要的话，作为结果的已速率匹配的K比特109(表示为y₁，y₂，...y_K)随后采用一个信道交织器进行序列改变。最后得到的比特113是已交织的、速率匹配的、编码的比特。

参考图4，采用基于循环缓冲器的速率匹配和两个内部子块交织器的1/2速率卷积编码器。长度为N比特的编码块101被输入到1/2速率卷积编码器103，该1/2速率卷积编码器103采用循环缓冲器401和两个子块交织器403和405。卷积编码103产生2·N已编码比特105，这里从第一多项式产生器407产生、表示为o₁，o₃，...o_2·N-1的比特被输入到子块交织器403。从第二多项式产生器409产生、表示为o₂，o₄，o₆，...o_2·N的比特被输入到子块交织器405。这些比特然后交织到循环缓冲器401。

在可替换的实施例中，从多项式产生器407和409产生的比特可以存储到循环缓冲器401，这样来自每个子块交织器403和405的输出流被连续地存储在循环缓冲器401。

如果在2·N≥K的情况下将执行删余的话，那么从已交织比特序列5中取出前K比特来匹配K个物理信道比特。否则，在2·N≤K的情况下，重复执行以便于，当达到缓冲器401的终点之后缓冲器401能继续从缓冲器401的起点读起直到K比特(即2·N已编码比特+(K-2·N)已重复比特)从缓冲器中被取出。

如果需要的话，作为结果的已匹配的K比特109(被表示为y₁，y₂，...y_K)随后采用信道交织器111进行序列改变。输出113表示已卷积编码的、速率匹配的、交织的输出比特。

参考图5，示出了采用基于循环缓冲器的速率匹配107和单个子块交织器503的1/3速率卷积编码器103。没有尾比特、长度为N的已编码比特101被输入到1/3速率卷积编码器103，该1/3速率卷积编码器103使用诸如版本4、版本5/6、或版本99的卷积码。表示为o₁，o₂，...o₂·N的已编码比特105，然后进入循环缓冲器速率匹配107中。在循环缓冲器速率匹配107模块中，子块交织器503交织已编码比特105得到已交织编码比特505，其表示为y₁，y₂，...y_3·N。

如果将执行删余的话，例如3·N≥K的情况下，那么对于序列y₁，y₂，...y_3·N，取出前K比特以匹配K个物理信道比特。否则，在3·N<K的情况下，比特重复将通过以下方式执行：当达到缓冲器501的终点时，从缓冲器501的起点重新读起直到K比特(3·N已编码比特+(K-3·N)已重复比特)从缓冲器501中取出。删余或重复的结果是已速率匹配的、编码的比特109，其表示为y₁，y₂，...y_K。如果需要的话，随后已速率匹配的、编码的比特109可以输入到信道交织器111，产生了已交织的、速率匹配的、编码的比特113。

参考图6，示出了信道编码和速率匹配，其是采用1/3速率卷积编码103和具有三个内部子块交织器601、602、603的基于循环缓冲器的速率匹配107。表示为x₁，x₂，...，x_N的长度为N的没有尾比特编码块101，被输入到1/3速率卷积编码器103，该1/3速率卷积编码器103采用的是诸如在版本99中特定的速率1/3卷积码。

卷积编码器103从3个多项式产生器601、602和603中产生3·N已编码比特，其中多项式产生器601、602和603产生三个奇偶比特流，分别表示为o₁，o₄，...o_(3·N)-2；o₂，o₅，...o_(3·N)-1；和o₃，o₆，...o_(3·N)。从多项式产生器601、602和603产生的已编码比特随后通过三个内部子块交织器605、607和609输入到基于循环缓冲器的速率匹配107。每个内部子块交织器605、607和609产生已交织的、已编码的比特，分别表示为{y¹ ₁，y¹ ₂，...，y¹ _N}；{y² ₁，y² ₂，...，y² _N}；和{y³ ₁，y³ ₂，...，y³ _N}。该已交织已编码的比特随后被逐个比特地交织并写入到循环缓冲器611中。

在可替换的实施例中，从多项式产生器601、602和603产生的比特可以存储到循环缓冲器611，这样来自每个子块交织器605、607和609的输出流连续地存储在循环缓冲器611。

如果将执行删余的话，例如在3·N≥K的情况下，那么对于序列y₁，y₂，...y_3·N，取出前K比特以匹配K个物理信道比特。否则，在3·N<K的情况下，比特重复将通过以下方式执行：当达到缓冲器611的终点时，从缓冲器611的起点重新读起直到K比特(3·N已编码比特+(K-3·N)已重复比特)从缓冲器611中取出。删余或重复的结果是已速率匹配的、编码的比特109，其表示为y₁，y₂，...y_K。如果需要的话，随后已速率匹配的、编码的比特109可以输入到信道交织器111，产生了已速率匹配的、编码的、交织的输出比特113。

图7描述了具有尾比特的速率1/2卷积编码，其使用了利用单个子块交织器701的、基于循环缓冲器的速率匹配机制107。

表示为x₁，x₂，...，x_N、长度为N的编码块101，被输入到使用尾比特的1/2速率卷积编码器103。从卷积编码器103产生了(2·N)+16个已编码比特105，表示为o₁，o₂，...o_(2·N)+16。已编码比特被单个子块交织器701接收以产生(2·N)+16个已交织编码比特705，其表示为y₁，y₂，...y_(2·N)+16。已交织已编码比特705被写入到循环缓冲器703。

如果将执行删余的话，例如在(2·N)+16≥K的情况下，那么对于序列y₁，y₂，…y_(2·N)+16，取出前K比特以匹配K个物理信道比特。否则，在(2·N)+16<K的情况下，比特重复将通过以下方式执行：当达到缓冲器703的终点时，从缓冲器703的起点重新读起直到K比特((2·N)+16已编码比特+(K-((2·N)+16))已重复比特)从缓冲器703中取出。删余或重复的结果是已速率匹配的、编码的比特109，其表示为y₁，y₂，...y_K。如果需要的话，随后已速率匹配的、编码比特109可以输入到信道交织器111，产生了已速率匹配的、编码的、交织的输出比特113。

图8中示出了具有尾比特的1/2速率卷积编码器103，其使用了利用两个子块交织器805和807的、基于循环缓冲器的速率匹配机制107。

表示为x₁，x₂，...，x_N、长度为N的控制块101，被输入到使用尾比特的1/2速率卷积编码器103。具有尾比特的1/2速率卷积编码器103使用的卷积码，可以是由例如版本99、版本4、或版本5/6提供的卷积编码。1/2速率卷积编码器103产生了(2·N)+16个已编码比特，其中最后16比特对应于尾比特。该(2·N)+16已编码比特由两个多项式产生器801和803产生，其中多项式产生器801和803产生两个独立的速率1/2卷积码的奇偶比特流。

从多项式产生器801和803产生两个独立的速率1/2卷积码的奇偶比特流，分别表示为{o₁，o₃，o₅，...，o_(2·N)+15}；和{o₂，o₄，o₆，...，o_(2·N)+16}，它们分别由内部子块交织器805和807进行了序列改变。结果产生的已交织的奇偶比特流，表示为{y¹ ₁，y¹ ₂，...，y¹N+₈}和{y² ₁，y² ₂，...，y²N+₈}，其是被交织的(例如(y¹ ₁，y² ₁，y¹ ₂，y² ₂，...，y¹ _N+8，y² _N+8))并写入到循环缓冲器809中。

在可替换的实施例中，从多项式产生器801和803产生的比特可以存储到循环缓冲器809中，这样来自每个子块交织器801和803的输出流连续地存储在循环缓冲器809。

如果将执行删余的话，例如在(2·N)+16≥K的情况下，那么对于序列y₁，y₂，...y_(2·N)+16，取出前K比特以匹配K个物理信道比特。否则，在(2·N)+16<K的情况下，比特重复将通过以下方式执行：当达到缓冲器703的终点时，从缓冲器703的起点重新读起直到K比特((2·N)+16已编码比特+(K-((2·N)+16))已重复比特)从缓冲器703中取出。删余或重复的结果是速率匹配的、已编码的比特109，其表示为y₁，y₂，...y_K。如果需要的话，随后已速率匹配的、编码的比特109可以输入到信道交织器111，产生了已速率匹配的、编码的、交织的输出比特113。

图9中示出了具有尾比特的速率1/3卷积编码，其使用了利用单个交织器901的、基于循环缓冲器的速率匹配机制107。

表示为x₁，x₂，...，x_N的、长度为N的控制块101，输入到使用尾比特的1/3速率卷积编码器103。产生的卷积码，可以是由例如版本99、版本4、或版本5/6提供的卷积编码。产生的已编码比特105，表示为o₁，o₂，...o_(3·N)+23，o_(3·N)+24，其随后通过使用基于循环缓冲器的速率匹配107而被速率匹配。已编码比特105被输入到单个子块交织器901，产生了表示为y₁，y₂，...y(₃·N)+₂₃，y(₃·N)+₂₄的已交织编码比特903。

已交织已编码比特903被存储到循环缓冲器905。如果将执行删余的话，例如在(3·N)+24≥K的情况下，那么对于序列y₁，y₂，...y(₃·N)+₂₄，取出前K比特以匹配K个物理信道比特。否则，在(3·N)+24<K的情况下，比特重复将通过以下方式执行：当达到缓冲器905的终点时，从缓冲器905的起点重新读起直到K比特((3·N)+24已编码比特+(K-((3·N)+24))已重复比特)从缓冲器905中取出。删余或重复的结果是已速率匹配的、编码的比特109，其表示为y₁，y₂，...y_K。如果需要的话，随后已速率匹配的、编码的比特109可以被输入到信道交织器111，产生了已速率匹配的、编码的、交织的输出比特113。

参考图10，示出了信道编码链，其使用了1/3速率卷积编码器103、带三个子块交织器1007、1009和1011的基于循环缓冲器的速率匹配机制107。表示为x₁，x₂，...，x_N的、长度为N的编码块101，输入到使用尾比特的1/3速率卷积编码器103，该1/3速率卷积编码器103使用的是速率1/3卷积码和尾比特，例如在版本99、版本4、或版本5/6中规定的。

使用了尾比特的卷积编码器103从三个多项式产生器1001、1003、和1005中产生(3·N)+24个已编码比特，其中最后24比特代表尾比特，多项式产生器1001、1003、和1005产生三个奇偶比特流，分别表示为{o₁，o₄，...，o_(3·N)+22}；{o₂，o₅，...，o_(3·N)+23}；和{o₃，o₆，...，o(_3·N)+24}。从多项式产生器1001、1003、和1005产生的已编码比特随后通过三个内部子块交织器1007、1009、和1011进入基于循环缓冲器的速率匹配107。每个内部子块交织器1007、1009、和1011产生分别表示为{y¹ ₁，y¹ ₂，...，y¹ _N+8}；{y² ₁，y² ₂，...，y² _N+8}；和{y³ ₁，y³ ₂，...，y³ _N+8}的已交织已编码比特。已交织已编码比特随后被逐比特地交错并写入到循环缓冲器1013中，可以表示为y¹ ₁，y² ₁，y³ ₁，y¹ ₂，y² ₂，y³ ₂，...，y¹ _(N*3)+8，y² _(N*3)+8，y³ _(N*3)+8。

在可替换的实施例中，从多项式产生器1001、1003、和1005产生的比特可以存储到循环缓冲器1013中，这样来自每个子块交织器1001、1003、和1005的输出流被连续地存储在循环缓冲器1013中。

如果将执行删余的话，例如在(3·N)+24≥K的情况下，那么对于序列y₁，y₂，...y_3·N，取出前K比特以匹配K个物理信道比特。否则，在(3·N)+24<K的情况下，比特重复将通过以下方式执行：当达到缓冲器1013的终点时，从缓冲器1013的起点重新读起直到K比特((3·N)+24已编码比特+(K-((3·N)+24))已重复比特)从缓冲器1013中取出。删余或重复的结果是已速率匹配的、编码的比特109，其被表示为y₁，y₂，...y_K。如果需要的话，随后已速率匹配的、编码的比特109可以输入到信道交织器111，产生了已速率匹配的、编码的、交织的输出比特113。

图11示出了信道编码链，在该信道编码链中没有尾比特的1/2速率卷积编码器103与版本4、版本5/6、或版本99速率匹配107一起使用。

表示为x₁，x₂，...，x_N的、长度为N的编码块101，被输入到具有咬尾(即没有尾比特)的1/2速率卷积编码器103。卷积编码器可以使用如版本4、版本5/6、或版本99中规定的卷积码。卷积编码器103将产生2·N个已编码比特105，表示为o₁，o₂，...o_2·N。速率匹配107随后按照版本4、版本5/6、或版本99描述的被执行以达到K个已速率匹配的、编码的比特109，其表示为y₁，y₂，...y_K。如果需要的话，随后已速率匹配的、编码的比特109可以由信道交织器111进行交织，来产生已交织的、速率匹配的、编码的流113，其表示为y¹ ₁，y¹ ₂，...，y¹ _K。

图12描述了信道编码链，在该信道编码链中没有尾比特的1/3速率卷积编码器103与版本4、版本5/6、或版本99速率匹配107一起使用。

表示为x₁，x₂，...，x_N、长度为N的编码块101，被输入到具有咬尾比特(即没有尾比特)的1/3速率卷积编码器103。卷积编码器可以使用如版本4、版本5/6、或版本99中规定的卷积码。卷积编码器103将产生3·N个已编码比特105，表示为o₁，o₂，...o_3·N。速率匹配107随后按照版本4、版本5/6、或版本99描述的被执行以达到K个已速率匹配的、编码的比特109，其被表示为y₁，y₂，...y_K。如果需要的话，随后速率匹配的、编码的比特109可以由信道交织器111进行交织，来产生已交织的、速率匹配的、编码的流113，其表示为y¹ ₁，y¹ ₂，...，y¹ _K。

图13描述了信道编码链，在该信道编码链中具有尾比特的1/2速率卷积编码器103与版本4、版本5/6、或版本99速率匹配107一起使用。

表示为x₁，x₂，...，x_N的、长度为N的编码块101，被输入到具有咬尾比特(即没有尾比特)的1/2速率卷积编码器103。卷积编码器可以使用如版本4、版本5/6、或版本99中规定的卷积码。卷积编码器103将产生(2·N)+16个已编码比特105，表示为o₁，o₂，...o_(2·N)+16，其中最后16比特对应于尾比特。速率匹配107随后按照版本4、版本5/6、或版本99描述的被执行以达到K个已速率匹配的、编码的比特109，其表示为y₁，y₂，...y_K。如果需要的话，随后已速率匹配的、编码的比特109可以由信道交织器111进行交织，来产生已交织的、速率匹配的、编码的流113，其表示为y¹ ₁，y¹ ₂，...，y¹ _K。

图14描述了信道编码链，在该信道编码链中具有尾比特的1/3速率卷积编码器103与版本4、版本5/6、或版本99速率匹配107一起使用。

表示为x₁，x₂，...，x_N的、长度为N的编码块101，被输入到具有尾比特的1/3速率卷积编码器103。卷积编码器可以使用如版本4、版本5/6、或版本99中规定的卷积码。卷积编码器103将产生(3·N)+24个已编码比特105，被表示为o₁，o₂，...o_(2·N)+24。速率匹配107随后按照版本4、版本5/6、或版本99描述的被执行以达到K个已速率匹配的、编码的比特109，其表示为y₁，y₂，...y_K。如果需要的话，随后已速率匹配的、编码的比特109可以由信道交织器111进行交织，来产生已交织的、速率匹配的、编码的流113，其表示为y¹ ₁，y¹ ₂，...，y¹ _K。

虽然本发明的特征和元素在优选的实施方式中以特定的结合在以上进行了描述，但每个特征或元素可以在没有所述优选实施例中的其他特征和元素的情况下单独使用，或在与或不与本发明的其他特征和元素结合的各种情况下使用。本发明提供的方法或流程图可以在由通用计算机或处理器执行的计算机程序、软件或固件中实施，其中所述计算机程序、软件或固件是以有形的方式包含在计算机可读存储介质中的。计算机可读存储介质的例子包括只读存储器(ROM)、随机接入存储器(RAM)、寄存器、高速缓冲存储器、半导体存储设备、例如内部硬盘和可移动硬盘的磁介质、磁-光介质以及诸如CD-ROM盘和数字多功能光盘(DVD)之类的光学介质。

恰当的处理器包括，例如，通用处理器、专用处理器、传统处理器、数字信号处理器(DSP)、多个微处理器、具有DSP核心的一个或多个微处理器、控制器、微控制器、专用集成电路(ASIC)、现场可编程门阵列(FPGA)电路、任何其它类型的集成电路(IC)和/或状态机。

与软件相关的处理器可用于实现射频收发信机，以在无线发射接收单元(WTRU)、用户设备(UE)、终端、基站、无线网络控制器(RNC)或任何主机计算机中使用。WTRU可以与采用硬件和/或软件形式实施的模块结合使用，WTRU可以与实现在硬件和/或软件中的模块，例如照相机、摄影机模块、视频电话、扬声器电话、振动设备、扬声器、麦克风、电视收发器、免提耳机、模块、调频(FM)无线电单元、液晶显示器(LCD)显示单元、有机发光二极管(OLED)显示单元、数字音乐播放器、媒体播放器、视频游戏机模块、互联网浏览器和/或任何无线局域网(WLAN)或超宽带(UWB)模块。

Claims (36)

1、一种用于无线通信中的发送和接收控制信道的无线发射/接收单元，其特征在于，该无线发射/接收单元包括：

卷积编码器，用于编码所述控制信道；

速率匹配模块，耦合到所述卷积编码器，并且该速率匹配模块用于对所述控制信道进行速率匹配；和

循环缓冲器，耦合到所述速率匹配模块。

2、根据权利要求1所述的无线发射/接收单元，其特征在于，所述卷积编码器被配置成执行速率1/2卷积编码以从N比特输入块中产生2·N个已编码比特。

3、根据权利要求1所述的无线发射/接收单元，其特征在于，该无线发射/接收单元还包括耦合到所述速率匹配模块的信道交织器。

4、根据权利要求1所述的无线发射/接收单元，其特征在于，所述速率匹配模块被配置成当2·N大于K比特时，输出所述循环缓冲器的前K比特，其中K是在有效物理信道资源上能被发送的比特的数量。

5、根据权利要求1所述的无线发射/接收单元，其特征在于，所述速率匹配模块被配置成：当2·N小于K比特时，当到达所述循环缓冲器的终点时，从所述循环缓冲器的起点重新读起，直到已经读出K比特，其中K是在有效物理信道资源上能被发送的比特的数量。

6、根据权利要求2所述的无线发射/接收单元，其特征在于，该无线发射/接收单元还包括一个耦合到所述速率匹配模块的块交织器。

7、根据权利要求2所述的无线发射/接收单元，其特征在于，该无线发射/接收单元还包括两个耦合到所述速率匹配模块的子块交织器。

8、根据权利要求7所述的无线发射/接收单元，其特征在于，所述两个子块交织器中的每一个子块交织器被配置成输出不同的交织模式。

9、根据权利要求7所述的无线发射/接收单元，其特征在于，当输出比特流存储在所述循环缓冲器中时，所述两个子块交织器被配置成交错所述输出比特流，所述输出比特流来自所述两个子块交织器中的每一个子块交织器。

10、根据权利要求7所述的无线发射/接收单元，其特征在于，所述两个子块交织器中的每一个子块交织器被配置成将来自所述两个子块交织器中的每一个子块交织器的输出比特流连续地存储在所述循环缓冲器中。

11、根据权利要求1所述的无线发射/接收单元，其特征在于，所述卷积编码器被配置成执行速率1/3卷积编码以从N比特输入块中产生3·N个已编码比特。

12、根据权利要求11所述的无线发射/接收单元，其特征在于，所述速率匹配模块被配置成当3·N大于K比特时，输出所述循环缓冲器的前K比特，其中K是在所述有效物理信道资源上能被发送的比特的数量。

13、根据权利要求11所述的无线发射/接收单元，其特征在于，所述速率匹配模块被配置成：当3·N小于K比特时，当到达所述循环缓冲器的终点时，从所述循环缓冲器的起点重新读起，直到已经读出K比特，其中K是在所述有效物理信道资源上能被发送的比特的数量。

14、根据权利要求11所述的无线发射/接收单元，其特征在于，该无线发射/接收单元还包括一个耦合到所述速率匹配模块的块交织器。

15、根据权利要求11所述的无线发射/接收单元，其特征在于，该无线发射/接收单元还包括三个耦合到所述速率匹配模块的子块交织器。

16、根据权利要求15所述的无线发射/接收单元，其特征在于，所述三个子块交织器中的每一个子块交织器被配置成输出不同的交织模式。

17、根据权利要求15所述的无线发射/接收单元，其特征在于，当输出比特流存储在所述循环缓冲器中时，所述三个子块交织器被配置成交错所述输出比特流，所述输出比特流来自所述三个子块交织器中的每一个子块交织器。

18、根据权利要求15所述的无线发射/接收单元，其特征在于，所述三个子块交织器的每一个子块交织器被配置成将来自所述三个子块交织器中的每一个子块交织器的输出比特流连续地存储在所述循环缓冲器中。

19、一种用于无线通信中发送和接收控制信道的基站，其特征在于，该基站包括：

卷积编码器，用于编码所述控制信道；

速率匹配模块，耦合到所述卷积编码器，并且该速率匹配模块用于对所述控制信道进行速率匹配；和

循环缓冲器，耦合到所述速率匹配模块。

20、根据权利要求19所述的基站，其特征在于，所述卷积编码器被配置成执行速率1/2卷积编码以从N比特输入块中产生2·N个已编码比特。

21、根据权利要求19所述的基站，其特征在于，该基站还包括耦合到所述速率匹配模块的信道交织器。

22、根据权利要求19所述的基站，其特征在于，所述速率匹配模块被配置成当2·N大于K比特时，输出所述循环缓冲器的前K比特，其中K是在有效物理信道资源上能被发送的比特的数量。

23、根据权利要求19所述的基站，其特征在于，所述速率匹配模块被配置成：当2·N小于K比特时，当到达所述循环缓冲器的终点时，从所述循环缓冲器的起点重新读起，直到已经读出K比特，其中K是在有效物理信道资源上能被发送的比特的数量。

24、根据权利要求20所述的基站，其特征在于，该基站还包括一个耦合到所述速率匹配模块的块交织器。

25、根据权利要求20所述的基站，其特征在于，该基站还包括两个耦合到所述速率匹配模块的子块交织器。

26、根据权利要求25所述的基站，其特征在于，所述两个子块交织器中的每一个子块交织器被配置成输出不同的交织模式。

27、根据权利要求25所述的基站，其特征在于，当输出比特流存储在所述循环缓冲器中时，所述两个子块交织器被配置成交错所述输出比特流，所述输出比特流来自所述两个子块交织器中的每一个子块交织器。

28、根据权利要求25所述的基站，其特征在于，所述两个子块交织器中的每一个子块交织器被配置成将来自所述两个子块交织器中的每一个子块交织器的输出比特流连续地存储在所述循环缓冲器中。

29、根据权利要求19所述的基站，其特征在于，所述卷积编码器被配置成执行速率1/3卷积编码以从N比特输入块中产生3·N个已编码比特。

30、根据权利要求29所述的基站，其特征在于，所述速率匹配模块被配置成当3·N大于K比特时，输出所述循环缓冲器的前K比特，其中K是在所述有效物理信道资源上能被发送的比特的数量。

31、根据权利要求29所述的基站，其特征在于，所述速率匹配模块配置成：当3·N小于K比特时，当到达所述循环缓冲器的终点时，从所述循环缓冲器的起点重新读起，直到已经读出K比特，其中K是在所述有效物理信道资源上能被发送的比特的数量。

32、根据权利要求29所述的基站，其特征在于，该基站还包括一个耦合到所述速率匹配模块的块交织器。

33、根据权利要求29所述的基站，其特征在于，该基站还包括三个耦合到所述速率匹配模块的子块交织器。

34、根据权利要求33所述的基站，其特征在于，所述三个子块交织器中的每一个子块交织器被配置成输出不同的交织模式。

35、根据权利要求33所述的基站，其特征在于，当输出比特流存储在所述循环缓冲器中时，所述三个子块交织器被配置成交错所述输出比特流，所述输出比特流来自所述三个子块交织器中的每一个子块交织器。

36、根据权利要求33所述的基站，其特征在于，所述三个子块交织器中的每一个子块交织器被配置成将来自所述三个子块交织器的每一个子块交织器的输出比特流连续地存储在所述循环缓冲器中。

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