CN208903642U - 反相器及goa电路 - Google Patents
反相器及goa电路 Download PDFInfo
- Publication number
- CN208903642U CN208903642U CN201821605866.5U CN201821605866U CN208903642U CN 208903642 U CN208903642 U CN 208903642U CN 201821605866 U CN201821605866 U CN 201821605866U CN 208903642 U CN208903642 U CN 208903642U
- Authority
- CN
- China
- Prior art keywords
- film transistor
- layer
- substrate
- buffer layer
- tft
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000000758 substrate Substances 0.000 claims abstract description 44
- 239000010408 film Substances 0.000 claims abstract description 40
- 239000010409 thin film Substances 0.000 claims abstract description 34
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 25
- 229920005591 polysilicon Polymers 0.000 claims abstract description 25
- 239000013078 crystal Substances 0.000 claims 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 230000003139 buffering effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000005034 decoration Methods 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Landscapes
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
一种反相器，包括：第一薄膜晶体管，包括：第一基板；至少一第一缓冲层，形成于所述第一基板上；以及第一多晶硅层，形成于所述至少一第一缓冲层上的一部分；以及第二薄膜晶体管，包括：第二基板；至少一第二缓冲层，形成于所述第二遮光层上；以及第二多晶硅层，形成于所述至少一第二缓冲层上的一部分。所述第一薄膜晶体管进一步包括第一遮光层形成于所述第一基板及所述至少一第一缓冲层之间，及/或所述第二薄膜晶体管进一步包括第二遮光层形成于所述第二基板及所述至少一第二缓冲层之间。还提供一种GOA电路。
Description
技术领域
本揭示涉及显示装置，特别是涉及一种用于显示装置的反相器及GOA电路。
背景技术
阵列栅极驱动(Gate driver On Array，GOA)电路是利用显示面板的制程将控制扫描线的薄膜晶体管(Thin Film Transistor，TFT)组件制作在显示面板的显示区周边。GOA电路包括反相器、(inverter，INV)、传输门(transfer gate，TG)、与非门(NAND gate)、或非门(NOR gate)等基本逻辑电路。
请参阅图1，图1显示现有技术中利用反相器输出扫描信号至扫描线G的示意图。
所述反相器包括P型薄膜晶体管P以及N型薄膜晶体管N。所述P型薄膜晶体管P的栅极及所述N型薄膜晶体管N的栅极电性连接至输入端点IN。所述P型薄膜晶体管P的源极电性连接至直流电压源VGH(高电平)。所述N型薄膜晶体管N的源极电性连接至直流电压源VGL(低电平)。所述P型薄膜晶体管P的漏极及所述N型薄膜晶体管N的漏极电性连接至所述扫描线G。
当一高电平讯号输入至所述输入端点IN时，所述P型薄膜晶体管P不导通，所述N型薄膜晶体管N导通，所述扫描线G为低电平(电性连接至直流电压源VGL)。
当一低电平讯号输入至所述输入端点IN时，所述P型薄膜晶体管P导通，所述N型薄膜晶体管N不导通，所述扫描线G为高电平(电性连接至直流电压源VGH)。
当所述P型薄膜晶体管P的电气特性变差，导致临界电压(threshold voltage)Vth往正数值偏移，因此P型薄膜晶体管P的Vgs会趋于临界电压Vth，P型薄膜晶体管P的导通电流增大。直流电压源VGH(高电平)和直流电压源VGL(低电平)之间会存在导通路径，最终导致扫描线G趋近于0伏特，进而使得与画素电性连接的薄膜晶体管慢慢导通，漏电流增加，导致面板出现串扰现象。
因此需要对现有技术中的问题提出解决方法。
实用新型内容
当P型薄膜晶体管的电气特性变差，导致临界电压往正数偏移，使得与画素电性连接的薄膜晶体管慢慢导通，漏电流增加，导致面板出现串扰现象。
本揭示的目的在于提供一种反相器及GOA电路，其能解决现有技术中的问题。
为解决上述问题，本揭示提供的一种反相器，用于GOA电路，所述反相器包括：第一薄膜晶体管，包括：第一基板；至少一第一缓冲层，形成于所述第一基板上；第一多晶硅层，形成于所述至少一第一缓冲层上的一部分；第一栅极绝缘层，形成于所述至少一第一缓冲层上以及所述第一多晶硅层上；以及第一栅极，形成于所述第一栅极绝缘层上；以及第二薄膜晶体管，包括：第二基板；至少一第二缓冲层，形成于所述第二基板上；第二多晶硅层，形成于所述至少一第二缓冲层上的一部分；第二栅极绝缘层，形成于所述至少一第二缓冲层上以及所述第二多晶硅层上；以及第二栅极，形成于所述第二栅极绝缘层上。所述第一薄膜晶体管进一步包括第一遮光层形成于所述第一基板及所述至少一第一缓冲层之间，及/或所述第二薄膜晶体管进一步包括第二遮光层形成于所述第二基板及所述至少一第二缓冲层之间。
于一实施例中，所述第一栅极电性连接至一输入端点，且所述第二栅极电性连接至所述输入端点。
于一实施例中，所述第一薄膜晶体管进一步包括一第一源极以及一第一漏极，所述第一源极电性连接至一第一直流电压源，所述第一漏极电性连接至一输出端点，所述第二薄膜晶体管进一步包括一第二源极以及一第二漏极，所述第二源极电性连接至一第二直流电压源，所述第二漏极电性连接至所述输出端点。
于一实施例中，所述第一薄膜晶体管为P型薄膜晶体管。
于一实施例中，所述第二薄膜晶体管为N型薄膜晶体管。
本揭示提供的一种GOA电路包括多个反相器，每一反相器包括：第一薄膜晶体管，包括：第一基板；第一遮光层，形成于所述第一基板上；至少一第一缓冲层，形成于所述第一遮光层上；第一多晶硅层，形成于所述第一缓冲层上的一部分；第一栅极绝缘层，形成于所述至少一第一缓冲层上以及所述第一多晶硅层上；以及第一栅极，形成于所述第一栅极绝缘层上；以及第二薄膜晶体管，包括：第二基板；第二遮光层，形成于所述第二基板上；至少一第二缓冲层，形成于所述第二遮光层上；第二多晶硅层，形成于所述第二缓冲层上的一部分；第二栅极绝缘层，形成于所述至少一第二缓冲层上以及所述第二多晶硅层上；以及第二栅极，形成于所述第二栅极绝缘层上。所述第一薄膜晶体管进一步包括第一遮光层形成于所述第一基板上，及/或所述第二薄膜晶体管进一步包括第二遮光层形成于所述第二基板上。
于一实施例中，所述第一栅极电性连接至一输入端点，且所述第二栅极电性连接至所述输入端点。
于一实施例中，所述第一薄膜晶体管进一步包括一第一源极以及一第一漏极，所述第一源极电性连接至一第一直流电压源，所述第一漏极电性连接至一输出端点，所述第二薄膜晶体管进一步包括一第二源极以及一第二漏极，所述第二源极电性连接至一第二直流电压源，所述第二漏极电性连接至所述输出端点。
于一实施例中，所述第一薄膜晶体管为P型薄膜晶体管。
于一实施例中，所述第二薄膜晶体管为N型薄膜晶体管。
相较于现有技术，本揭示之GOA电路的反相器中，由于在P型薄膜晶体管及N型薄膜晶体管的至少一者设置遮光层，所述遮光层能减少所述漏电流，进而避免所述显示面板的串扰现象。
为让本揭示的上述内容能更明显易懂，下文特举优选实施例，并配合所附图式，作详细说明如下：
附图说明
图1显示现有技术中利用反相器输出扫描信号至扫描线的示意图。
图2显示根据本揭示一实施例之GOA电路的反相器的上视图。
图3显示图2沿线段AA’的剖面图。
图4显示图2沿线段BB’的剖面图。
具体实施方式
以下各实施例的说明是参考附加的图式，用以例示本揭示可用以实施的特定实施例。
请参阅图2至图4，图2显示根据本揭示一实施例之GOA电路的反相器的上视图，图3显示图2沿线段AA’的剖面图，图4显示图2沿线段BB’的剖面图。
所述GOA电路包括多个反相器且设置于一显示面板上。更明确地说，所述GOA电路设置于所述显示面板的显示区周边。
每一所述反相器包括一第一薄膜晶体管T1以及一第二薄膜晶体管T2。
所述第一薄膜晶体管T1包括一第一基板10、一第一遮光层12、至少一第一缓冲层(图中显示两第一缓冲层14、16)、一第一多晶硅层(polysilicon layer)18、一第一栅极绝缘层20、一第一栅极G1、一第一源极S1以及一第一漏极D1。
所述第一基板10为所述显示面板的阵列基板。所述第一基板10可以但不限于为玻璃基板或软性基板。
所述第一遮光层12形成于所述第一基板10上。
所述第一缓冲层14形成于所第一遮光层12上。所述第一缓冲层14可以为氧化硅层或氮化硅层。
所述第一缓冲层16形成于所述第一缓冲层14上。所述第一缓冲层16可以为氧化硅层或氮化硅层。
所述第一多晶硅层18形成于所述第一缓冲层16上的一部分。
所述第一栅极绝缘层20形成于所述第一缓冲层16上以及所述第一多晶硅层18上。
所述第一栅极G1形成于所述第一栅极绝缘层20上且电性连接至一输入端点IN。
所述第一源极S1以及所述第一漏极D1形成的位置与现有技术相同，于此不多加赘述。
所述第一源极S1电性连接至一第一直流电压源V1。所述第一漏极D1电性连接至一输出端点OUT。所述输出端点OUT电性连接至所述面板之一扫描线。
所述第二薄膜晶体管T2包括一第二基板30、一第二遮光层32、至少一第二缓冲层(图中显示两第二缓冲层34、36)、一第二多晶硅层38、一第二栅极绝缘层40、一第二栅极G2、一第二源极S2以及一第二漏极D2。
所述第二基板30为所述显示面板的阵列基板。所述第二基板30可以但不限于为玻璃基板或软性基板。所述第二基板30及所述第一基板10皆为所述显示面板的阵列基板。
所述第二遮光层32形成于所述第二基板30上。
所述第二缓冲层34形成于所第二遮光层32上。所述第二缓冲层34可以为氧化硅层或氮化硅层。
所述第二缓冲层36形成于所述第二缓冲层34上。所述第二缓冲层36可以为氧化硅层或氮化硅层。
所述第二多晶硅层38形成于所述第二缓冲层36上的一部分。
所述第二栅极绝缘层40形成于所述第二缓冲层36上以及所述第二多晶硅层38上。
所述第二栅极G2形成于所述第二栅极绝缘层40上且电性连接至所述输入端点IN。
所述第二源极S2以及所述第二漏极D2形成的位置与现有技术相同，于此不多加赘述。
所述第二源极S2电性连接至一第二直流电压源V2。所述第二漏极D2电性连接至所述输出端点OUT。
从图3及图4可知，所述第一薄膜晶体管T1及所述第二薄膜晶体管T2具有类似的结构。
本揭示之GOA电路的反相器的特点在于所述第一薄膜晶体管T1及所述第二薄膜晶体管T2的至少一者设置有遮光层。于本实施例中，所述第一薄膜晶体管T1设置有第一遮光层12，所述第二薄膜晶体管T2设置有第二遮光层32。于另一实施例中，可以仅在所述第一薄膜晶体管T1设置有第一遮光层12，所述第二薄膜晶体管T2不设置第二遮光层32。于又一实施例中，可以仅在所述第二薄膜晶体管T2设置有第二遮光层32，所述第一薄膜晶体管T1不设置第一遮光层12。
此外，于本实施例中，所述第一薄膜晶体管T1掺杂有三价元素以形成一P型薄膜晶体管。更明确地说，所述第一薄膜晶体管T1的源极S1的区域与漏极D1的区域掺杂有三价元素。三价元素例如但不限于为硼。
所述第二薄膜晶体管T2掺杂有五价元素以形成一N型薄膜晶体管。更明确地说，所述第二薄膜晶体管T2的源极S2的区域与漏极D2的区域掺杂有五价元素。五价元素例如但不限于为磷。
本揭示之GOA电路的反相器的特点在于设置所述第一遮光层12或所述第二遮光层32。所述第一遮光层12用于遮挡住所述第一薄膜晶体管T1(P型薄膜晶体管)。当所述第一薄膜晶体管(P型薄膜晶体管)T1的临界电压往正数值偏移，由于所述第一遮光层12遮挡住所述第一薄膜晶体管(P型薄膜晶体管)T1，所述第一薄膜晶体管(P型薄膜晶体管)T1的导通电流较小，所述第一薄膜晶体管(P型薄膜晶体管)T1不会导通。
因此，当一高电平讯号输入至所述第一薄膜晶体管(P型薄膜晶体管)T1的第一栅极G1时，所述第一薄膜晶体管(P型薄膜晶体管)T1不会因为临界电压往正数值偏移而导通，输入至扫描线的扫描信号仍会为图1的直流电压源VGL(低电平)。也就是说，当所述反相器的输入为高电平讯号时，所述反相器的输出为低电平讯号。所述反相器能正常实现功能(输出低电平讯号)。更明确地说，所述第一遮光层12能减少所述第一薄膜晶体管T1(P型薄膜晶体管)的漏电流，进而避免所述显示面板的串扰现象。
此外，所述第二遮光层32也能减少所述第二薄膜晶体管T2(N型薄膜晶体管)的漏电流，进而避免所述显示面板的串扰现象。
本揭示之GOA电路的反相器中，由于在P型薄膜晶体管及N型薄膜晶体管的至少一者设置遮光层，所述遮光层能减少所述漏电流，进而避免所述显示面板的串扰现象。
综上所述，虽然本揭示已以优选实施例揭露如上，但上述优选实施例并非用以限制本揭示，本领域的普通技术人员，在不脱离本揭示的精神和范围内，均可作各种更动与润饰，因此本揭示的保护范围以权利要求界定的范围为准。
Claims (10)
1.一种反相器，用于GOA电路，其特征在于，所述反相器包括：
第一薄膜晶体管，包括：
第一基板；
至少一第一缓冲层，形成于所述第一基板上；
第一多晶硅层，形成于所述至少一第一缓冲层上的一部分；
第一栅极绝缘层，形成于所述至少一第一缓冲层上以及所述第一多晶硅层上；以及
第一栅极，形成于所述第一栅极绝缘层上；以及
第二薄膜晶体管，包括：
第二基板；
至少一第二缓冲层，形成于所述第二基板上；
第二多晶硅层，形成于所述至少一第二缓冲层上的一部分；
第二栅极绝缘层，形成于所述至少一第二缓冲层上以及所述第二多晶硅层上；以及
第二栅极，形成于所述第二栅极绝缘层上，
其中所述第一薄膜晶体管进一步包括第一遮光层形成于所述第一基板及所述至少一第一缓冲层之间，及/或
所述第二薄膜晶体管进一步包括第二遮光层形成于所述第二基板及所述至少一第二缓冲层之间。
2.根据权利要求1所述的反相器，其特征在于，所述第一栅极电性连接至一输入端点，且所述第二栅极电性连接至所述输入端点。
3.根据权利要求1所述的反相器，其特征在于，所述第一薄膜晶体管进一步包括一第一源极以及一第一漏极，所述第一源极电性连接至一第一直流电压源，所述第一漏极电性连接至一输出端点，
所述第二薄膜晶体管进一步包括一第二源极以及一第二漏极，所述第二源极电性连接至一第二直流电压源，所述第二漏极电性连接至所述输出端点。
4.根据权利要求1所述的反相器，其特征在于，所述第一薄膜晶体管为P型薄膜晶体管。
5.根据权利要求1所述的反相器，其特征在于，所述第二薄膜晶体管为N型薄膜晶体管。
6.一种GOA电路，其特征在于，包括多个反相器，每一反相器包括：
第一薄膜晶体管，包括：
第一基板；
至少一第一缓冲层，形成于所述第一基板上；
第一多晶硅层，形成于所述至少一第一缓冲层上的一部分；
第一栅极绝缘层，形成于所述至少一第一缓冲层上以及所述第一多晶硅层上；以及
第一栅极，形成于所述第一栅极绝缘层上；以及
第二薄膜晶体管，包括：
第二基板；
至少一第二缓冲层，形成于所述第二基板上；
第二多晶硅层，形成于所述至少一第二缓冲层上的一部分；
第二栅极绝缘层，形成于所述至少一第二缓冲层上以及所述第二多晶硅层上；以及
第二栅极，形成于所述第二栅极绝缘层上，
其中所述第一薄膜晶体管进一步包括第一遮光层形成于所述第一基板及所述至少一第一缓冲层之间，及/或
所述第二薄膜晶体管进一步包括第二遮光层形成于所述第二基板及所述至少一第二缓冲层之间。
7.根据权利要求6所述的GOA电路，其特征在于，所述第一栅极电性连接至一输入端点，且所述第二栅极电性连接至所述输入端点。
8.根据权利要求6所述的GOA电路，其特征在于，所述第一薄膜晶体管进一步包括一第一源极以及一第一漏极，所述第一源极电性连接至一第一直流电压源，所述第一漏极电性连接至一输出端点，
所述第二薄膜晶体管进一步包括一第二源极以及一第二漏极，所述第二源极电性连接至一第二直流电压源，所述第二漏极电性连接至所述输出端点。
9.根据权利要求6所述的GOA电路，其特征在于，所述第一薄膜晶体管为P型薄膜晶体管。
10.根据权利要求6所述的GOA电路，其特征在于，所述第二薄膜晶体管为N型薄膜晶体管。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201821605866.5U CN208903642U (zh) | 2018-09-29 | 2018-09-29 | 反相器及goa电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201821605866.5U CN208903642U (zh) | 2018-09-29 | 2018-09-29 | 反相器及goa电路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN208903642U true CN208903642U (zh) | 2019-05-24 |
Family
ID=66574445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201821605866.5U Active CN208903642U (zh) | 2018-09-29 | 2018-09-29 | 反相器及goa电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN208903642U (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109243353A (zh) * | 2018-09-29 | 2019-01-18 | 武汉华星光电技术有限公司 | 反相器及goa电路 |
-
2018
- 2018-09-29 CN CN201821605866.5U patent/CN208903642U/zh active Active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109243353A (zh) * | 2018-09-29 | 2019-01-18 | 武汉华星光电技术有限公司 | 反相器及goa电路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11876099B2 (en) | Displays with silicon and semiconducting oxide thin-film transistors | |
| CN108155195B (zh) | 显示设备 | |
| US9129927B2 (en) | Organic light-emitting diode displays with semiconducting-oxide and silicon thin-film transistors | |
| US11088175B2 (en) | Display panel, method for driving the same, and display device | |
| US11705048B2 (en) | Shift register unit, circuit structure, gate drive circuit, drive circuit and display device | |
| US20160327842A1 (en) | Array Substrate and Manufacturing Method Thereof, Display Panel and Display Device | |
| US10062789B2 (en) | Thin film transistor and operating method thereof | |
| US9935127B2 (en) | Control circuit of thin film transistor | |
| CN110060998B (zh) | 一种反相电路结构、栅极驱动电路及显示面板 | |
| CN110676253A (zh) | 一种静电释放电路、阵列基板、显示面板及显示装置 | |
| CN107121852A (zh) | 一种阵列基板及液晶面板 | |
| CN103236245B (zh) | 移位寄存器单元、移位寄存器和显示装置 | |
| WO2017008336A1 (zh) | 阵列基板及驱动阵列基板的方法 | |
| CN208903642U (zh) | 反相器及goa电路 | |
| US10361317B2 (en) | Thin film transistor and method for manufacturing the same, array substrate and display device | |
| CN109243353A (zh) | 反相器及goa电路 | |
| KR20140144566A (ko) | 디스플레이 장치의 화소 소자로 사용되는 산화물 반도체 트랜지스터 및 이의 제조 방법 | |
| CN104538456B (zh) | 低温多晶硅薄膜晶体管及薄膜晶体管基板 | |
| JPS61295664A (ja) | 半導体薄膜トランジスタ | |
| CN105428369A (zh) | 阵列基板行驱动结构及显示面板 | |
| TW201545357A (zh) | 半導體結構、顯示面板及其控制方法 | |
| KR20130074979A (ko) | 산화물 반도체 박막트랜지스터의 제조 방법 | |
| KR20060083714A (ko) | 액정 표시 장치 | |
| CN108417581A (zh) | 阵列基板、显示面板和显示装置 | |
| KR20050069096A (ko) | 액정표시장치의 액티브 패턴 구조 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant |