[go: up one dir, main page]

CN1925119B - 制造半导体器件的方法 - Google Patents

制造半导体器件的方法 Download PDF

Info

Publication number
CN1925119B
CN1925119B CN2006101263230A CN200610126323A CN1925119B CN 1925119 B CN1925119 B CN 1925119B CN 2006101263230 A CN2006101263230 A CN 2006101263230A CN 200610126323 A CN200610126323 A CN 200610126323A CN 1925119 B CN1925119 B CN 1925119B
Authority
CN
China
Prior art keywords
dielectric film
semiconductor device
fin
semiconductor substrate
upper face
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2006101263230A
Other languages
English (en)
Other versions
CN1925119A (zh
Inventor
金锡必
朴允童
金元柱
朴东健
赵恩锡
成锡江
崔炳镕
金泰瑢
李忠浩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1925119A publication Critical patent/CN1925119A/zh
Application granted granted Critical
Publication of CN1925119B publication Critical patent/CN1925119B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/056—Making the transistor the transistor being a FinFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/36—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being a FinFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/031—Manufacture or treatment of data-storage electrodes
    • H10D64/035—Manufacture or treatment of data-storage electrodes comprising conductor-insulator-conductor-insulator-semiconductor structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/031—Manufacture or treatment of data-storage electrodes
    • H10D64/037—Manufacture or treatment of data-storage electrodes comprising charge-trapping insulators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Thin Film Transistor (AREA)

Abstract

提供了制造半导体器件的方法，所述半导体器件所包括的鳍型FET结构提供主体偏压控制，表现出与SOI结构相关的某些特征优点，提供增大的工作电流和/或降低的接触电阻。所述的制造半导体器件的方法包括：在第一绝缘膜的突出部分的侧壁上形成绝缘分隔体；通过以绝缘分隔体作为蚀刻掩模去除半导体衬底的暴露区域而形成第二沟槽，并由此形成与第一绝缘膜接触并由其支撑的鳍。在形成鳍之后，形成填充第二沟槽并支撑所述鳍的第三绝缘膜。之后，去除第一绝缘膜的一部分，以开放鳍之间的空间，在所述空间内可以形成包括栅极电介质、栅电极和额外接触、绝缘和存储节点结构的额外结构。

Description

制造半导体器件的方法
技术领域
本发明涉及制造半导体器件的方法，更具体而言，涉及制造包括鳍型沟道区的半导体器件的方法。
背景技术
已经制造出了具有鳍型沟道结构的场效应晶体管(下文称为鳍型FET)，其目的在于改善所得到的半导体器件中的某些器件性能参数。在授予DavidM.Fried等(“Fried”)的名称为“FIN MEMORY CELL AND METHOD OFFABRICATION”的美国专利No.6664582中公开了采用一种鳍型FET结构的存储单元的例子，在授予Bin Yu等(“Yu”)的名称为“ADDITIONAL GATECONTROL FOR A DOUBLE-GATE MOSFET”的美国专利No.6876042中可以发现另一例子，其公开了包括形成于绝缘层上的鳍的鳍型FET。
由于可以采用鳍型FET中的鳍的顶表面和侧表面作为沟道区，因此，鳍型FET能够比形成于相同表面面积内的平面晶体管具有更宽的沟道区。因此，鳍型FET能够提供增强的工作电流，由此提供与相应的平面晶体管相关的提高的性能。
但是，在Fried和Yu中公开的鳍型FET是采用绝缘体上硅(SOI)衬底制造的，其中，鳍与体衬底主体(bulk substrate bodies)绝缘。因此，不能利用主体偏压有效控制鳍型FET晶体管的阈值电压，从而使控制所得到的CMOS晶体管的阈值电压的工作复杂化了。但是，如果采用常规体衬底以实现更为有效的主体偏压控制，那么所产生的漏极耗尽区的范围的增大倾向于增大结漏电流、关闭电流(off current)和结电容，由此劣化了半导体器件的性能。此外，在高度集成的器件中，往往存在由短沟道效应导致的阈值电压的额外降低以及关闭电流的相应增大。
与鳍型FET相关的另一问题在于高接触电阻。根据Fried，例如，鳍型FET包括跨越并接触鳍的顶表面形成的位线接触。但是，由于位线仅接触鳍的狭窄的顶表面，因此，这些位线接触的电阻可能非常高，并且倾向于劣化所得器件的性能。可以修改鳍的构造，例如，可以使鳍弯曲，从而增大可用来形成位线接触的区域，并降低接触电阻。但是，对鳍结构的重新配置倾向于提高半导体器件制造的复杂性，由此提高了成本并且倾向于抑制成品率。
根据Yu，可以提高与鳍接触的源极区和漏极区的尺寸以提供更大的接触面积。但是，随着增大鳍之间的距离以适应放大的源极区和漏极区，所得鳍型FET器件的总体集成程度将被降低。
与制造鳍型FET相关的另一问题在于损害和/或毁坏了从衬底突出的薄鳍。这样的损害或毁坏的可能性随着鳍的宽度的下降而提高。例如，如Fried中示出的，延长的鳍从衬底突出，并且最初并未配有任何支撑或加固结构。因此，按照Fried的建议形成鳍所产生的鳍结构易于受到机械损坏，并且在后续制造工艺中也可能受到毁坏或遭受损害。
发明内容
本发明的示例实施例包括制造半导体器件的方法，所述半导体器件提供了主体偏压控制，采用了SOI结构，展现了提高的工作电流和降低的接触电阻。
根据本发明的示例实施例的半导体器件的制造方法包括：在半导体衬底的第一沟槽内形成第一绝缘膜，所述第一绝缘膜的突出部分延伸至所述半导体衬底的表面之上；邻接所述第一绝缘膜的突出部分的侧壁形成第二绝缘层分隔体，其中，所述分隔体覆盖所述半导体衬底的第一表面区域，暴露其第二表面区域；利用第二绝缘层分隔体作为蚀刻保护膜去除位于第二表面区域之下的半导体衬底部分而形成第二沟槽，由此形成邻接所述第一绝缘膜的对立侧(opposite sides)的一对鳍；形成填充第二沟槽的第三绝缘膜；去除所述第一绝缘膜的上部，以形成残余第一绝缘膜并暴露相对的鳍的侧壁的部分；在所述鳍的侧壁的暴露部分上形成诸如栅极电介质的绝缘层；以及形成位于所述一对鳍之间并且通过所述绝缘层与所述一对鳍绝缘的栅电极。
根据本发明示例实施例的半导体器件的另一种制造方法包括在所述栅极绝缘膜和所述栅电极之间形成与所述栅电极绝缘的存储节点。
根据本发明的示例实施例的半导体器件的另一种制造方法包括：在形成于半导体衬底中的第一沟槽内形成第一绝缘膜，其中，所述第一绝缘膜的部分突出至所述半导体衬底的表面之上；在所述第一绝缘膜的突出部分的两个侧壁上形成第二绝缘层分隔体，所述分隔体覆盖所述半导体衬底的第一部分，暴露所述半导体衬底的第二部分；通过去除所述半导体衬底的暴露的第二部分的一部分形成第二沟槽，其中，采用第二绝缘层分隔体作为蚀刻保护膜，形成邻接所述第一绝缘膜的对立侧的一对鳍；形成填充第二沟槽的第三绝缘膜；形成暴露所述第一绝缘膜并覆盖所述第三绝缘膜的蚀刻掩模；将暴露的第一绝缘膜蚀刻至位于所述第三绝缘膜的表面之下的预定深度；在位于所述一对鳍之间的残余第一绝缘膜上形成栅电极，其中，所述栅电极与所述一对鳍绝缘；以及，在位于所述一对鳍之间的所述栅电极的对立侧上形成源极接触插塞和漏极接触插塞，其中，所述接触插塞与所述一对鳍的对立侧壁的部分电接触。
根据本发明的方法的其他示例实施例可以包括这样的工艺：其中，可以形成用于进一步暴露一对鳍的蚀刻掩模；其中，可以形成与一对鳍接触的蚀刻掩模的侧壁；或者其中，可以形成为一对鳍提供额外覆盖的蚀刻掩模。此外，如本文所使用的，术语“层”是指跨越表面形成的材料的连续块，而术语“膜”和“图案”是指在去除了层的部分之后层的残余部分，例如其可以通过对暴露的光致抗蚀剂层显影，蚀刻局部受到蚀刻掩模保护的层和/或在平面化处理过程中去除层的上部而实现。类似地，为了便于参考，可以将邻接第一绝缘膜形成的鳍的侧壁称为“内侧”侧壁，而可以将邻接第三绝缘膜的那些侧壁称为“外侧”侧壁。与这些术语一致，内侧侧壁将隔着去除第一绝缘膜的一部分后形成的空间彼此相对。
附图说明
在下文中将参考附图更为充分地说明可以在对本发明的实践中采用的方法的示例实施例以及鳍型结构和包括这样的结构的半导体器件的示例实施例，在附图中：
图1到10为透视图，示出了根据本发明的示例实施例的半导体器件的制造方法；
图11到13为透视图，示出了根据本发明的另一示例实施例的半导体器件的制造方法；
图14为透视图，示出了根据本发明的另一示例实施例的半导体器件的制造方法；
图15为透视图，示出了根据本发明的另一示例实施例的半导体器件的制造方法；以及
图16为透视图，示出了根据本发明的另一示例实施例的半导体器件的制造方法。
应当指出，这些附图的目的在于对本发明的某些示例实施例的方法和材料的一般特征进行图示，以补充下文提供的文字描述。但是，这些附图不是按比例的，不能精确反映任何指定实施例的特征，不应将其解释为对本发明范围内的实施例的数值范围或属性的界定或限制。具体而言，为了清晰起见可以减小或夸大层或区域的相对厚度和定位。在各附图中采用类似或相同的附图标记的目的在于标示类似或相同元件或特征的存在。
具体实施方式
下文中将参考附图更为充分地描述本发明，附图中展示了本发明的某些示例实施例。本领域技术人员将理解，可以以很多种不同的形式体现本发明，因此，不应将本发明视为仅限于示例实施例。提供这些示例实施例是为了使本公开透彻和完全，由此充分地把本发明的原理传达给本领域的技术人员。
根据本发明的实施例的半导体器件可以是具有鳍结构的场效应晶体管(下文称为鳍型FET)，其中，采用鳍作为沟道区并/或由鳍形成存储器件单元的一部分。存储器件可以是随机存取存储器，例如：动态随机存取存储器(DRAM)、相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)、铁电随机存取存储器(FeRAM)或NOR型闪速存储器。
第一示例实施例
图1到10为透视图，示出了根据本发明的第一示例实施例的半导体器件的制造方法。如图1所示，在半导体衬底110上形成硬掩模图案115。半导体衬底110可以由单种半导体材料，例如体硅或体硅-锗形成，或者可以具有更为复杂的结构，其中，例如，在体硅或体硅-锗上设置硅或硅-锗外延层。硬掩模图案115可以界定将要形成第一沟槽120(参见图2)的区域。例如，硬掩模图案115可以是线图案或包括多个直线的图案，尽管图1示出了两条直线。
在半导体衬底110上形成硬掩模层(未示出)并对其构图，由此形成硬掩模图案115。可以采用常规光刻和蚀刻技术实施构图操作。硬掩模层可以由相对于半导体衬底110表现出蚀刻选择性的材料形成，即，掩模材料的去除要比半导体衬底更为缓慢。硬掩模层可以是，例如，氮化物层或氮氧化物层。
如图2所示，之后采用硬掩模图案115作为蚀刻保护膜去除半导体衬底110的暴露部分，以形成第一沟槽120。第一沟槽120的深度通常对应于接下来形成的鳍105a和105b的预期高度(参见图5)。尽管在附图中示出了单个第一沟槽120，但是可以跨越衬底表面排列多个第一沟槽120，其中可以包括具有不同构造和/或不同的沟槽至沟槽间隔的第一沟槽。
如图3所示，在衬底上形成具有足以填充第一沟槽120的厚度的第一绝缘膜125。具体而言，在图2所示的结构的整个顶表面上淀积第一绝缘层(未示出)，以填充至少第一沟槽120。第一绝缘层可以是，例如，氧化物层。接下来，去除第一绝缘层的上部，以暴露硬掩模图案115的上部表面(uppersurface)，由此形成第一绝缘膜125并提供平面化的表面。例如，可以采用回蚀(etch-back)法或化学机械抛光(CMP)法实施平面化工艺。
之后，在不去除对应厚度的第一绝缘膜125的情况下去除硬掩模图案115。因此，第一绝缘膜125填充了第一沟槽120，第一绝缘膜125包括从周围的半导体衬底110的顶表面突出的上部。通常将采用蚀刻工艺相应地去除硬掩模图案115，所述蚀刻工艺展示了硬掩模图案相对于第一绝缘膜125的蚀刻选择性。例如，如上所述，如果第一绝缘膜125为氧化物层，那么硬掩模图案115可以是氮氧化物层或氮化物层。
如图4所示，邻接从半导体衬底110突出的第一绝缘膜125的上部的侧壁127形成第二绝缘层分隔体130。每一第二绝缘层分隔体130覆盖与第一绝缘膜125邻接的半导体衬底110的顶表面的部分，所述分隔体的宽度通常对应于将要形成的鳍105a和105b的宽度(参见图5)。暴露半导体衬底110的顶表面的其余部分。
可以采用常规方法形成第二绝缘层分隔体130，在所述常规方法中，在如图3所示的结构上形成保形材料层，之后对其蚀刻以去除所述层的大部分。例如，在图3的结构之上形成第二绝缘层(未示出)，之后对其进行各向异性蚀刻，以暴露半导体衬底110的其余表面部分。作为各向异性蚀刻的方向性蚀刻特征的结果，将邻接第一绝缘膜125的突出部分的侧壁127形成第二绝缘层分隔体130。也就是说，可以采用自对准方式在第一绝缘膜125的突出部分的侧壁127上形成第二绝缘层分隔体130。
可以通过控制包括，例如，第一绝缘膜125的突出部分的高度、第二绝缘层(未示出)的厚度和蚀刻工艺的各向异性特性的因素决定第二绝缘层分隔体130的宽度。例如，第二绝缘层可以是，例如，氮化物层或氮氧化物层，并且可以控制尺寸大小来产生具有亚微米宽度的鳍。
如图5所示，采用第二绝缘层分隔体130作为蚀刻保护膜对半导体衬底110的暴露部分进行蚀刻以形成第二沟槽133和从半导体衬底110的剩余主体102突出的一对鳍105a和105b。也就是说，半导体衬底110包括剩余主体102和邻接第一绝缘膜125的一对鳍105a和105b。
每一鳍105a和105b的第一侧面接触第一绝缘膜125并由其支撑。通过第一绝缘膜提供的支撑提高了鳍对机械损坏的抵抗力，并且允许增大鳍的高度和/或降低鳍的宽度，即，由此相对于不被支撑的鳍提高了所述鳍的高宽比(h/w)。因此，可以减少对鳍105a和和105b的损害或毁坏。
尽管在附图中示出了一对鳍105a和105b，但是本领域技术人员将认识到，可以将多个第一绝缘膜125布置成阵列，在每一第一绝缘膜125的侧壁上形成相应的一对鳍105a和105b。
如图6所示，之后形成掩埋绝缘膜135，其厚度足以填充第二沟槽133。具体而言，在如图5所示的结构的整个顶表面上形成第三绝缘层(未示出)，例如，氧化硅，其厚度足以填充至少第二沟槽133。之后，去除这一第三绝缘层的上部，以暴露鳍105a和105b的顶表面，由此形成掩埋绝缘膜135并为后续处理提供平面化表面。本领域技术人员将认识到，掩埋绝缘膜135将倾向于将该对鳍105a和105b与在邻接的第一绝缘膜125(未示出)上形成鳍对分隔开。
如图7所示，之后形成暴露第一绝缘膜125的蚀刻掩模140，同时保护掩埋绝缘膜135。例如，在图6所示的结构的整个顶表面上形成蚀刻掩模层(未示出)，并采用常规手段对其构图以形成蚀刻掩模140。
蚀刻掩模层通常由相对于第一绝缘膜125具有蚀刻选择性的材料形成。例如，蚀刻掩模层可以是与能够实施的湿法蚀刻工艺结合使用的光致抗蚀剂层。在湿法刻蚀工艺种，可以在不去除蚀刻掩模140的情况下，采用蚀刻剂，例如，稀释的HF或缓冲氧化物蚀刻剂(BOE)去除第一绝缘膜125。
如图8所示，之后，利用蚀刻掩模140作为蚀刻保护膜去除第一绝缘膜125的暴露部分的第一厚度，以暴露第一沟槽的上部120′和包括第一绝缘膜125的残留部分的器件绝缘膜125′。第一沟槽120的上部120′由器件绝缘膜125′以及鳍105a和105b的上部划定边界。如图8所示，通过器件绝缘膜125′和掩埋绝缘膜135二者支撑鳍105a和105b。
如图9所示，之后，可以在鳍105a和105b之间的器件绝缘膜125′上形成栅电极150和栅极绝缘膜145。在栅极绝缘膜145之间设置栅电极150，由此将其与鳍105a和105b电绝缘。还通过器件绝缘膜125′将栅电极150与主体102电绝缘。可以采用面对所述栅电极150的侧壁的鳍105a和105b的部分作为沟道区(未示出)。
例如，在暴露于第一沟槽120的上部120′中的鳍105a和105b的上部上形成栅极绝缘层(未示出)。例如，可以通过对暴露的鳍105a和105b的表面热氧化形成栅极绝缘层。在栅极绝缘层上形成栅电极层(未示出)，其厚度至少足以填充第一沟槽120的上部120′。栅电极层可以是，例如，多晶硅层。之后，去除栅电极层的上部，以暴露掩埋绝缘膜135的上部表面，并为后续处理提供平面化的表面。之后，对栅电极层的剩余部分和栅极绝缘层进行构图和蚀刻，以形成栅极绝缘膜145和栅电极150。
如图10所示，之后，可以在位于栅电极150的相对侧的第一沟槽120的上部120′内形成源极接触插塞155和漏极接触插塞160。源极接触插塞155电连接到鳍105a和105b，接触区域起着源极区(未示出)的作用。类似地，漏极接触插塞160电连接到鳍105a和105b，接触区域变为漏极区(未示出)。
例如，源极区和漏极区可以是掺有杂质的鳍105a和105b的部分。源极区和漏极区可以掺有相同的一种或多种导电杂质，例如，一种或多种n型杂质或p型杂质。
由于源极接触插塞155和漏极接触插塞160同时连接至鳍105a和105b的两个内侧，因此，相对于常规鳍型FET接触而言，源极接触插塞155和源极区之间以及漏极接触插塞和漏极区之间的接触电阻将降低。诸如接触电阻的寄生电阻的影响随着半导体器件集成度的提高倾向于增大，并且将制约所得到的器件的运行速度。因此，通过源极接触插塞155和漏极接触插塞160提供的降低的接触电阻将倾向于减少高度集成的半导体器件中的寄生电阻因素，由此提高其运行速度。
具体而言，在栅电极150的两侧形成覆盖第一沟槽的上部120′的层间绝缘层(未示出)。接下来，可以通过层间绝缘层形成源极接触孔(未示出)和漏极接触孔(未示出)。之后在经过构图的层间绝缘层上形成导电插塞层(未示出)，其具有的厚度足以至少填充源极接触孔和漏极接触孔。之后，去除导电插塞层的上部，以暴露鳍105a和105b的上部表面，由此形成源极接触插塞155和漏极接触插塞160，并为后续处理提供平面化表面。
导电插塞层可以包括从一集合中选出的一种或多种材料，所述集合包括但不限于：掺有杂质的多晶硅、金属、金属氮化物和金属硅化物，所述导电插塞层可以具有包括粘附层、阻挡层和/或主导电层(primary conductivelayer)的组合的多层结构。在这种情况下，可以在源极接触插塞155和栅电极150之间以及漏极接触插塞160和栅电极150之间形成层间绝缘层。
可以采用本领域技术人员公知的制造功能性半导体器件所必须的结构的制作方法完成所述半导体器件。例如，如果半导体器件是包括鳍型FET的逻辑器件，那么可以形成连接至源极接触插塞155、漏极接触插塞160和栅电极150的常规多层金属线路结构，以提供预期的功能。
或者，如果半导体器件是包括鳍型FET的存储器件，例如，动态随机存取存储器(DRAM)、电阻随机存取存储器(RRAM)、铁电随机存取存储器(FeRAM)或相变随机存取存储器(PRAM)，那么接下来可以在源极接触插塞155或漏极接触插塞160上形成存储节点(未示出)。此外，如果半导体器件是闪速存储器或硅氧化物氮化物氧化物半导体(SONOS)存储器件，那么接下来可以在栅电极150和栅极绝缘膜145之间形成用于存储或俘获电荷的存储节点(未示出)。本领域技术人员将认识到，这样的存储节点应当与栅电极150绝缘，因此，其应当在形成栅电极150之前形成。
在下文中，将参考图10对根据本发明的示例实施例的半导体器件的结构和运行予以说明。如图10所示，所得到的鳍型FET结构包括依次形成的鳍105a和105b、掩埋绝缘膜135和栅电极150。应当注意，鳍105a和105b电连接到主体102的下部，正是这一与常规SOI结构(其中鳍105a和105b与主要半导体主体绝缘)的差异为根据本发明制造的器件提供了一些优点。但是，由于连接至主体102的鳍105a和105b的部分的截面面积与鳍105a和105b的整个表面面积相比是非常小的，因此，根据本发明的示例实施例的半导体器件能够显示出类似于SOI的行为。
具体而言，在半导体器件的运行过程中，鳍105a和105b中的沟道区以及源极区和漏极区的耗尽区可以受到限制。具体而言，随着鳍105a和105b的宽度的降低，器件主体部分内的相应耗尽区的效应也将降低。例如，在鳍105a和105b的宽度方向上，器件运行过程中产生的耗尽区的范围受到了限制，但是，其可以沿鳍105a和105b的高度方向形成。此外，随着鳍105a和105b的宽度的降低，沿宽度方向形成的耗尽区的影响将进一步降低。
因此，尽管鳍105a和105b电连接到主体102，但是半导体衬底110能够更多地表现出类似SOI的性能，其中，可以降低与扩展的耗尽区相关的关闭电流、接触漏电流和/或接触电容。结漏电流的减小能够提高诸如存储器件的半导体器件的感测裕量(sensing margin)，并降低器件功耗。此外，能够降低半导体器件中与更高的集成度相关的短沟道效应。
不过，可以通过向主体102上施加电压向鳍105a和105b施加主体偏压。因此，能够相对于SOI构造改善对采用这一结构的诸如CMOS鳍型FET的半导体器件的阈值电压的控制。例如，采用这样的方式控制NMOS鳍型FET和PMOS鳍型FET之间的主体偏压，使得它们各自的阈值电压相似。
第二示例实施例
图11到13为透视图，示出了根据本发明的另一示例实施例的半导体器件的制造方法。由于第二示例实施例是第一示例实施例的变型，因此，可以参考就第一示例实施例详细描述的半导体器件的结构和运行来描述根据本发明的第二示例实施例的半导体器件的结构和运行，其中采用相应的附图标记指示相应的元件。
如图1-5所示，随着对第二沟槽133的蚀刻，由半导体衬底的残余部分形成了接触第一绝缘膜125的侧壁并从主体102突出的一对鳍105a和105b。如图11所示，与第一示例实施例不同的是，在图5的结构之上形成了诸如氮化物层或氮氧化物层的衬垫(pad)绝缘层165。之后在衬垫绝缘层165上形成第三绝缘层(未示出)，其厚度足以填充至少第二沟槽133的剩余部分。之后，去除第三绝缘层的上部，以暴露衬垫绝缘层165的上部表面，由此形成掩埋绝缘膜135并为后续处理提供平面化表面。如图12所示，之后，可以利用衬垫绝缘层165作为蚀刻保护膜去除在鳍105a和105b上形成的掩埋绝缘膜135的上部。
如图13所示，在图12所示的结构上形成蚀刻掩模层(未示出)。蚀刻掩模层可以由相对于第一绝缘膜125具有蚀刻选择性的材料形成。蚀刻掩模层可以是，例如，氮化物层或氮氧化物层。之后，去除蚀刻掩模层的上部以暴露第一绝缘膜125，由此形成蚀刻掩模140a并为后续处理提供平面化表面。
接下来，将通过实施第一示例实施例的图8-10所示的工艺完成根据本发明的示例实施例的半导体器件。根据本发明的第二示例实施例，可以以自对准的方式形成覆盖掩埋绝缘膜135以及鳍105a和105b的蚀刻掩模140a。因此，能够防止蚀刻掩模140a的错位(misalignment)。应当理解，如果蚀刻掩模无意中暴露了掩埋绝缘膜的表面的一部分，那么在后续蚀刻过程中可能将一部分掩埋绝缘膜135连同第一绝缘膜125的上部一起去除。类似地，如果蚀刻掩模无意中覆盖了第一绝缘膜125的一部分，那么在去除第一绝缘膜125的上部以暴露第一沟槽120的上部120′时，可能无法去除第一绝缘膜125的被覆盖的部分。但是，凭借自对准蚀刻掩模140a能够减少或避免与蚀刻图案与下部结构的此类错位相关的问题，由此提高了工艺裕量、工艺成品率和所得半导体器件的可靠性。
第三示例实施例
图14为透视图，示出了根据本发明的另一示例实施例的半导体器件的制造方法。由于第三示例实施例是第一和第二示例实施例的变型，因此，可以参考上文联系第一和第二示例实施例详细描述的半导体器件的结构和运行来描述根据本发明的第三示例实施例的半导体器件的结构和运行，其中采用相应的附图标记指示相应的元件。
如图1-5所示，蚀刻第二沟槽133形成了与第一绝缘膜125的侧壁邻接并从衬底110的残余主体102部分突出的一对鳍105a和105b。如图12所示，之后去除掩埋绝缘膜135的上部。但是，与根据本发明的方法的第三示例实施例一致的是，将要相对于在第二示例实施例中采用的蚀刻工艺去除更多的掩埋绝缘膜135。因此，在第三示例实施例中，将暴露一部分形成于鳍105a和105b的侧壁的上部上的衬垫绝缘层165。
如图14所示，之后，在图12所示的暴露了形成于鳍105a和105b的侧壁上的衬垫绝缘层165的结构上形成蚀刻掩模层(未示出)。蚀刻掩模层可以是，例如，氮化物层或氮氧化物层。之后，去除蚀刻掩模层和第一绝缘膜125的上部以暴露鳍105a和105b的上部表面，由此形成蚀刻掩模140b并为后续处理提供平面化表面。蚀刻掩模140b和衬垫绝缘层165可以由诸如氮化物的相同的材料层形成。在这种情况下，可以形成接触鳍105a和105b的侧壁的氮化物层。
根据第三示例实施例，与第二示例实施例类似，可以以自对准方式形成蚀刻掩模140b。因此，第三示例实施例将在减少与蚀刻掩模的错位相关的缺陷方面相对于第二示例实施例显示出所指出的优点。但是，在第三示例实施例中，暴露了鳍105a和105b的上部，因此，允许将暴露的鳍105a和105b的上部配置为额外的沟道区。
第四示例实施例
图15为透视图，示出了根据本发明的另一示例实施例的半导体器件的制造方法。由于第四示例实施例是第一示例实施例的变型，因此，将参考上文联系第一示例实施例详细描述的半导体器件的结构和运行来描述根据本发明的第四示例实施例的半导体器件的结构和运行，其中采用相应的附图标记指示相应的元件。
如图1-5所示，随着对第二沟槽133的蚀刻，形成了邻接第一绝缘膜125的侧壁并从半导体衬底110的残余主体102部分突出的一对鳍105a和105b。如图15所示，之后在图5的结构上形成第三绝缘层(未示出)，其厚度足以填充至少第二沟槽133。第三绝缘层可以由诸如氮化物层或氮氧化物层的，相对于诸如氧化物层的第一绝缘膜125具有蚀刻选择性的材料形成。
之后去除第三绝缘层的上部以暴露第一绝缘膜125的上部表面，由此同时形成接触鳍105a和105b的两侧壁的掩埋绝缘膜135a以及设置在掩埋绝缘膜135a和鳍105a、105b的上部表面上的蚀刻掩模140c。尽管掩埋绝缘膜135a和蚀刻掩模140c由相同的层构成，但是由虚线表示不同的功能部分以简化后续讨论。
可以通过实施图8-10所示的工艺或其等价工艺，根据联系本发明的第一示例实施例详细说明的工艺完成对半导体器件的制作。对于根据第四示例实施例制作的器件，可以在掩埋绝缘膜135a和鳍105a、105b的上部表面上形成自对准蚀刻掩模140c。因此，第四示例实施例将在减少与蚀刻掩模的错位相关的缺陷方面显示出上文针对第二和第三示例实施例详细说明的优点。
第五示例实施例
图16为透视图，示出了根据本发明的另一示例实施例的半导体器件的制造方法。由于第五示例实施例是第一示例实施例的变型，因此，将参考上文联系第一示例实施例详细描述的半导体器件的结构和运行来描述根据本发明的第五示例实施例的半导体器件的结构和运行，其中采用相应的附图标记指示相应的元件。
如图15所示，可以扩展使第三绝缘层平面化的工艺，以去除第一绝缘膜125的上部，并暴露鳍105a和105b的上部表面。如图16所示，在鳍105a和105b的侧壁上形成掩埋绝缘膜135a，但是在鳍105a和105b的上部表面上不设置蚀刻掩模。但是，通过选择相对于形成第一绝缘膜125的材料具有蚀刻选择性的用于形成掩埋绝缘膜135a的材料，掩埋绝缘膜135a基本能够起到蚀刻掩模的作用。
根据第五示例实施例，可以以自对准方式形成掩埋绝缘膜135a，掩埋绝缘膜135a能够在某种程度上起到蚀刻掩模的作用，可以凭借其暴露与掩埋绝缘膜135a相反的鳍105a和105b的上部。因此，在减少与蚀刻掩模的错位相关的缺陷方面，第五示例实施例能够提供一些与通过第三和第四示例实施例提供的相同的优点，但是其具有复杂性较低的处理过程。
根据本发明的示例实施例，可以制造诸如储存器件和/或逻辑器件的各种包含鳍型FET结构的半导体器件。此外，根据本发明的随机存取存储器可以具有NOR型阵列结构，其中，以矩阵方式排列单位单元。
尽管已经参考其某些示例实施例特别展示和描述了本发明，但是本领域的普通技术人员的将要理解，可以在其中做出多种形式和细节上的变化而不脱离由权利要求所限定的本发明的精神和范围。

Claims (17)

1.一种制造半导体器件的方法，包括：
在半导体衬底中形成具有第一深度的第一沟槽；
在所述第一沟槽内形成第一绝缘膜，使所述第一绝缘膜的上部延伸至由所述半导体衬底的上部表面界定的平面之上；
邻接所述第一绝缘膜的所述上部上的侧壁形成绝缘分隔体，使所述分隔体跨越所述半导体衬底的所述上部表面的第一部分延伸，并且暴露所述半导体衬底的所述上部表面的第二部分；
去除位于所述半导体衬底的所述上部表面的所述第二部分之下的所述半导体衬底的第一厚度以形成第二沟槽结构，由此形成邻接所述第一绝缘膜的对立侧壁的一对鳍；
以第三绝缘膜填充所述第二沟槽结构；
去除所述第一绝缘膜的上部，而基本保持所述第三绝缘膜的厚度，以形成残余的第一绝缘膜并暴露所述鳍的位于所述残余的第一绝缘膜之上的侧壁部分；
在所述鳍的侧壁的暴露部分上形成栅极绝缘层；以及
形成在所述一对鳍之间并且通过所述栅极绝缘层与所述一对鳍绝缘的栅电极。
2.根据权利要求1所述的制造半导体器件的方法，其中，形成所述第一绝缘膜还包括：
在所述半导体衬底上形成硬掩模图案；
采用所述硬掩模图案作为蚀刻保护膜蚀刻所述半导体衬底以形成所述第一沟槽；
以第一绝缘层填充所述第一沟槽；
去除所述第一绝缘层的上部，以暴露所述硬掩模图案的上部表面并形成所述第一绝缘膜；以及
去除所述硬掩模图案。
3.根据权利要求1所述的制造半导体器件的方法，其中，形成所述绝缘分隔体还包括：
在所述第一绝缘膜和所述半导体衬底的所述上部表面之上形成第二绝缘层；以及
采用各向异性蚀刻去除所述第二绝缘层的部分以暴露所述半导体衬底的所述上部表面的所述第二部分。
4.根据权利要求3所述的制造半导体器件的方法，其中：
所述第二绝缘层是从由氮化物层和氮氧化物层构成的集合中选出的。
5.根据权利要求1所述的制造半导体器件的方法，其中：
所述第一绝缘膜的所述上部的去除采用湿法蚀刻工艺。
6.根据权利要求5所述的制造半导体器件的方法，其中：
所述第一绝缘膜包括氧化物层，所述第三绝缘膜包括氮化物层，且采用包括HF的蚀刻剂实施所述湿法蚀刻。
7.根据权利要求1所述的制造半导体器件的方法，还包括：
在所述栅电极和所述栅极绝缘层之间形成存储节点，其中所述存储节点与所述栅电极电绝缘。
8.一种制造半导体器件的方法，包括：
在半导体衬底中形成第一沟槽；
在所述第一沟槽中形成顶部从所述半导体衬底突出的第一绝缘膜；
邻接所述第一绝缘膜的所述顶部上的侧壁形成绝缘分隔体；
通过去除不受所述绝缘分隔体保护的所述半导体衬底的部分形成第二沟槽，由此形成邻接所述第一绝缘膜并从所述半导体衬底的残余主体延伸的一对鳍；
以第三绝缘膜填充所述第二沟槽结构；
形成暴露所述第一绝缘膜的上部表面并保护所述第三绝缘膜的上部表面的蚀刻掩模；
去除所述第一绝缘膜的上部，以形成残余的第一绝缘膜并开放位于所述鳍的暴露的上部内侧侧壁部分之间的空间；
在所述的残余第一绝缘膜上形成栅电极，所述栅电极与所述鳍电绝缘；
在位于所述栅电极的第一侧的所述残余第一绝缘膜上形成源极接触插塞；以及
在位于所述栅电极的第二侧的所述残余第一绝缘膜上形成漏极接触插塞，
其中，所述源极接触插塞和所述漏极接触插塞二者均与所述一对鳍的暴露的上部侧壁部分电接触。
9.根据权利要求8所述的制造半导体器件的方法，其中：
所述蚀刻掩模暴露所述鳍的上部表面。
10.根据权利要求9所述的制造半导体器件的方法，其中：
所述蚀刻掩模沿所述一对鳍的外侧侧壁延伸。
11.根据权利要求8所述的制造半导体器件的方法，其中：
所述蚀刻掩模保护所述一对鳍的上部表面。
12.根据权利要求11所述的制造半导体器件的方法，其中，形成所述第三绝缘膜还依次包括：
在所述第一绝缘膜、所述一对鳍和所述半导体衬底的所述残余主体的暴露表面之上形成中间绝缘层；
在所述中间绝缘层之上形成第三绝缘层以填充所述第二沟槽；
去除所述第三绝缘层的上部，以暴露位于所述第一绝缘膜之上的所述中间绝缘层的表面部分，从而形成所述第三绝缘膜并形成平面化表面；
去除所述第三绝缘膜的上部；
形成蚀刻保护层；以及
去除所述蚀刻掩模层的上部，以形成暴露所述第一绝缘膜的上部表面的蚀刻掩模。
13.根据权利要求12所述的制造半导体器件的方法，其中，去除所述第三绝缘层的上部还包括：
在形成所述蚀刻保护层之前，建立位于由所述的一对鳍的上部表面界定的平面之下的所述第三绝缘膜的上部表面。
14.根据权利要求12所述的制造半导体器件的方法，其中：
去除所述蚀刻掩模层的上部，以形成蚀刻掩模并暴露所述中间绝缘层的上部表面。
15.根据权利要求11所述的制造半导体器件的方法，其中：
所述蚀刻掩模和所述第三绝缘膜由绝缘材料形成。
16.根据权利要求15所述的制造半导体器件的方法，其中，形成所述蚀刻掩模和所述第三绝缘膜包括：
以所述第三绝缘层填充所述第二沟槽；并且
去除所述第三绝缘层的上部，以形成暴露所述蚀刻掩模和所述第一绝缘膜的上部表面的平面化表面。
17.根据权利要求16所述的制造半导体器件的方法，其中：
所述第三绝缘层为氮化物层。
CN2006101263230A 2005-08-30 2006-08-30 制造半导体器件的方法 Active CN1925119B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020050079993A KR100657969B1 (ko) 2005-08-30 2005-08-30 한 쌍의 핀-타입 채널 영역들에 대응하는 단일 게이트전극을 갖는 반도체 소자의 제조 방법
KR79993/05 2005-08-30

Publications (2)

Publication Number Publication Date
CN1925119A CN1925119A (zh) 2007-03-07
CN1925119B true CN1925119B (zh) 2010-12-08

Family

ID=37733423

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2006101263230A Active CN1925119B (zh) 2005-08-30 2006-08-30 制造半导体器件的方法

Country Status (4)

Country Link
US (2) US7419859B2 (zh)
JP (1) JP2007067391A (zh)
KR (1) KR100657969B1 (zh)
CN (1) CN1925119B (zh)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130082232A1 (en) 2011-09-30 2013-04-04 Unity Semiconductor Corporation Multi Layered Conductive Metal Oxide Structures And Methods For Facilitating Enhanced Performance Characteristics Of Two Terminal Memory Cells
KR100657969B1 (ko) * 2005-08-30 2006-12-14 삼성전자주식회사 한 쌍의 핀-타입 채널 영역들에 대응하는 단일 게이트전극을 갖는 반도체 소자의 제조 방법
US7648915B2 (en) * 2007-01-12 2010-01-19 Micron Technology, Inc. Methods of forming semiconductor constructions, and methods of recessing materials within openings
US9159808B2 (en) * 2009-01-26 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Selective etch-back process for semiconductor devices
US8088660B1 (en) * 2010-12-15 2012-01-03 Infineon Technologies Austria Ag Method for producing a plug in a semiconductor body
CN102956496B (zh) * 2011-08-30 2015-06-03 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的制造方法、鳍式场效应晶体管
US9287385B2 (en) * 2011-09-01 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-fin device and method of making same
CN103022041B (zh) * 2011-09-22 2015-10-14 上海华虹宏力半导体制造有限公司 Sonos非挥发性存储器
CN103094112B (zh) * 2011-10-31 2015-11-25 中芯国际集成电路制造(上海)有限公司 鳍式晶体管的鳍部的形成方法
CN104011841B (zh) 2011-12-21 2018-01-26 英特尔公司 用于形成金属氧化物半导体器件结构的鳍的方法
CN103187260B (zh) * 2011-12-31 2016-03-16 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
FR2995140A1 (fr) * 2012-09-04 2014-03-07 St Microelectronics Sa Transistor mos a grille flottante
CN103779210A (zh) * 2012-10-18 2014-05-07 中国科学院微电子研究所 FinFET鳍状结构的制造方法
US8766363B2 (en) 2012-11-07 2014-07-01 International Business Machines Corporation Method and structure for forming a localized SOI finFET
US8987823B2 (en) 2012-11-07 2015-03-24 International Business Machines Corporation Method and structure for forming a localized SOI finFET
CN104037085A (zh) * 2013-03-07 2014-09-10 中国科学院微电子研究所 半导体器件制造方法
US8969155B2 (en) 2013-05-10 2015-03-03 International Business Machines Corporation Fin structure with varying isolation thickness
US9142474B2 (en) 2013-10-07 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Passivation structure of fin field effect transistor
US9287262B2 (en) 2013-10-10 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Passivated and faceted for fin field effect transistor
JP2015082564A (ja) * 2013-10-22 2015-04-27 ソニー株式会社 メモリセル構造、メモリ製造方法、メモリ装置
US9564443B2 (en) 2014-01-20 2017-02-07 International Business Machines Corporation Dynamic random access memory cell with self-aligned strap
US9773869B2 (en) * 2014-03-12 2017-09-26 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US9559192B1 (en) 2015-11-18 2017-01-31 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device
CN112670180B (zh) * 2019-10-16 2024-08-23 长鑫存储技术有限公司 存储器、半导体器件及其制造方法
US11923458B2 (en) * 2021-06-02 2024-03-05 International Business Machines Corporation FeFET with double gate structure
CN120741106B (zh) * 2025-09-03 2025-11-11 胜科纳米(苏州)股份有限公司 一种表面非平整材料的dsims样品制备方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6124729A (en) 1998-02-27 2000-09-26 Micron Technology, Inc. Field programmable logic arrays with vertical transistors
JP4044276B2 (ja) * 2000-09-28 2008-02-06 株式会社東芝 半導体装置及びその製造方法
US6610576B2 (en) * 2001-12-13 2003-08-26 International Business Machines Corporation Method for forming asymmetric dual gate transistor
US6706571B1 (en) 2002-10-22 2004-03-16 Advanced Micro Devices, Inc. Method for forming multiple structures in a semiconductor device
KR100521377B1 (ko) * 2003-02-21 2005-10-12 삼성전자주식회사 핀 전계효과 트랜지스터의 형성방법
US7074656B2 (en) * 2003-04-29 2006-07-11 Taiwan Semiconductor Manufacturing Company, Ltd. Doping of semiconductor fin devices
KR100476940B1 (ko) * 2003-06-20 2005-03-16 삼성전자주식회사 기판으로부터 수직으로 연장된 게이트 채널을 갖는디램기억 셀 및 그 제조방법
US6888199B2 (en) * 2003-10-07 2005-05-03 International Business Machines Corporation High-density split-gate FinFET
KR100610496B1 (ko) * 2004-02-13 2006-08-09 삼성전자주식회사 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자 및 그제조방법
KR100657964B1 (ko) * 2005-07-22 2006-12-14 삼성전자주식회사 한 쌍의 핀-타입 채널 영역들에 대응하는 단일 게이트전극을 갖는 반도체 소자 및 랜덤 액세스 메모리
US7256464B2 (en) * 2005-08-29 2007-08-14 United Microelectronics Corp. Metal oxide semiconductor transistor and fabrication method thereof
KR100657969B1 (ko) * 2005-08-30 2006-12-14 삼성전자주식회사 한 쌍의 핀-타입 채널 영역들에 대응하는 단일 게이트전극을 갖는 반도체 소자의 제조 방법
US7898014B2 (en) * 2006-03-30 2011-03-01 International Business Machines Corporation Semiconductor device structures with self-aligned doped regions and methods for forming such semiconductor device structures
US7573108B2 (en) * 2006-05-12 2009-08-11 Micron Technology, Inc Non-planar transistor and techniques for fabricating the same
US7422960B2 (en) * 2006-05-17 2008-09-09 Micron Technology, Inc. Method of forming gate arrays on a partial SOI substrate
US7625776B2 (en) * 2006-06-02 2009-12-01 Micron Technology, Inc. Methods of fabricating intermediate semiconductor structures by selectively etching pockets of implanted silicon

Also Published As

Publication number Publication date
US7419859B2 (en) 2008-09-02
CN1925119A (zh) 2007-03-07
US20080293215A1 (en) 2008-11-27
KR100657969B1 (ko) 2006-12-14
US7807517B2 (en) 2010-10-05
US20070048934A1 (en) 2007-03-01
JP2007067391A (ja) 2007-03-15

Similar Documents

Publication Publication Date Title
CN1925119B (zh) 制造半导体器件的方法
KR100900831B1 (ko) 반도체 트랜지스터 제조 방법
US7309634B2 (en) Non-volatile semiconductor memory devices using prominences and trenches
US7842995B2 (en) Multi-bit non-volatile memory devices and methods of fabricating the same
JP5409997B2 (ja) ＦｉｎＦＥＴデバイス中にゲートを形成する方法、および半導体デバイスの製造方法
KR100532353B1 (ko) 핀 전계 효과 트랜지스터 및 그 제조방법
JP4904815B2 (ja) 半導体装置及びその製造方法
US7153733B2 (en) Method of fabricating fin field effect transistor using isotropic etching technique
JP2008166808A (ja) 半導体素子及びその製造方法
US20080057634A1 (en) Method For Forming Semiconductor Device
US7352037B2 (en) Semiconductor device and random access memory having single gate electrode corresponding to a pair of channel regions
US7518181B2 (en) Semiconductor memory device and methods of manufacturing and operating the same
JP2007036242A (ja) フィン型チャンネル領域を有する不揮発性メモリ素子及びその製造方法
KR20170137637A (ko) 반도체 장치 및 그 제조 방법
KR100655435B1 (ko) 비휘발성 메모리 장치 및 그 제조 방법
KR100660543B1 (ko) 낸드형 플래시 메모리 장치 및 그 제조 방법
TWI754722B (zh) 半導體裝置的布局、半導體裝置及其形成方法
KR100790905B1 (ko) 반도체 메모리 소자
KR20240130790A (ko) 기판 상에 평면 분리형 게이트 비휘발성 메모리 셀, 평면 HV 소자 및 FinFET 논리 소자를 갖는 소자를 형성하는 방법
WO2023172279A1 (en) Method of forming a device with planar split gate non-volatile memory cells, planar hv devices, and finfet logic devices on a substrate
KR20070070922A (ko) 새들형 핀 트랜지스터 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant