CN1910750A - 半导体封装件及半导体装置 - Google Patents

Abstract

本发明提供实现多片化的半导体集成电路的功能改善、小型化、系统化的封装结构。准备在表面配置多个测试用端子与多个外部连接用端子，并在背面配置多个内部连接用端子的基板；以及在表面形成与内部电路连接的多个表面端子的半导体芯片，将该半导体芯片的背面与所述基板的背面粘接，并将半导体芯片的表面端子与基板的期望的内部连接用端子连接，然后通过密封件，将半导体芯片密封于基板的背面，构成密封化的半导体封装件。另外，形成有外部连接端子并搭载于基板上的其它半导体芯片上，粘接所述密封化的半导体封装件，然后密封而作成多片化结构。

Description

半导体封装件及半导体装置

技术领域

本发明涉及密封化的半导体封装件及装有该半导体封装件的半导体装置。

背景技术

现在用的半导体器件的功能改善、小型化、系统化中将多个IC芯片直接在垂直方向叠置，并在内插基板上直接丝焊的多片化封装件以存储器种类为中心加以使用。(例如，参照专利文献1、2)。

专利文献1：日本特开2002-231885号公报

专利文献2：日本特开2002-217367号公报

发明的公开

在上述那样的传统方式中，芯片搭载面单一，因此组合到一般器件的通用性低。另外，组合多个芯片完成后进行电气检查，因此不合格品发生损耗多，且难以降低制造成本。另外，接线在内部布线的自由度低，因此需要多层结构内插基板，存在基板成本上升、封装件体积大等大型化的课题。

本发明为解决这种传统课题构思而成，通过采用预先检查并密封化的半导体封装件，并将它组装到例如其它高性能的半导体芯片，提供实现半导体集成电路装置的功能改善、小型化、系统化的封装件结构。

为解决上述那样的课题，本发明首先提供密封化的半导体封装件。即，本发明的半导体封装件，其中设有：

在表面配置多个测试用端子和多个外部连接用端子，在背面配置多个内部连接用端子，所述内部连接用端子与期望的所述测试用端子和/或外部连接用端子内部连接的基板；

在表面形成与内部电路连接的多个表面端子，背面与所述基板的所述背面相对地配置的至少一个半导体芯片；

将所述半导体芯片的所述表面端子与所述基板的期望的所述内部连接用端子连接的布线；以及

将所述半导体芯片在所述基板的所述背面密封的密封件。

另外，本发明的半导体装置，提供将上述密封化的半导体封装件与具有其它功能的其它半导体芯片等组合而多片化的半导体装置。即，本发明的半导体装置，其中设有：

在主表面配置多个连接用主端子，在背面配置多个外部连接用主端子，所述连接用主端子与期望的所述外部连接用主端子内部连接的主基板；

在主表面形成与内部电路连接的多个表面端子，背面与所述主基板的所述表面相对地配置的至少一个主半导体芯片；

在所述主半导体芯片的所述表面使其密封件相对地配置的至少一个本发明的密封化的半导体封装件；

将所述主半导体芯片的所述表面端子和所述半导体封装件的所述外部连接用端子，与所述主基板的期望的所述连接用主端子连接的布线；以及

将所述主半导体芯片及所述半导体封装件密封在所述主基板的所述表面的主密封件。

以下详细说明本发明的其它特征或变形。

依据本发明，将预先检查并密封化的半导体封装件，连接到起作用的专用系统LSI等其它半导体芯片，从而能够使具有不同功能的芯片组合动作，容易实现系统化。

另外，通过使用预先检查并密封化的半导体封装件，能够消除尽管与之组合的其它半导体芯片是合格品也导致不能使用的匹配不良。因而，能够使检查负担最小，并防止制造损耗。

另外，由于不用裸芯片而使用密封化的半导体封装件，使外部引出、测试、处理容易，且合格品挑选也容易。

附图的简单说明

图1是本发明实施例1的半导体封装件的结构示图。

图2是本发明实施例2的半导体封装件的结构示图。

图3是本发明实施例3的半导体封装件的结构示图。

图4是本发明实施例4的半导体封装件的结构示图。

图5是本发明实施例5的半导体封装件的结构示图。

图6是本发明实施例6的半导体封装件的结构示图。

图7是本发明实施例6的半导体封装件的结构示图。

图8是本发明实施例7的半导体封装件的结构示图。

图9是本发明实施例8的半导体封装件的结构示图。

图10是本发明实施例9的半导体封装件的结构示图。

图11是本发明实施例10的半导体封装件的结构示图。

图12是本发明实施例11的半导体封装件的结构示图。

图13是本发明实施例12的半导体封装件的结构示图。

图14是本发明实施例13的半导体封装件的结构示图。

图15是本发明实施例14的半导体封装件的结构示图。

图16是本发明实施例14的半导体封装件的结构示图。

图17是本发明实施例14的半导体封装件的结构示图。

图18是本发明实施例15的半导体封装件的结构示图。

(符号说明)

10半导体封装件，11基板，12测试用端子，13外部连接用端子，14内部连接用端子，15半导体芯片，16表面端子，17布线，18密封件，20半导体装置，21主基板，22连接用主端子，23外部连接用主端子，24主半导体芯片，25表面端子，26固定件，27a、27b布线，28主密封件，51隔片，61粘合部件。

本发明的最佳实施方式

以下参照附图详细说明本发明的实施例。还有，各图中同一或相当的部分采用同一符号，根据情况简略或省略说明。

实施例1

图1是本发明实施例1的密封化的半导体封装件的结构示图，(a)图表示平面图，(b)图表示剖视图。

图1的半导体封装件10中，称为内插件或内插基板的基板11的表面上，配置多个测试用端子12和多个外部连接用端子13，其背面配置多个内部连接用端子14。内部连接用端子14与期望的测试用端子12内部连接。另外内部连接用端子14与期望的外部连接用端子13也内部连接。通常一个测试用端子12与一个外部连接用端子13对应且处于互相电连接的状态，但无对应的外部连接端子13的测试用端子12也可。

在该基板11的背面侧配置半导体芯片15，使其背面侧相对，半导体芯片15的表面形成有与其内部电路连接的多个表面端子16。基板11与半导体芯片15可用粘合层粘合。

还有，通过布线17，半导体芯片15的表面端子16与基板11的期望的内部连接用端子14连接。

另外，通过密封件18，半导体芯片15与布线17密封于基板11的背面侧。

这里各所谓端子通常由导电性薄膜形成，作为接线用盘或焊盘。另外，所谓布线通常是焊接的接线。另外，所谓密封件通常为密封用树脂。另外，半导体芯片15通常通过粘合层与基板11粘接。

如上所述，在半导体芯片15的表面端子16与基板11的内部连接用端子14之间，通过布线17按需要进行连接，另外，基板11的内部连接用端子14与外部连接用端子13之间按需进行内部连接，因此从外部经由基板11的外部连接端子13，能够使半导体芯片15进行预定动作。

另外，半导体芯片15的表面端子16与基板11的内部连接用端子14之间，通过布线17，按需进行连接，并且，基板11的内部连接用端子14与测试用端子12之间按需进行内部连接，因此从外部经由基板11的测试用端子12，能够测试半导体芯片15的预定动作。

以下，如图1(a)的基板11的俯视图所示，在基板11的表面，多个测试用端子12的配置区域与多个外部连接用端子13的配置区域相分离。具体地说，外部连接用端子13的配置区域配置在基板11的周边部，测试用端子12的配置区域配置在除基板11的所述周边部以外的内侧部。

接着，由图1(b)的基板11的剖视图可知，在基板11的背面，内部连接用端子14配置在基板11的周边部。还有，从基板11的内部连接用端子14的配置区域向内侧，换言之，在中心部配置半导体芯片15。

接着，由图1(b)的基板11的剖视图可知，在基板11的背面，密封件16按一定的厚度形成，该半导体封装件10全体呈一定厚度的矩形体。

如上所述，该半导体封装件10通过外部连接用端子13，与外部制品电连接。

还有，基板11中，内部连接用端子14、测试用端子12、外部连接用端子13电连接，且，半导体芯片15与外部制品的输入输出设计成对应。

半导体芯片15经由布线17、内部连接用端子14、测试用端子12、外部连接用端子13，与外部制品电连接，从外部接受电源、信号，输出其动作结果。

该半导体封装件10利用组装后测试用端子12，测量电气特性，判别其合格品不合格品。判定为合格品的制品经由外部连接用端子13连接到外部制品并进行预定动作。

以其它表现能够如下说明上述结构。

本实施例的半导体封装件10在与半导体芯片(IC芯片)大致相同尺寸的内插基板11背面，使该半导体芯片的背面小片连接，并将半导体芯片表面的表面端子16(焊接电极)与内插基板11的背面上布线的内部连接用端子14(丝焊用电极)之间，用金属布线17丝焊，并通过绝缘性的密封件18(模压树脂)保护半导体芯片15的表面与侧面。

另外，在内插基板11的背面配置多个的导电性内部连接用端子14(丝焊用电极)，穿过基板11的断面布线在基板11表面，与内插基板11表面的导电性测试用端子12(测试用电极)导通，同时与基板11表面周围配置的丝焊用外部连接用端子13(外部引出端子)导通。

还有，在围绕基板11表面中央部的测试用端子12(测试用的电极端子)与配置在基板11表面周围并与其它外部器件连接用的外部连接用端子13(外部引出电极)相分离。

并且，利用基板11的测试用端子12(测试用电极端子)，检查预先内置的半导体芯片15(IC芯片)的功能，从而能够只挑选合格品。

另外，本实施例的半导体封装件10中，如图1(a)所示，在基板11的表面，多个测试用端子12的配置区域与多个外部连接用端子13的配置区域能够相分离地配置。在不另外设置测试用端子12，而将外部连接用端子13用于测试的传统类型中，外部连接用端子13在测试时可能受到损伤，在本实施例的半导体封装件10中，即使测试用端子12受损，也会保护外部连接用端子13不受损伤。

另外，若本实施例那样使用基板11，可充分确保测试用端子12的配置区域。因而，可自由选择多个测试用端子12的排列。另外，能够使各测试用端子12的尺寸大于外部连接用端子13，因此具有在测试时对测试用端子施加较大电力，也不会受损伤的优点。

另外，使测试用端子的尺寸、形状与外部连接用端子的尺寸、形状不同，可按需设定尺寸、形状。

如上所述，本实施例中，与其它高功能半导体芯片组合而多片化的半导体芯片并非裸芯片，而准备如预先本实施例中说明的那样密封化的半导体封装件。该密封化的半导体封装件可与芯片同程度的小尺寸形成。本发明人爱称它为芯片膜片或芯片尺寸膜片。

利用裸芯片进行多片化时，处理有困难，但如本实施例那样密封化，则外部引出、测试、处理变得容易，合格品挑选也容易，可解决裸芯片的缺点。

还有，通过使用预先检查并密封化的半导体封装件，如后述说明，直接连接到已具有功能的专用系统LSI等其它芯片，容易将具有不同功能的芯片动作的多片化模组方式实现系统化。

实施例2

图2是表示本发明实施例2的半导体装置20的结构的剖视图。该半导体装置20将实施例1中说明的密封化的半导体封装件10层叠在其它集成电路装置等半导体芯片上，作成多片化的封装件制品。

在图2所示半导体装置20中，称为内插或内插基板的主基板21的主表面(剖视图中上方侧)配置有多个连接用主端子22，其背面配置有多个外部连接用主端子23。还有，连接用主端子22与期望的外部连接用主端子23内部连接。

在主基板21的表面，主半导体芯片24使其背面(剖视图中下方侧)相对地配置，在主半导体芯片24的主表面(剖视图中上方侧)形成与内部形成的电路连接的多个表面端子25。

在主半导体芯片24的主表面，实施例中说明的半导体封装件10使其密封件18与主半导体芯片24的主表面相对地配置，用固定件26固定。

布线27a连接主半导体芯片24的表面端子25与主基板21的期望的连接用主端子22，布线27b连接半导体封装件10的外部连接用端子13与主基板21的期望的连接用主端子22。

另外，主密封件28将主半导体芯片24及半导体封装件10在主基板21的主表面密封。

这里主基板21的连接用主端子22与主半导体芯片24的表面端子25通常由导电性薄膜形成，作为接线用盘或焊盘。另外，主基板21的外部连接用主端子23为通常在其它安装基板上安装时的电连接用焊接孔。另外，所谓布线27a、27b通常为焊接的接线。另外，所谓主密封件28通常为密封用树脂，所谓固定件26通常为用树脂形成的粘合层。

还有，这里如主基板21、连接用主端子22、外部连接用主端子23、主半导体芯片24、主密封件28等那样附加了“主”一词，但这只是为了与实施例1中使用的用语相区别以方便说明。另外，实施例1中称为半导体封装件，而实施例2中称为半导体制品，这也只是区分两者以便于说明。

如上所述，实施例1中说明的本发明的半导体封装件10，如图2所示，在主半导体芯片24(下级芯片)上层叠，然后，在与主半导体芯片24同一的主基板21上丝焊，并树脂密封。这里，主半导体芯片24(下级芯片)用的连接用主端子22、半导体封装件10用的连接用主端子22及主基板21的外部连接用主端子23按期望状态电导通，并作为最终制品起作用地设计，通过该半导体装置20，能够得到与多个半导体芯片层叠的状态同等的功能。

另外，半导体封装件10预先经过合格品挑选，因此能够抑制因容纳到半导体封装件10的半导体芯片15(上级芯片)不良导致主半导体芯片24(下级芯片)的匹配不良。

如上所述，本实施例的半导体装置20通过固定件26将实施例1中说明的半导体封装件10背面(与基板11侧相反的密封件18侧)，直接(或用附属的隔片)贴到其它主半导体芯片24(IC芯片)表面，通过丝焊将半导体封装件10的内插基板11表面侧的外部连接用端子13(外部电极)与主基板21或所述其它主半导体芯片24(IC芯片)相互连接并使之具有复合功能。

如上所述，依据本发明，在表面设有外部连接用端子与测试用端子，且以与芯片大致相同尺寸容纳并保护的，本发明密封化的测试完半导体封装件，层叠在具有其它功能的其它半导体芯片上，制造相互用焊接布线的半导体装置，从而能够提供将各半导体芯片分工制作后，容易作成具备复合功能的系统的系统级封装(System-In-Package)。

即，采用预先检查的本发明的半导体封装件，并与已功能化的专用系统LSI等其它芯片一体化而连接，从而能够容易使不同功能的芯片复合并动作，容易实现系统化。

例如，在下级专用系统LSI芯片上承载包含存储器芯片的本发明的半导体封装件，从而能够将多个不同功能的芯片多层叠置组合，并能提高MCP的通用性。

另外，通过使用预先检查的本发明的半导体封装件，防止制造损耗，并使检查负担最小，并抑制设备投资，并能容易提供基于封装的系统。

另外，使内插基板的结构简单，并可实现低成本化。

而且，以采用传统裸芯片的结构外部引出时，处理有困难，并且在该状态下不能进行测试，但通过使用本发明的半导体封装件，其外部引出、测试、处理变得容易，且合格品挑选也容易。

另外，例如由于能够将作为合格品挑选的存储器与专用系统LSI芯片等组合，不会出现合格品的专用系统LSI芯片与不合格品的存储器组合而匹配不良的情况，其生产性改善效果显著。

实施例3

图3是表示本发明另一实施例的半导体封装件的结构的剖视图。

本实施例中，2个半导体芯片15a、15b配置在基板11背面，在半导体芯片15a、15b表面配置的表面端子16a、16b分别与基板11背面的内部连接用端子14连接。

从基板11侧观看，在下级半导体芯片15a的表面周围配置了表面端子16a，其内侧的无端子区域，配置了上级半导体芯片15b。层叠的半导体芯片并不限于2个，可按2个以上所需数量层叠。基板11及半导体芯片15a、15b可用粘合层粘接。通过这样的层叠，能够提高集成度。

还有，图3中看起来像是半导体芯片15a、15b的表面端子16a、16b与同一内部连接用端子14连接，但这是剖视图的原故，实际上内部连接用端子14在进入图面的方向一列配置多个，一般与不同的内部连接用端子14连接。

实施例4

图4是本发明另一实施例的半导体封装件的结构示图，(a)为剖视图，(b)为仰视图。

图4所示半导体封装件中，布线的一部分在密封件表面露出并成为可从外部目视的状态。如图1～图3中说明的半导体封装件10中，内部的布线17不可见地埋入密封件18中。在这种情况下，密封件18的厚度有变厚的倾向。另一方面，如本实施例的图4所示，布线17可在半导体封装件10背面露出时，可较薄地形成密封件18的厚度。

另外，密封件18通常不透明，这时也可考虑用透明材料形成。这样，将看不到从密封件18露出的布线17，因此外观上有优点。

实施例5

图5是表示本发明另一实施例的半导体封装件的结构的剖视图。

图5所示半导体封装件中，在半导体芯片15表面设置金属或硅片或非导电性隔片51，使其表面从密封件18露出。隔片51用粘合层与半导体芯片15粘接。这样，经由传热性隔片51放热，因此改善放热性。另外，如后述说明，若利用隔片51与其它半导体芯片粘接，则改善粘接性。

实施例6

图6、图7分别是表示本发明其它实施例的半导体封装件的结构的剖视图。

图6所示半导体封装件中，在图5所示半导体封装件10的隔片51表面涂敷由热软化或热固化性的树脂等构成的粘合部件61，或者粘贴。这样如后述说明，在与其它半导体芯片粘接时改善其粘接性。

另外，在图7所示半导体封装件中，在图1所示半导体封装件10背面侧密封件18的表面涂敷由热软化或热固化性的树脂等构成的粘合部件61，或者粘贴。这样，如后述说明，在与其它半导体芯片粘接时改善其粘接性。

实施例7

图8是本发明另一实施例的半导体封装件的结构示图，(a)为剖视图，(b)为从底面看的透视图。该半导体封装件10将内部连接用端子分二组以上而设置并分开使用。

图8(a)是本实施例的半导体封装件10的剖视图，图8(b)是基板11背面的内部连接端子14的配置示图，可称为将图8(a)从下侧往上看时的透视图。

该图8所示半导体封装件10中，将基板11的多个内部连接用端子设成两组。即，内部连接用端子14a的列的第一组和内部连接用端子14b的列的第二组。

另外，半导体芯片15的表面端子16与第一组的内部连接用端子14a之间通过布线17a进行期望的连接。另外，表面端子16与第二组的内部连接用端子14b之间通过布线17b进行期望的连接。

还有，第一组的内部连接用端子14a与外部连接用端子13之间进行第一期望的内部连接。另外，第二组的内部连接用端子14b与外部连接用端子13之间进行第二期望的内部连接。换言之，准备这样的基板11。

这样，能够通过外部连接端子13实现与外部基板或元件的不同连接形态。

另外与以上相区别地，在同一基板11搭载半导体芯片15的不同内部电路或不同功能部件，通过分开使用布线17a、17b，利用同一基板11经由外部连接端子13能够取得与外部的不同连接形态。

若再换一种方式说明，则在图8所示半导体封装件中，设置多个用以从半导体封装件10内半导体芯片15接线的内部连接端子14(焊盘)，虽然用同一芯片但取得与外部制品的导通的连接盘配置不同时，通过将盘14a与14b分开用作导线17a与17b，即便连接形态不同也能以同一基板生产。即，能够实现基板的共用化。

另外，搭载半导体芯片15(IC芯片)的内插基板11背面的内部连接端子14(丝焊用电极)上，可对应于IC芯片功能变更地配置多个内部连接端子14(引线端子)，通过丝焊的布线17可选择各功能对应的内部连接端子14(电极)。

实施例8

图9是表示本发明另一实施例的半导体装置的结构的剖视图。本实施例8与实施例2同样，将本发明的半导体封装件层叠到其它半导体芯片(集成电路装置等)上作为封装件制品。

实施例2的图2中，将图1所示的半导体封装件10搭载于主半导体芯片24上，但本实施例的图9中，将图5所示的半导体封装件10搭载于主半导体芯片24上。即，使半导体封装件10的隔片51外表面抵接到主半导体芯片24表面。也可通过粘合层粘接。

该图9的场合，半导体封装件10的隔片51稍高于密封件18表面，改善与主半导体芯片24表面的粘接性。

这样，在半导体封装件10设置隔片51，经由隔片连接到主半导体芯片24，从而使相互间的粘接容易，同时改善放热性。

还有在上述各实施例中，关于半导体封装件10中基板11的外部连接端子13的排列或伴随该排列的布线(丝焊)的方向、且主基板21的连接用主端子22的排列等，如仅存在2个方向地进行了说明，但这可为2个方向，也可根据情况存在四个方向。另外，能够任意设定半导体封装件10、半导体装置20及其构成部分的高度或形状。

实施例9

图10是表示本发明另一实施例的半导体装置的结构的剖视图。本实施例涉及将本发明的密封化的半导体封装件层叠多个而形成的半导体装置。

图10所示半导体装置中，在主半导体芯片24上承载下级第一半导体封装件10A，再在其上承载上级第二半导体封装件10B。

上级半导体封装件10B为避开下级半导体封装件10A的外部连接用端子而层叠尺寸较小。图10采用二级的层叠结构，但二级以上多级层叠结构也可。

如此，如果避开下级半导体封装件的外部连接端子而层叠上级半导体封装件，则容易对外部连接端子进行丝焊。另外，也容易进行测试。

还有，该场合的半导体封装件10中，基板11的测试用端子12及外部连接用端子13配置在基板11周边部，基板11的中央部成为没有配置端子的无端子区域，这适于层叠。

实施例10

图11是本发明另一实施例的半导体封装件的结构示图，(a)为平面图，(b)为剖视图。

在图11所示半导体封装件10中，基板11上外部连接用端子13的配置区域配置在基板11相对的两边的周边部，测试用端子12的配置区域配置在基板11另外相对的两边的周边部。还有，在基板11的中央部形成未配置端子的无端子区域。

另外，密封件18在基板11背面以一定厚度形成，同时在与基板11的外部连接用端子13的配置区域相对应的部分上以相对较小的厚度形成。具体地说，在角部形成凹下的高低差。

若进一步说明，则在图11所示半导体封装件10中，不仅内插基板11的外部连接用端子13，若有可能，测试用端子12(测试用盘)也配置在基板11的周边端部。

另外，半导体芯片15的表面端子16与内插基板11用引板的布线17连接，尽可能使高度方向较薄地形成。

另外，密封件18(模压树脂)设置高低差好像被削去与周边部的外部连接用端子13对应的部分。

通过这样的结构，如后述说明的那样，可将同一尺寸的半导体封装件10层叠多个。

实施例11

图12是表示本发明另一实施例的半导体装置的结构的剖视图。本实施例的半导体装置涉及层叠多个实施例10(图11)的半导体封装件而形成的半导体装置。

图12所示半导体装置中，在主半导体芯片24上承载下级第一半导体封装件10A，再在其上承载上级第二半导体封装件10B。

上级半导体封装件10B在与下级半导体封装件10A的外部连接用端子对应的位置形成高低差，因此容易丝焊到外部连接用端子，且能够将整体层叠高度抑制较低。

通过这样的结构，能够层叠多个如实施例10(图11)说明的结构的同一尺寸的半导体封装件。

实施例12

图13是本发明另一实施例的半导体封装件的结构示图，(a)为平面图，(b)为剖视图。

在图13所示半导体封装件10中，基板11上外部连接用端子13的配置区域配置在基板11的最周边部，测试用端子12的配置区域配置在与基板11的所述周边部相邻的内侧部，基板11的中央部形成没有配置端子的无端子区域。

即，图13所示半导体封装件中，将测试用端子12配置在内插基板11周围。然后，在该测试用端子12外周配置外部连接用端子13(外部连接用盘)。

另外，与QPF用的芯片同样，在半导体芯片15表面(主面)设置表面端子16(盘)，在内插基板11背面设置半导体芯片15的表面端子16(盘)和TAB连接的内部连接用端子14(盘)。另外，进行与实施例10(图11)同样的高低差模压。

依据本实施例，可对应于具有QFP型芯片的CSC。另外，增加了测试盘配置的自由度。

实施例13

图14是表示本发明另一实施例的半导体装置的结构的剖视图。本实施例的半导体装置涉及层叠多个实施例12(图13)的半导体封装件而形成的半导体装置。

在图14所示半导体装置中，主半导体芯片24上承载下级第一半导体封装件10A，再在其上承载上级第二半导体封装件10B。

上级半导体封装件10B上形成高低差好像与下级半导体封装件10A的外部连接用端子对应的位置被削去，因此容易丝焊到外部连接用端子，且能够将整体层叠高度抑制较低。

通过这样的结构，能够层叠多个如实施例12(图13)中说明的结构的同一尺寸的半导体封装件。

还有，本实施例是将同一尺寸的半导体封装件10层叠，并在4个方向进行丝焊的结构。

实施例14

图15、图16、图17分别是本发明其它实施例的半导体封装件的结构示图，其中(a)为平面图、(b)为剖视图。

在图15所示半导体封装件中，设有基板11从密封件18的边缘部向外侧延伸的外周部11a，外部连接用端子13配置在基板11的所述外周部11a。

换言之，基板11的外部连接用端子13比内部连接用端子14还向外侧配置，在密封件18不到达与外部连接用端子13对应的区域的范围，不包入内部连接用端子14。

即，在图15所示半导体封装件中，在密封件18(模压)不设高低差，并在内插基板11表面(主面)的至少避开外部连接用端子13(盘)的配置位置的范围形成。

由此，容易将同一尺寸的半导体封装件10层叠多个。

图16及图17的半导体封装件10也与图15同样，设有基板11从密封件18的边缘部向外侧延伸的外周部11a，外部连接用端子13配置在基板11的所述外周部11a。

图15、图16、图17的不同点在于：图15中，基板11表面的相对的两边分别配置一列测试用端子12、一列外部连接用端子13。图16中，基板11表面相对的两边分别配置一列外部连接用端子13，测试用端子12在基板11四边一列环状配置。另外，图17中，在基板11四边的最外周，外部连接用端子13呈一列环状配置，并在相邻的内侧，测试用端子12在基板11四边呈一列环状配置。

实施例15

图18是表示本发明另一实施例的半导体封装件的结构剖视图。

在图18所示半导体封装件中，密封件18在基板11背面以一定厚度形成，同时形成基板11的外缘端部包入到相反侧(到上侧)。

即，在图17所示半导体封装件中，并不使密封件18(模压)止于内插基板11的端部，使内插基板11端部露出地包入内插基板11的端部，被覆至表面。这样，具有难以引起内插基板11的界面与密封件18(模压)剥离的效果。

工业上的利用可能性

依据本发明，能够得到将预先模片化的半导体封装件与其它半导体芯片连接的半导体装置。从而，能够将预先模片化的已检查的半导体封装件与不同功能的芯片组合后动作，容易获得系统化的半导体装置。

Claims (19)

1.一种半导体封装件，其中设有：

在表面配置多个测试用端子和多个外部连接用端子，在背面配置多个内部连接用端子，所述内部连接用端子与期望的所述测试用端子和/或外部连接用端子内部连接的基板；

在表面形成与内部电路连接的多个表面端子，背面与所述基板的所述背面相对地配置的至少一个半导体芯片；

将所述半导体芯片的所述表面端子与所述基板的期望的所述内部连接用端子连接的布线；以及

将所述半导体芯片在所述基板的所述背面密封的密封件。

2.如权利要求1所述的半导体封装件，其特征在于：通过所述半导体芯片的所述表面端子与所述基板的所述内部连接用端子之间期望的连接，以及所述基板的所述内部连接用端子与所述外部连接用端子之间期望的连接，能够使所述半导体芯片经由所述基板的所述外部连接端子进行预定动作。

3.如权利要求2所述的半导体封装件，其特征在于：将所述基板的所述多个内部连接用端子设成二组以上，通过第一组的内部连接用端子与所述外部连接用端子之间的第一期望的连接，或者第二组的内部连接用端子与所述外部连接用端子之间的第二期望的连接，以及所述半导体芯片的所述表面端子与所述基板的所述第一组或第二组的内部连接用端子之间的期望的连接，能够使所述半导体芯片进行不同的动作。

4.如权利要求1所述的半导体封装件，其特征在于：通过所述半导体芯片的所述表面端子与所述基板的所述内部连接用端子之间的期望的连接，以及所述基板的所述内部连接用端子与所述测试用端子之间的期望的连接，能够经由所述基板的所述测试用端子测试所述半导体芯片的预定动作。

5.如权利要求1所述的半导体封装件，其特征在于：所述基板中，所述多个测试用端子的配置区域与所述多个外部连接用端子的配置区域相分离。

6.如权利要求5所述的半导体封装件，其特征在于：所述基板中，所述外部连接用端子的配置区域配置在所述基板的周边部，所述测试用端子的配置区域配置在所述基板的除所述周边部以外的内侧部。

7.如权利要求5所述的半导体封装件，其特征在于：所述基板中，所述外部连接用端子的配置区域配置在所述基板相对的两边的周边部，所述测试用端子的配置区域配置在所述基板的另外相对的两边的周边部，在基板的中央部形成没有配置端子的无端子区域。

8.如权利要求5所述的半导体封装件，其特征在于：所述基板中，所述外部连接用端子的配置区域配置在所述基板的周边部，所述测试用端子的配置区域配置在与所述基板的所述周边部相邻的内侧部，在基板的中央部形成没有配置端子的无端子区域。

9.如权利要求1所述的半导体封装件，其特征在于：所述基板中，所述内部连接用端子配置在所述基板的周边部。

10.如权利要求1所述的半导体封装件，其特征在于：所述一个以上的半导体芯片为层叠二个以上的半导体芯片。

11.如权利要求1所述的半导体封装件，其特征在于：在所述半导体芯片的所述表面配置从所述密封件露出的隔片。

12.如权利要求1所述的半导体封装件，其特征在于：使所述布线的一部分在所述密封件的表面露出。

13.如权利要求1所述的半导体封装件，其特征在于：在所述密封件的表面贴着粘合部件。

14.如权利要求5所述的半导体封装件，其特征在于：所述密封件在所述基板的背面以一定厚度形成，同时在与所述基板的所述外部连接用端子的配置区域对应的部分以相对较小的厚度形成。

15.如权利要求7或8所述的半导体封装件，其特征在于：所述基板设有从所述密封件的边缘边部向外侧延伸的外周部，所述外部连接用端子配置在所述基板的所述外周部。

16.如权利要求5所述的半导体封装件，其特征在于：所述密封件在所述基板的背面以一定厚度形成，并包入所述基板的外缘端部。

17.如权利要求1所述的半导体封装件，其特征在于：所述基板的所述测试用端子、外部连接用端子、内部连接用端子及所述半导体芯片的所述表面端子为丝焊用盘，所述布线为焊接用导线。

18.一种半导体装置，其中设有：

在主表面配置多个连接用主端子，在背面配置多个外部连接用主端子，所述连接用主端子与期望的所述外部连接用主端子内部连接的主基板；

在主表面形成与内部电路连接的多个表面端子，背面与所述主基板的所述表面相对地配置的至少一个主半导体芯片；

在所述主半导体芯片的所述表面使其密封件相对地配置的至少一个权利要求1所述的半导体封装件；

将所述主半导体芯片的所述表面端子和所述半导体封装件的所述外部连接用端子，与所述主基板的期望的所述连接用主端子连接的布线；以及

将所述主半导体芯片及所述半导体封装件密封在所述主基板的所述表面的主密封件。

19.如权利要求11所述的半导体装置，其特征在于：所述至少一个半导体封装件为以下级和上级方式层叠的二个以上的半导体封装件，在下级半导体封装件的没有配置外部连接用端子的无端子区域配置上级半导体封装件。

Images