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CN1988178A - 具有场效应源区/漏区的半导体器件 - Google Patents

具有场效应源区/漏区的半导体器件 Download PDF

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CN1988178A
CN1988178A CNA2006101686292A CN200610168629A CN1988178A CN 1988178 A CN1988178 A CN 1988178A CN A2006101686292 A CNA2006101686292 A CN A2006101686292A CN 200610168629 A CN200610168629 A CN 200610168629A CN 1988178 A CN1988178 A CN 1988178A
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Abstract

一种半导体器件，包括在半导体衬底中限定的有源区，以及横跨有源区的栅电极。在栅电极的两侧上的有源区中限定源区/漏区。源区/漏区的至少一个是由栅电极的边缘场产生的场效应源区/漏区。另一个源区/漏区是具有与衬底不同的杂质场和不同的导电性的PN结源区/漏区。源区/漏区的至少一个是场效应源区/漏区。因此，可以在器件中减小或消除短沟道效应。

Description

具有场效应源区/漏区的半导体器件
相关申请的交叉引用
本U.S.非临时专利申请根据35U.S.C.§119要求2005年12月20日提交的韩国专利申请10-2005-0126255的优先权，将其全部内容在此引入作为参考。
技术领域
本公开涉及半导体器件技术，更具体，涉及具有场效应源区/漏区的半导体器件。
背景技术
随着半导体器件的更高集成度，晶体管中的沟道尺寸减小。这经常加剧短沟道效应。当晶体管的栅极宽度接近几十纳米时，短沟道效应变得尤其严重。在这些情况下，可导致阈值电压的变化。为了克服短沟道效应，已经提出了光环(halo)结结构。然而，该方法减小开启电流(on-current)并增加漏电流。
因此，光环结结构处理子纳米级闪存器件中的短沟道效应是不理想的。
图1A是通常半导体器件的等效电路图，以及图1B是通常半导体器件的截面图。
参照图1A和1B，闪存器件包括多个单元行。每个单元行构造有多个在接地和行选择晶体管之间连接的存储单元晶体管。每个存储单元包括连接到接地选择晶体管的栅电极的接地选择线GSL，以及连接到行选择晶体管的栅极的行选择线SSL。多个字线(例如，WL0-WL31)设置在接地选择线GSL和行选择线SSL之间。字线连接到存储单元晶体管的栅电极。接地选择晶体管的源区彼此连接，以形成公共源极线CSL。每个行选择晶体管的漏区连接到位线BL0-BLn。位线BL0-BLn每个连接到行选择晶体管的漏区，与字线WL0-WL31交叉。
如图1B所示，字线WL0-WL31、接地选择线GSL和行选择线SSL设置在有源区之上，该有源区限定在半导体衬底10之内。单元源区/漏区12w形成在字线WL0-WL31之间的有源区中。源区/漏区12g和12s分别形成在接地选择线GSL的两侧和行选择线SSL的两侧的有源区中。在字线WL0-WL31和衬底10之间插入存储区14。根据单元晶体管的种类，每个存储区14可包括隔离浮置栅、电荷阱绝缘层、和/或纳米晶体导体。
如图1B所示，通常半导体存储器的源区/漏区12g、12w和12s形成在PN结的结构中，包含与衬底10不同的杂质。此外，形成在结结构中的源区/漏区具有高的击穿电压，由于向其施加高压。
如图2所示，通常在操作于高击穿电压和小击穿电流的双扩散区(DDD)结构中配置源区/漏区。当半导体存储器件是例如NAND闪存器件时，在编程操作期间，18V的写入电压施加到所选择的字线，连接到所选择字线的所选择存储单元的沟道和源区/漏区自升压到大约8V。因此，源区/漏区结结构设计为装备有重掺杂和轻掺杂的扩散区16和18的DDD型，以允许源区/漏区结的击穿电压比8V高。DDD结对于减小漏电流IL是有用的，但是可以导致短沟道效应，例如击穿，由于轻掺杂扩散层的采用和由于栅电极(例如，字线WL)和扩散层的重叠的漏区引发的隔离降低(DIBL)效应。这种短沟道效应引起子阈值漏电流的延长和在存储器单元晶体管中摆动的子阈值的恶化，进一步散布阈值电压的形状。
发明内容
根据本发明的示例性实施例的半导体器件具有即使当减小晶体管的沟道长度时，也没有短沟道效应的源区/漏区结构。
根据本发明的示例性实施例的非易失性存储器件具有没有短沟道效应的源区/漏区结构。
本发明的实施例提供具有通过栅电极的边缘(fringe)场生成的源区/漏区结构的半导体器件。该器件由半导体衬底和横跨有源区的栅电极构成。在栅电极的两侧的有源区限定源区/漏区。至少一个源区/漏区结构是由栅电极的边缘场生成的场效应源区/漏区结构。源区/漏区的另一个是PN结源区/漏区，其具有与衬底不同的杂质层。
通过将电压施加到栅电极而引发边缘场。源区/漏区是通过边缘场在有源区的表面设置的反转层。可以由移动性增强层形成有源区的表面，使得增强其中的开启电流总量。例如，有源区的表面可以由轻掺杂或未掺杂的半导体层或应变(strained)的硅层形成。
本发明的示例性实施例还提供非易失性存储器件，其中在栅电极和有源区之间插入电荷存储层。例如，非易失性存储器件包括半导体衬底、在半导体衬底中限定的有源区、以及在有源区中设置的接地和行选择晶体管。在接地和行选择晶体管之间设置多个单元晶体管。单元晶体管的至少一个源区/漏区是由栅电极的边缘场生成的场效应源区/漏区。
下面将参照附图说明本发明的示例性实施例。
附图说明
从下面结合附图的说明中，本公开的示例性实施例的特性将变得显而易见并更加容易理解，在附图中：
图1A是通常半导体器件的等效电路图；
图1B是通常半导体器件的截面图；
图2是说明通常双扩散漏结构的截面图；
图3是说明根据本发明的示例性实施例的半导体器件的截面图；
图4A是说明根据本发明的示例性实施例的半导体器件的等效电路图；
图4B是说明图4A的半导体器件的截面图；
图4C是说明根据图4A的示例性实施例的改进的半导体器件的截面图；
图5A是说明根据本发明的示例性实施例的半导体器件的等效电路图；
图5B是说明图5A的半导体器件的截面图；
图5C是说明根据图5A的示例性实施例的改进的半导体器件的截面图；
图6A是说明根据本发明的示例性实施例的半导体器件的等效电路图；
图6B是说明图6A的半导体器件的截面图；
图6C是说明根据图6A的示例性实施例的改进的半导体器件的截面图；
图7A是说明根据本发明的示例性实施例的半导体器件的等效电路图；
图7B是说明图7A的半导体器件的截面图；
图7C是说明根据图7A的示例性实施例的改进的半导体器件的截面图。
具体实施方式
下面将参照附图具体说明本发明的示例性实施例。
在附图中，为了说明起见放大了层和区域的尺寸。应理解，当层(或薄膜)称为在另一层或衬底“之上”时，它可以直接在另一层或衬底之上，或还可以存在中间层。此外，应理解，当层被称为在另一层“之下”时，它可以直接在其之下，也可以存在一个或多个中间层。此外，还应理解，当层被称为在两个层“之间”时，它可以是这两个层之间唯一的层，或者也可以有一个或多个中间层。通篇相同参考标号指示相同部件。
图3是说明根据本发明的示例性实施例的半导体器件的截面图。
参照图3，半导体器件不包括由在导电性上与衬底不同的扩散层形成的PN结源区/漏区。施加到栅电极WLn-1-WLn+1上的各种电压引发边缘场。通过边缘场在衬底表面上形成的反转层用作源区/漏区。根据该结构，由于所获得的编程/擦除特性，可以减小或消除结漏电流。由于短沟道效应的抗扰度，不需要修改扩散层的结构，因此可以减小晶体管的尺寸，如DDD形式所完成。
图4A是说明根据本发明的实施例的NAND型非易失性存储器件的等效电路图。图4B是沿着位线方向，说明图4A的NAND型非易失性存储器件的截面图。
参照图4A，NAND型非易失性存储器件的单元行包括在接地和行选择晶体管之间连接的多个存储单元晶体管。在存储单元晶体管之间没有PN结源区/漏区。
存储单元阵列包括连接到接地选择晶体管的栅电极的接地选择线GSL、连接到行选择晶体管的栅电极并与接地选择线GSL平行设置的行选择线SSL、以及多个彼此平行并连接到接地选择线GSL和行选择线SSL之间的单元晶体管的栅电极的字线(WL0-WL31)。在存储单元阵列中，连接到接地选择晶体管的源区的公共源极线CSL与字线WL0-WL31平行地排列。位线BL0-BLn连接到行选择晶体管的漏区并与字线WL0-WL31相交。
参照图4B，在半导体衬底5中所限定的有源区中形成接地选择晶体管、行选择晶体管和单元晶体管。在有源区之上横跨设置行选择线SSL、接地选择线GSL和字线WL0-WL31。位线BL(例如，图4A的BLn)通过位线接触DC连接到设置在行选择线SSL的侧面的源区/漏区。每个字线包括在栅电极和有源区之间插入的电荷存储层64。电荷存储层64可包括SONOS结构的浮置栅或电荷存储绝缘层。否则，电荷存储层64可包括半导体或金属纳米晶体层。
在接地选择线GSL的两侧形成的源区/漏区62g和在行选择线SSL的两侧形成的源区/漏区62g是由具有与衬底相反导电性的扩散层形成的PN结源区/漏区的种类。字线WL0-WL31之间的源区/漏区构造为称为场效应源区/漏区的反转层。通过由施加到相邻字线的电压所引发的边缘场形成反转层。对应于晶体管的沟道和源区/漏区的有源区形成有增强的电和移动性，以通过对其采用场效应源区/漏区的结构来补偿开启电流的缺乏。
图4C是说明图4A和4B的示例性实施例的改进的截面图。
参照图4C，在半导体衬底50的表面上设置移动性增强层52。用在105-106离子/cm3范围内的浓度掺杂移动性增强层52，并包括应变的硅层，或在半导体衬底50上形成的固有半导体外延层、或轻微掺杂的半导体衬底。
图5A是说明根据本发明的实施例的NAND型非易失性存储器件的等效电路图。图5B是说明图5A的NAND型非易失性存储器件的截面图。
参照图5A，在NAND型非易失性存储器件中，反转栅极线CWL，如用于激发沟道的反转层的虚拟字线，设置在字线WL31和接地选择线GSL之间，以及字线WL0和行选择线SSL之间，与字线平行。反转栅极线CWL使得可以在字线WL31和接地选择线GSL之间以及字线WL0和行选择线SSL之间不包括PN结源区/漏区。反转栅极线CWL用于通过用作施加到最外字线WL0和WL31的电压和施加到接地选择线和行选择线GSL和SSL之间的电压之间的屏蔽装置，而降低电容性耦合操作。
参照图5B，如上所述，接地选择线和行选择线GSL和SSL与有源区交叉。多个字线WL0-WL31设置为在接地选择线GSL和行选择线和SSL之间彼此平行。反转栅极线CWL设置在第一字线WL0和接地选择线GSL之间，以及最后字线WL31和行选择线SSL之间，与字线平行。
在字线WL0-WL31之间以及反转栅极线CWL之间的有源区中，没有PN结源区/漏区。当电压施加到相邻字线或邻近于其的反转栅极线时，产生场效应PN结源区/漏区。剩余的接地和行选择晶体管的源区/漏区62g和62s是PN结源区/漏区。
图5C是说明图5A和5B的示例性实施例的改进的截面图。
参照图5C，在半导体衬底50的表面上形成移动性增强层52。用在105-106离子/cm3范围内的浓度掺杂移动性增强层52，包括应变的硅层，或在半导体衬底50上形成的固有半导体外延层、或轻微掺杂的半导体衬底。
图6A是说明根据本发明的示例性实施例的NAND型非易失性存储器件的等效电路图。图6B是说明图6A的NAND型非易失性存储器件的截面图。
参照图6A，本发明的NAND型非易失性存储器件的存储单元晶体管可包括至少一种场效应源区/漏区。例如，如图6A所示，可以将存储单元晶体管中的源区/漏区之一配置为场效应型，而另一个可以是PN结源区/漏区。接地和行选择晶体管的源区/漏区全部是PN结型。存储单元晶体管中的源区/漏区之一是场效应型，而另一个是PN结型。
参照图6B，在半导体衬底50上设置接地选择线和行选择线GSL和SSL，在其间设置多个字线WL0-WL31。在行选择线SSL和接地选择线GSL的两侧的有源区中，设置PN结源区/漏区62s和62g。在字线WL0-WL31之间的有源区中，交替地设置PN结源区/漏区62w和场效应源区/漏区。即，具有杂质的PN结源区/漏区62w形成在字线WL0-WL31的两侧的有源区中，而另一侧没有设置PN结源区/漏区62w。通过施加到相邻栅电极的电压的边缘场，场效应源区/漏区是导电的。因此减小短沟道效应，即使具有设置在存储单元晶体管中的至少一个有源区中的场效应源区/漏区的单边结构。
图6C是说明图6A和6B的示例性实施例的改进的截面图。
参照图6C，在半导体衬底50的表面上形成移动性增强层52。用在105-106离子/cm3范围内的浓度掺杂移动性增强层52，并包括应变的硅层，或在半导体衬底50上形成的固有半导体外延层、或轻微掺杂的半导体衬底。
图7A是说明根据本发明的示例性实施例的NAND型非易失性存储器件的等效电路图。图7B是说明根据图7A的示例性实施例的NAND型非易失性存储器件的截面图。
参照图7A，在NAND型非易失性存储器件中，存储单元晶体管的至少一个源区/漏区是场效应源区/漏区。用于沟道反转的反转栅极线CWL设置在接地选择晶体管和存储单元晶体管之间以及行选择晶体管和存储单元晶体管之间。
参照图7B，用于沟道反转的反转栅极线CWL设置在第一字线WL0和接地选择线GSL之间以及最后字线WL31和行选择晶体管SSL之间，与字线平行。在反转栅极线CWL和字线WL0及WL31的两侧的有源区的一侧上形成PN结源区/漏区62s、62w和62g。场效应源区/漏区形成在没有PN结源区/漏区的另一侧。例如，PN结源区/漏区可以交替地设置在反转栅极线CWL和字线WL0和WL31之间的有源区中。尽管图7B示出PN结源区/漏区形成在反转栅极线CWL和行选择线GSL和SSL之间，它们可以设置在由反转栅极线CWL的有源区的另一侧。
图7C是说明图7A和7B的示例性实施例的截面图。
参照图7C，在半导体衬底50的表面上形成移动性增强层52。用在105-106离子/cm3范围内的浓度掺杂移动性增强层52，包括应变的硅层，或在半导体衬底50上形成的固有半导体外延层、或轻微掺杂的半导体衬底。
尽管上述示例性实施例说明存储单元晶体管的全部或至少一个源区/漏区作为场效应型，场效应源区/漏区可以对应于在NAND性非易失性存储器件中限定的至少一个源区/漏区。
如上所述，由于晶体管的至少一个源区/漏区是场效应型，可以减轻短沟道效应。因此当以场效应型配置晶体管中的源区/漏区时，提供没有短沟道效应的半导体器件。
本发明的示例性实施例能够提供NAND性非易失性存储器件，其没有由于PN结源区/漏区所导致的漏电流的编程/擦除扰动。这可以通过采用没有对存储单元晶体管引发结漏电流的场效应源区/漏区来完成。

Claims (20)

1.一种半导体器件，包括：
半导体衬底；
在半导体衬底中限定的有源区；
在有源区之上横跨的栅电极，
两个源区/漏区，限定在栅电极的两侧的有源区之内，
其中两个源区/漏区的至少一个是由栅电极的边缘场所产生的场效应源区/漏区。
2.如权利要求1的半导体器件，其中两个源区/漏区的一个是场效应源区/漏区，而两个源区/漏区的另一个是PN结源区/漏区。
3.如权利要求1的半导体器件，其中半导体衬底的表面包括移动性增强层。
4.如权利要求3的半导体器件，其中移动性增强层是未掺杂的半导体层。
5.如权利要求3的半导体器件，其中移动性增强层是应变硅层。
6.如权利要求1的半导体器件，还包括插入栅电极和衬底之间的电荷存储层，
其中电荷存储层包括浮置栅、电荷阱绝缘层、或纳米晶体导电层。
7.一种半导体器件，包括：
半导体衬底；
在半导体衬底中限定的有源区；
在有源区中设置的接地选择晶体管和行选择晶体管；
设置在接地选择晶体管和行选择晶体管之间的多个单元晶体管，
每个单元晶体管包括两个源区/漏区，
其中每个单元晶体管的源区/漏区的至少一个是由栅电极的边缘场产生的场效应源区/漏区。
8.权利要求7的半导体器件，其中半导体衬底的表面包括移动性增强层。
9.如权利要求8的半导体器件，其中移动性增强层是未掺杂的半导体层。
10.如权利要求8的半导体器件，其中移动性增强层是应变硅层。
11.如权利要求7的半导体器件，还包括插入栅电极和衬底之间的电荷存储层，
其中电荷存储层包括浮置栅、电荷阱绝缘层、或纳米晶体导电层。
12.如权利要求7的半导体器件，还包括：
接地选择线和行选择线，分别连接到接地选择晶体管和行选择晶体管的栅电极，与有源区相交；以及
多个字线，设置在接地选择线和行选择线之间，并分别连接到单元晶体管的栅电极，与有源区相交，
其中在字线之间的有源区中限定的源区/漏区是由单元晶体管的相邻栅电极的边缘场产生的场效应源区/漏区。
13.如权利要求12的半导体器件，其中在字线和接地选择线之间以及在字线和行选择线之间的源区/漏区是PN结源区/漏区。
14.如权利要求12的半导体器件，还包括：
在行选择线和字线之间以及接地选择线和字线之间设置的反转栅极线，与有源区相交，
其中在反转栅极线的两侧的有源区中限定的源区/漏区是由反转栅极线的边缘场产生的场效应源区/漏区。
15.如权利要求12的半导体器件，其中有源区的表面由未掺杂的半导体层或应变硅层形成。
16.如权利要求7的半导体器件，还包括：
接地选择线和行选择线，分别连接到接地选择晶体管的栅电极和行选择晶体管的栅电极，与有源区相交；以及
多个字线，设置在接地选择线和行选择线之间，并分别连接到单元晶体管的栅电极，与有源区相交，
其中每个单元晶体管的源区/漏区之一是由相邻栅电极的边缘场产生的场效应源区/漏区，而源区/漏区的另一个是PN结源区/漏区。
17.如权利要求16的半导体器件，其中在字线和接地选择线之间以及在字线和行选择线之间的源区/漏区是PN结源区/漏区。
18.如权利要求16的半导体器件，还包括：
在行选择线和字线之间以及接地选择线和字线之间设置的反转栅极线，与有源区相交，
其中在反转栅极线的两侧的有源区中限定的源区/漏区之一是场效应源区/漏区，而源区/漏区的另一个是PN结源区/漏区。
19.如权利要求18的半导体器件，其中在字线和接地选择线之间以及在字线和行选择线之间的源区/漏区是PN结源区/漏区。
20.如权利要求16的半导体器件，其中有源区的表面由未掺杂的半导体层或应变硅层形成。
CN2006101686292A 2005-12-20 2006-12-19 具有场效应源区/漏区的半导体器件 Active CN1988178B (zh)

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