CN1988154A - 调节电路及其半导体器件 - Google Patents

Abstract

一种包括用于向外部电路提供电流的输出级晶体管的调节电路，该调节电路具有与输出级晶体管并联所形成的静电保护晶体管。静电保护晶体管的基极例如连接到输出级晶体管的基极，或者可选地连接到接地线或连接到静电保护晶体管自身的发射极。

Description

调节电路及其半导体器件

技术领域

本发明涉及调节电路和结合有该调节电路的半导体器件，尤其涉及具有静电故障保护能力的调节电路、和结合有该调节电路的半导体器件。本发明也涉及这种半导体器件的制造方法。

背景技术

图9示出了设置有用于防止输出级晶体管静电放电(ESD)的静电故障保护元件的常规调节系统(调节电路)。如图9所示，通常为了防止因经由输入或输出端的静电引起的瞬变电流而损坏输出级晶体管TR101的目的，设置静电保护晶体管TR102和TR103以作为静电故障保护元件，其中一个在输入端与接地点之间而另一个在输出端与接地点之间。

然而，取决于使用结合了调节系统的产品(即取决于随后阶段提供的电路)，输出电位(输出端电位)可在启动时等变得低于接地电位。在此应用中，不便的是，在输出电位变得低于接地电位时，设置在输出端与接地点之间的静电晶体管TR102正向工作并允许电流流过，因此妨碍整个电路的正确工作。

因此，如图10所示，在被配置成输出电位可能变得低于接地电位的电路中，通常不在输出端侧设置静电保护晶体管。不便的是，这使得输出级晶体管易于被经由输出端流入的瞬变电流损坏，并因此减小了整个电路的静电抵抗力。

一种不使用静电保护晶体管而提高静电抵抗力的方法是在输出级晶体管的发射极扩散区域、基极扩散区域、以及集电极扩散区域与元件隔离扩散区之间确保具有足够大的间隔。确实，这种方法提高了静电抵抗力。然而，因为调节系统中的输出级晶体管被假定成允许流过大至几百毫安培(mA)到几安培(A)的电流，所以其尺寸已经大至几百微米(μm)到几毫米(mm)。因此，确保上述足够大的间隔也增大了输出级晶体管的尺寸。

因为输出级晶体管在半导体集成电路中占据了芯片尺寸的极大部分，所以制造更大的输出级晶体管则导致更大的芯片尺寸，并因此极大增加了成本。

附带说明，JP-A-H4-369228和JP-A-2003-007844中公开了设置有静电故障保护元件的常规半导体器件的示例。

如上所述，对于一些常规调节系统，其使用禁止在输出端侧提供静电故障保护元件。不便的是，在这些电路中，输出级晶体管易于因经由输出端流入的瞬变电荷(静电)而导致损坏。不幸的是，使用上述专利公开所公开的任何技术都不能完全克服这种不便。

发明内容

考虑到上述常常碰到的不便，本发明的一个目的是提供一种提高静电抵抗力的调节电路，并提供结合有该调节电路的半导体器件。本发明的另一个目的是提供这种半导体器件的制造方法。

为了实现上述目的，根据本发明的一个方面，在包括有用于向外部电路提供电流的输出级晶体管的调节电路中，静电保护晶体管形成为与输出级晶体管相并联。

这种结构允许提高静电抵抗力。

具体地，例如，静电保护晶体管的发射极、基极和集电极可分别连接到输出级晶体管的发射极、基极和集电极。

或者，例如，静电保护晶体管的发射极和集电极可分别连接到输出级晶体管的发射极和集电极，且静电保护晶体管的基极可连接到基准电位点。

或者，例如，静电保护晶体管的发射极和集电极可分别连接到输出级晶体管的发射极和集电极，且静电保护晶体管的基极和发射极可连接在一起。

为了实现上述目的，根据本发明的另一个方面，在接合有用于向外部电路提供电流的输出级晶体管的调节电路的半导体器件中，在半导体衬底上形成输出级晶体管与静电保护晶体管，且该静电保护晶体管形成为与输出级晶体管相并联。

具体地，例如，静电保护晶体管的发射极面积可制造成小于输出级晶体管的发射极面积。

更具体地，例如，静电保护晶体管的发射极面积可以等于或小于输出级晶体管的发射极面积的十分之一。

这种结构有助于抑制静电保护晶体管对输出级晶体管的输出特性的影响。

或者，例如，可在半导体衬底上形成输出级晶体管和静电保护晶体管，同时通过元件分隔区来分隔它们，且静电保护晶体管的基极与集电极之间的间隔、静电保护晶体管的发射极与基极之间的间隔、静电保护晶体管的基极与元件分隔区的与之最接近部分之间的间隔、以及静电保护晶体管的集电极与元件分隔区的与之最接近部分之间的间隔可分别制造成大于输出级晶体管中的相对间隔。这种结构允许提高静电保护晶体管对瞬变电荷的抵抗力，并因此允许提高包括输出级晶体管的整个电路对瞬变电荷的抵抗力。

或者，例如，静电保护晶体管的基极杂质浓度可制造成低于输出级晶体管的基极杂质浓度。

这种结构允许静电保护晶体管更快地工作，并使得瞬变电荷更易于流入其中。

或者，例如，静电保护晶体管的发射极可形成为比输出级晶体管的发射极更深。

这种结构也允许静电保护晶体管更快地工作，并使得瞬变电荷更容易流入其中。

或者，例如，从以上半导体衬底看出：静电保护晶体管的发射极、基极、以及集电极可分别显现出包括曲线的外部形状。

这种结构可使得电场更不可能集中，从而允许提高静电保护晶体管对瞬变电荷的抵抗力。

更具体地，例如，静电保护晶体管的发射极、基极和集电极各自的外部形状可制造成圆形。

或者，例如，在静电保护晶体管中，发射极的触点与集电极的触点可设置成彼此相邻。

这种结构使得瞬变电荷更易于流入静电保护晶体管。

或者，例如，静电保护晶体管可被设置成与输出衰减器相邻，来自输出级晶体管的输出电流经由该输出衰减器馈送出。

或者，例如，静电保护晶体管可置于输出衰减器与形成输出级晶体管的区域之间，其中来自输出级晶体管的输出电流经由该输出衰减器馈送出。

这些结构有助于降低静电保护晶体管与输出衰减器之间的阻抗，并因此使得瞬变电荷更易于流入静电保护晶体管。

为了实现以上目的，根据本发明的又一方面，一种用于制造结合有包括用于向外部电路提供电流的输出级晶体管的调节电路的半导体器件的方法，该方法包括：第一步骤，在半导体衬底上形成输出级晶体管与静电保护晶体管；以及第二步骤，在半导体器件中形成扩散电阻。在此，静电保护晶体管形成为与输出级晶体管相并联。另外，静电保护晶体管的基极杂质浓度可制造成低于输出级晶体管的基极杂质浓度。此外，通过第二步骤来形成静电保护晶体管的基极。

用于制造半导体器件的该方法允许静电晶体管更快地工作，而不需要附加步骤。

如上所述，根据本发明的调节电路与半导体器件使得静电抵抗力得到提高。

附图说明

图1是本发明第一实施例的调节系统的电路图；

图2是示出图1所示输出级晶体管和静电保护晶体管的横截面结构的示图；

图3是示出衬底上的图1所示静电保护晶体管的设置的示图；

图4是示出衬底上的图1所示输出级晶体管与静电晶体管之间的位置关系的示图；

图5是示出图1所示输出晶体管和静电保护晶体管的横截面结构的另一个示例的示图；

图6是本发明第二实施例的调节系统的电路图；

图7是本发明第三实施例的调节系统的电路图；

图8是示出图7所示调节系统的经更改示例的电路图；

图9是常规调节系统的电路的一个示例；以及

图10是常规调节系统的电路的另一个示例。

具体实施方式

在下文中将参考附图具体描述本发明的实施例。在以下实施例的描述以及该过程所参考的附图中，重复提到并示出的那些部件使用相同标号来标识，且应当理解：除非另行描述，它们在结构、操作等上具有相同的特性；因此，除非需要，将不对这些部件进行重复说明。

第一实施例

首先，将描述本发明第一实施例的调节系统(调节电路)。图1是第一实施例的调节系统1的电路图。

调节系统1由输出级晶体管TR1、作为静电故障保护元件的静电保护晶体管TR1和TR2、以及控制输出级晶体管TR1的控制电路10构成。输出级晶体管TR1与静电保护晶体管TR2和TR3都是NPN-型双极性晶体管。

调节系统1具有一对输入端11和12以及一对输出端13和14。未示出的直流电压电源连接到输出端11和12，从而将来自直流电压电源的电流电压施加到输入端11与12之间，且输入端11在正电压一侧。未示出的外部电路连接到输出端13和14，从而经由输出级晶体管TR1将外部电路所需的电流和电压馈送到其中。

输出级晶体管TR1的集电极连接到输入端11，并连接到静电保护晶体管TR2和TR3的集电极。输出级晶体管TR1的发射极连接到输出端13，并连接到静电保护晶体管TR2的发射极。因而，静电保护晶体管TR2与输出级晶体管TR1并联连接。输出级晶体管TR1的基极连接到控制电路的控制输出端16，并连接到静电保护晶体管TR2的基极。

静电保护晶体管TR3的基极与发射极连接在一起。然后静电保护晶体管TR3的基极与发射极连接到负电压侧的输入端12，并连接到接地线15(GND)，其中输出端14连接到该接地线15。接地线15作为电位保持在基准电位的基准电位点；例如，接地线15接地。

例如，基于与输出端13的电压相当的电压(例如，通过分压获得)，控制电路10以使得输出端13的电压保持在固定电压不变的方法经由其控制输出端16控制输出级晶体管TR1的基极电压(基极电流电平)。控制电路10通过使用输出端11与12之间的电压驱动来工作。控制电路10也控制输出级晶体管TR1的发射极电位和集电极电位，且为了这个目的，控制电路10的控制端分别连接到输出级晶体管TR1的发射极和集电极。

图2是示出输出级晶体管TR1以及静电保护晶体管TR2和TR3的横截面结构的示图。输出级晶体管TR1以及静电保护晶体管TR2和TR3形成于单个半导体衬底20上(下文中简称为“衬底20”)。该衬底20是P-型半导体衬底。

在图2中，输出级晶体管TR1被示为输出级晶体管30，而静电保护晶体管TR2被示为静电保护晶体管40。因为静电保护晶体管TR3的横截面结构类似于静电保护晶体管40(TR2)，所以这里略去其说明。也可在衬底20上形成控制电路10。

输出级晶体管30基本上由基极扩散区33B、发射极扩散区33E、以及集电极扩散区33C构成，并且还包括N-型埋入扩散层31与N-型外延层32。静电保护晶体管40基本上由基极扩散区43B、发射极扩散区43E、以及集电极扩散区43C，并且还包括N-型埋入扩散层41与N-型外延层42。在以下描述中，基极扩散区33B、发射极扩散区33E、集电极扩散区33C、基极扩散区43B、发射极扩散区43E、以及集电极扩散区43C也分别简称为“区域33B、33E、33C、43B、43E、以及43C”。

通过外延生长在衬底20上形成输出级晶体管30等。层随外延生长过程增加厚度的方向被定义为向上方向，而反方向被定义为向下方向(向着衬底的方向)。输出级晶体管30在元件分隔区21与22之间形成，而静电保护晶体管40在元件分隔区22与23之间形成。从位于输出级晶体管30与静电保护晶体管40之间的元件分隔区22到元件分隔区21的方向被定义为向左方向，而从元件分隔区22到元件分隔区23的方向定义为向右方向。

现在，将描述输出级晶体管30等的形成步骤和横截面结构。首先，在衬底20上，通过扩散过程形成N-型埋入扩散层31与N-型埋入扩散层41，其中N-型埋入扩散层31作为输出级晶体管30的集电极电流的通道并具有低阻抗，N-型埋入扩散层41作为静电保护晶体管40集电极电流的通道并具有低阻抗。最后，N-型埋入扩散层31的右端置于元件分隔区22的左侧，而N-型埋入扩散层31的左端置于元件分隔区21的右侧；N-型埋入扩散层41的右端置于元件分隔区23的左侧，而N-型埋入扩散层41的左端置于元件分隔区22的右侧。

在N-型埋入层31和41的扩散过程之后，在形成有N-型埋入层31和41的衬底20上形成N-型外延层。通过以下将描述的后续扩散过程在基极扩散区33B和43B、发射极扩散区33E和43E、集电极扩散区33C和43C、以及元件分隔区21、22和23中形成此外延层的一部分，且该外延层的其它部分保持为N-型外延层32和42。

接着，通过分隔扩散过程，P-型杂质以较高浓度扩散来形成P⁺元件分隔区(元件分隔扩散区)21、22和23。然后，在位于元件分隔区21和22之间的外延层的左侧部分，P-型杂质以较低浓度扩散来形成P^-基极扩散区33B，且在位于元件分隔区22和23之间的外延层的左侧部分，P-型杂质以较低浓度扩散来形成P^-基极扩散区43B。

此外，在位于元件分隔区21和22之间的外延层的右侧部分，N-型杂质以较高浓度扩散来形成N⁺集电极扩散区33C，且在位于元件分隔区22和23之间的外延层的右侧部分，N-型杂质以较高浓度扩散来形成N⁺集电极扩散区43C。此外，在基极扩散区33B内的区域中，N-型杂质在基极扩散区33B上以较高浓度扩散来形成N⁺发射极扩散区33E，且在基极扩散区43B的区域中，N-型杂质在基极扩散区43B上以较高浓度扩散来形成N⁺发射极扩散区43E。如图2所示，在左/右方向彼此分隔的多个分离区域中形成发射极扩散区33E。

在这些扩散过程之后，将场效氧化膜覆盖在外延层与各个区的上表面，该场效氧化膜是绝缘体。然后，在区33B、33E、33C、43B、43E和43C的上表面上移除场效氧化膜24的一部分。然后，通过孔(接触孔)、从而通过局部移除场效氧化膜24来确保电接触，铝电极34B、34E、34C、44B、44E和44C等分别形成于区33B、33E、33C、43B、43E和43C上。

静电保护晶体管40形成为充分小于输出级晶体管30。例如，静电保护晶体管40中发射极扩散区43E的发射极面积(发射极尺寸)被制造成输出级晶体管30中发射极扩散区33E的发射极面积(发射极尺寸)的十分之一或更小。这有助于充分降低静电保护晶体管对调节系统1的输出特性的影响，而且有助于静电保护晶体管更快地作出响应。因而，快速增加的瞬变电荷优先流入到静电保护晶体管，因此有效地保护输出级晶体管不受瞬变电荷破坏。

应当注意：上述“发射极扩散区33E的发射极面积”表示输出级晶体管30中形成为发射极扩散区33E的所有分离区域的总面积。也应当注意：发射极面积表示沿着衬底20的表面测量的面积。

此外，静电保护晶体管40的区域43B、43E和43C与元件间隔区22和23之间的间隔被制造成充分大于输出级晶体管30中的对应间隔。(然而，出于方便的目的，这些间隔并不一定在图2中明显示出)。

更具体地，“基极扩散区43B的右侧端与集电极扩散区43C的左侧端之间的间隔(左/右-方向距离)S1”被制造成充分大于基极扩散区33B的右侧端与集电极扩散区33C的左侧端之间的间隔(左侧/右侧-方向距离)S1’。

同样，“发射极扩散区43E的右侧端与基极扩散区43B的右侧端之间的间隔S2a”被制造成充分大于“发射极扩散区33E的右侧端(即独立区域中最右边区域的右侧端)与基极扩散区33B的右侧端之间的间隔S2a’”，和(或)“发射极扩散区43E的左侧端与基极扩散区43B的左侧端之间的间隔S2b”被制造成充分大于“发射极扩散区33E的左侧端(即独立区域中最左边区域的左侧端)与基极扩散区33B的左侧端之间的间隔S2b’”。

同样，“基极扩散区43B的左侧端与元件分隔区22的右侧端之间的间隔S3”被制造成充分大于“基极扩散区33B的左侧端与元件分隔区21的右侧端之间的间隔S3’”。同样，“集电极扩散区43C的右侧端与元件分隔区23的左侧端之间的间隔S4”被制造成充分大于“集电极扩散区33C的右侧端与元件分隔区22的左侧端之间的间隔S4’”。

确保彼此相邻结点之间有足够大的距离，这样有助于提高静电保护晶体管对击穿结点的抵抗力，并因而有助于提高静电保护晶体管对瞬变电荷的抵抗力(而且也因此有助于提高整个电路对瞬变电荷的抵抗力)。例如，对于可能出现在发射极与基极之间或发射极与集电极之间的给定电位差，倍增结点之间的距离(间隔)将导致出现在结点之间的电场强度减半，使得结点更不易被击穿。结点击穿特别可能在与场效氧化膜24接触的结点发生；然而，通过在结点之间确保左/右-方向的距离可减小电场强度，并因此实现提高瞬变电荷的抵抗力。

附带说明，间隔S2a和S2b通常被设置为相等，并且间隔S2a’与S2b’也被设置成相等(然而，出于方便，它们并没有在图2中明显示出)。

此外，间隔S3被制造成小于“基极扩散区43B的右侧端与元件分隔区23的左侧端之间的间隔”，另外间隔S3’被制造成小于“基极扩散区33B的右侧端与元件分隔区22的左侧端之间的间隔”。即，元件分隔区22是最靠近基极扩散区43B的元件分隔区，而元件分隔区21是最靠近基极扩散区33B的元件分隔区。

此外，间隔S4被制造成小于“集电极扩散区43C的左侧端与元件分隔区22的右侧端之间的间隔”，另外间隔S4’被制造成小于“集电极扩散区33C的左侧端与元件分隔区21的右侧端之间的间隔”。即，元件分隔区23是最靠近集电极扩散区43C的元件分隔区，而元件分隔区22是最靠近集电极扩散区33C的元件分隔区。

基极扩散区43B的注入量低于输出级晶体管30的基极扩散区33B的注入量，例如大约是其一半。即，静电保护晶体管40的基极中的杂质浓度低于输出级晶体管30的基极中的杂质浓度，例如大约是其一半。因而，静电保护晶体管40的基极扩散深度小于输出级晶体管30，且静电保护晶体管40中的基极宽度(基极的上/下-方向宽度，即其在衬底厚度方向的宽度)小于输出级晶体管30。这缩短了电子传输通过基极所需要的时间，并因而有助于使静电保护晶体管40的工作更快。此外，将更可能发生击穿，因而更有效地保护输出级晶体管不受瞬变电荷破坏。

例如，通过单一扩散过程、并用相等的杂质注入量来形成发射极扩散区33E和43E。基极宽度取决于(P-型)基极区的宽度，该基极区的宽度是从通过基极扩散形成的P-型杂质分布区减去通过发射极扩散形成的N-型杂质分布区与N-型外延层中存在的N-型杂质分布区所剩余的。基极杂质浓度越低，则通过发射极扩散与外延层消除(变成N-型)的区域越大，因而最终(P-型区的)基极宽度将越小。

在通过扩散过程于衬底20上形成一个或更多扩散电阻的情况中，该扩散过程可用来形成静电保护晶体管40的基极扩散区43B。具体地，在形成一个或更多扩散电阻的过程中注入(扩散)P-型杂质的同时，也注入(扩散)P-型杂质以形成基极扩散区43B。通过这样共用形成一个或多个扩散电阻的过程和形成基极扩散区43B的过程，可使得静电保护晶体管更快工作而不需要附加处理。

图3是示出静电保护晶体管在衬底上的设置、从衬底20上方所见的示图(布置图)。电极44B、44E和44C分别作为用于实现与基极扩散区43B电接触的基极触点、用于实现与发射极扩散区43E电接触的发射极触点、以及用于实现与集电极扩散区43C电接触的集电极触点。

N-型埋入扩散层41、N-型外延层42、以及集电极扩散区43C一起形成静电保护晶体管40的整个集电极区C。在图3中，由C标示的圆角矩形示出整个集电极区C的外部形状(即N-型外延层42与元件分隔区22和23之间的边界)。在集电极区C外为元件分隔区(22和23)。

如从衬底20的上方所见，基极扩散区43B、发射极扩散区43E、以及集电极区C的外部形状各自包括曲线，并且都是例如圆形的(尽管与图3所示不同，但是集电极区C可显现出如从衬底20上方所见的圆形外部形状)。与显现它们是矩形的外部形状相比，这将使得电场更不易于集中，因而提高瞬变电荷抵抗力。

此外，如图3所示，发射极触点(电极44E)与集电极触点(电极44C)被设置成彼此相邻。具体地，例如电极44C、44E和44B以指定顺序设置在横向行上(在左/右方向上)。另一方面，电极44E的中心与电极44C的中心之间的距离比电极44B的中心与电极44C的中心之间的距离短。

这样将发射极触点与集电极触点放置成彼此相邻缩短了瞬变电荷从发射极触点到集电极触点需要传输的距离(即，其通过N-型埋入扩散层41的传输距离)，因而有助于提高对瞬变电荷的响应。

图4是示出输出级晶体管与静电保护晶体管之间的设置的、从衬底20上方所见的示图。在图4中，标号51表示设置有输出级晶体管TR1，即输出级晶体管30的区域，而标号54表示设置有静电保护晶体管TR2，即静电保护晶体管40的区域。静电保护晶体管TR3也可设置在区域54中。标号52表示输出衰减器，而标号53表示将输出级晶体管30的发射电极34E连接到输出衰减器52的导体。

输出衰减器52对应于图1电路图中的输出端13，且来自输出级晶体管30(TR1)的输出电流经由输出衰减器52馈送到外部电路。在多层导体结构中构造包括有输出级晶体管TR1以及静电保护晶体管TR2和TR3的半导体集成电路，该结构具有覆盖在衬底20上的至少第一金属导电下层与第二金属导电上层。该第一金属导电下层分配到输出级晶体管30与静电保护晶体管40的电极(34E等)。导体53铺设成作为第二金属导电上层的一部分。

如图4中所示，静电保护晶体管40(TR2)所形成的区域54被设置成与输出衰减器52相邻。即，如从衬底20的上方所见，没有诸如晶体管的其它元件被设置在区域54与输出衰减器52之间。此外，如从衬底20的上方所见，区域54被设置在输出衰减器52与区域51之间。

上述设置降低了静电保护晶体管40与输出衰减器52之间的阻抗(布线电容与布线电阻)，由此使得瞬变电荷在流入输出级晶体管30(TR1)之前经由静电保护晶体管40(TR2)有效地导出。

为了降低上述的阻抗，区域54最好铺设在导体53的下方(比导体更靠近衬底20)。

通常，瞬变电荷是由静电快速增加而引起的。因此，在输出衰减器52(输出端13)上出现的瞬变电荷流入到由于较小因而更快工作的静电保护晶体管中，并因而使输出级晶体管得到保护。此外，因为静电保护晶体管被构造成用提高阻抗来抵抗瞬变电荷，所以静电保护晶体管不易被击穿，因而有助于提高整个电路对静电的抵抗力。

静电保护晶体管的横截面结构可被改进成如图5所示。具体地，图1所示的静电保护晶体管TR2可形成为与图5所示的静电保护晶体管40a类似。在此，静电保护晶体管TR3也可形成为具有与静电保护晶体管40a类似的横截面结构。图5是示出输出级晶体管与静电保护晶体管的横截面结构的另一个示例的示图。在图5中，这些也在图2中示出的部件使用相同的标号和符号来标识。当采用图5所示的横截面结构时，图1所示的输出级晶体管TR1总是形成为与输出级晶体管30类似。图2所示横截面与图5所示的类似，它们之间的差异如下所述。

静电保护晶体管40a基本上由基极扩散区43Ba、发射极扩散区43Ea、以及集电极扩散区43C构成，并且还包括N-型埋入扩散层41与N-型外延层42a。即，在此，静电保护晶体管40的基极扩散区43B、发射极扩散区43E、以及N-型外延层42分别用基极扩散区43Ba、发射极扩散区43Ea、以及N-型外延层42a来代替。

基极扩散区43Ba、发射极扩散区43Ea、以及N-型外延层42a的左/右-方向结构都与基极扩散区43B、发射极扩散区43E、以及N-型外延层42相类似。因而，如前面参考图2所描述的，彼此相邻结点之间的距离要比输出级晶体管的长。

通过与用来形成图2所示静电保护晶体管40类似的过程来形成静电保护晶体管40a，但是在此基极扩散区43Ba的注入量等于输出级晶体管30的基极扩散区33B的注入量。即，静电保护晶体管40a基极中的杂质浓度等于输出级晶体管30基极中的杂质浓度(因此N-型外延层42a的剩余部分的上/下-方向宽度(衬底厚度方向上的宽度)比图2所示的N-型外延层42的小，并与N-型外延层32的相等)。

作为替代，静电保护晶体管40a的发射极在衬底上形成为比输出级晶体管30的发射极更深。即，发射极扩散区43Ea的上/下-方向宽度(衬底厚度方向上的宽度)比输出级晶体管30的发射极扩散区33E的大。结果，静电保护晶体管40a的基极宽度(即其上/下-方向的宽度)比输出级晶体管30的小。这缩短了电子通过基极传输所需的时间，因而有助于使静电保护晶体管更快工作。此外，将更易于发生击穿，因此更有效地保护输出级晶体管不受瞬变电荷破坏。

通常，NPN-型晶体管中的发射极扩散通过注入砷(As)来获得；因而，输出级晶体管30的发射极扩散区33E通过注入砷来形成。相反，静电保护晶体管40a的发射极扩散区43Ea通过注入扩散浓度大于砷的磷(P)来形成，从而形成更深的发射极。

在该实施例中，输出级晶体管TR1与静电保护晶体管TR2和TR3都构造成NPN-型双极性晶体管。然而，也可替代使用PNP-型双极性晶体管来实现类似效果。在使用PNP-型双极性晶体管的情况下，横截面结构等描述中的术语“N-型”和“P-型”可简单理解为分别读成“P-型”和“N-型”。

在图1中，当输出端13接触到正静电时，正瞬变电荷以指定顺序经由静电保护晶体管TR2的发射极、到静电保护晶体管TR2的集电极、到静电保护晶体管TR3的集电极、然后到静电保护晶体管TR3的发射极传输导出到接地线15。然而，瞬变电荷的一部分可流入控制电路10，从而导致静电击穿。这个缺陷在以下描述的第二和第三实施例中得到了改进。

第二实施例

以下将描述本发明的第二实施例。图6是本发明第二实施例的调节系统1a的电路图。调节系统1a与图1所示的调节系统1的差异在于：静电保护晶体管TR2的基极不连接到控制电路10的控制输出端16，而是连接到接地线15；两个调节系统在其它方面是类似的。

将静电保护晶体管TR2的基极连接到接地线15使得防止经由输出端13输入的瞬变电荷流入到控制电路10中成为可能。在图6中，电阻(未示出)可串联插入到静电保护晶体管TR2的基极与接地线15之间；换言之，静电保护晶体管TR2的基极可经由电阻连接到接地线15。

尽管没有给出重叠的说明，但是应当理解：先前结合第一实施例并参考图2和5的横截面结构图、以及图3和4的设置图给出的关于输出级晶体管TR1与静电保护晶体管TR2的描述同样可应用到该第二实施例。因而，第二实施例将获得类似于通过第一实施例所获得的效果。

与在第一实施例一样，在该实施例中，输出级晶体管TR1与静电保护晶体管TR2和TR3都被构造成NPN-型双极性晶体管。然而，也可替代使用PNP-型双极性晶体管。在使用PNP-型双极性晶体管的情况下，横截面结构等描述中的术语“N-型”和“P-型”可简单理解为分别读成“P-型”和“N-型”。

第三实施例

以下将描述本发明的第三实施例。图7是本发明的第三实施例的调节系统1b的电路图。

调节系统1b基本上由输出级晶体管TR1a、作为静电故障保护元件的静电保护晶体管TR2a和TR3、以及控制输出级晶体管TR1a的控制电路10构成。输出级晶体管TR1a与静电保护晶体管TR2a和TR3是PNP-型双极性晶体管。即，与图1所示的调节系统1相比，在调节系统1b中，用都是PNP-型的输出级晶体管TR1a和静电保护晶体管TR2a来替代输出级晶体管TR1和静电保护晶体管TR2。

与图1所示的调节系统1类似，调节系统1b具有一对输入端11和12、以及一对输出端13和14。一未示出的直流电压源连接到输出端11和12，从而将来自直流电压源的直流电压施加到输入端11和12之间，且输入端11在正电压侧。一未示出的外部电路连接到输出端13和14，从而外部电路所需的电流和电压经由输出级晶体管TR1a馈送其中。

输出级晶体管TR1a的发射极连接到输入端11、静电保护晶体管TR2a的发射极、以及静电保护晶体管TR3的集电极。输出级晶体管TR1a的集电极连接到输出端13，并连接到静电保护晶体管TR2a的集电极。因而，静电保护晶体管TR2a与输出级晶体管TR1a并联连接。输出级晶体管TR1a的基极连接到控制电路10的控制输出端16，并将静电保护晶体管TR2a的基极和发射极连接在一起。

将静电保护晶体管TR3的基极和发射极连接在一起。然后静电保护晶体管TR3的基极和发射极连接到负电压侧的输入端12和接地线15，其中输出端14连接到该接地线15。

例如，控制电路10基于与输出端13的电压相当的电压(例如，通过分压获得)以使得输出端13的电压在固定电压保持不变的方式经由控制端16控制输出级晶体管TR1a的基极电压(基极电流电平)。控制电路10还控制输出级晶体管TR1a的发射极电位和集电极电位，并且出于这个目的，控制电路10的控制端分别连接到输出级晶体管TR1a的发射极和集电极。

输出级晶体管TR1a的横截面结构与图2所示的输出级晶体管30的类似，且静电保护晶体管TR2a的横截面结构与图2(或图5)所示的静电保护晶体管40(或40a)的类似。然而，因为输出级晶体管TR1a与静电保护晶体管TR2a是PNP-型双极性晶体管，所以图2和5所示的横截面结构中的术语“N-型”和“P-型”可分别理解为读成“P-型”和“N-型”。

应当理解：先前结合第一实施例并参考图2和5的横截面结构图、以及图3和4的设置图给出的关于输出级晶体管与静电保护晶体管的描述同样可以应用到该第三实施例。因而，第三实施例将获得类似于通过第一实施例所获得的效果。

通常，输出端13上的电位低于输入端11上的电位，因而没有电流流经静电保护晶体管TR2a。当输出端13上出现瞬变电荷且因而输出端13的电位急剧上升时，静电保护晶体管TR2a比输出级晶体管TR1a更快工作，且因此瞬变电荷优先流经静电保护晶体管TR2a。因而，有效地防止输出级晶体管TR1a受到静电击穿。

在图7中，可以将电阻(未示出)串联插入到静电保护晶体管TR2a的基极与发射极之间；换言之，静电保护晶体管TR2a的基极可经由电阻连接到自身的发射极。

在该实施例中，输出级晶体管TR1a与静电保护晶体管TR2a都被构造成PNP-型双极性晶体管。然而，也可使用NPN-型双极性晶体管替代图8所示的输出级晶体管TR1与静电保护晶体管TR2。静电保护晶体管TR3可被构造成PNP-型双极性晶体管。

可自由组合第一到第三实施例，只要不发生矛盾即可；即，一实施例中的特性(例如，第一实施例中的特性)可应用到任何其它实施例(例如，第二实施例)，除非这样做会造成矛盾。

Claims (16)

1.一种包括用于向外部电路提供电流的的输出级晶体管的调节电路，其特征在于，

静电保护晶体管形成为与所述输出级晶体管相并联。

2.如权利要求1所述的调节电路，其特征在于，

所述静电保护晶体管的发射极、基极和集电极分别连接到所述输出级晶体管的发射极、基极和集电极。

3.如权利要求1所述的调节电路，其特征在于，

所述静电保护晶体管的发射极和集电极分别连接到所述输出级晶体管的发射极和集电极，以及

其中所述静电保护晶体管的基极连接到基准电位点。

4.如权利要求1所述的调节电路，其特征在于，

所述静电保护晶体管的发射极和集电极分别连接到所述输出级晶体管的发射极和集电极，以及

其中所述静电保护晶体管的基极和发射极连接在一起。

5.一种具有调节电路的半导体器件，所述调节电路包括用于向外部电路提供电流的输出级晶体管，其特征在于，

所述输出级晶体管和所述静电保护晶体管形成于半导体衬底上，以及

其中所述静电保护晶体管形成为与所述输出级晶体管并联。

6.如权利要求5所述的半导体器件，其特征在于，

所述静电保护晶体管的发射极面积小于所述输出级晶体管的发射极面积。

7.如权利要求6所述的半导体器件，其特征在于，

所述静电保护晶体管的发射极面积等于或小于所述输出级晶体管的发射极面积的十分之一。

8.如权利要求5所述的半导体器件，其特征在于，

所述输出级晶体管和所述静电保护晶体管形成于半导体衬底上，但通过元件分隔区来分隔，以及

其中所述静电保护晶体管的基极与集电极之间的间隔、所述静电保护晶体管发射极与基极之间的间隔、所述静电保护晶体管的基极与元件分隔区的与之最靠近部分之间的间隔、以及所述静电保护晶体管的集电极与元件分隔区的与之最靠近部分之间的间隔都分别大于所述输出级晶体管中的对应间隔。

9.如权利要求5所述的半导体器件，其特征在于，

所述静电保护晶体管的基极杂质浓度低于所述输出级晶体管的基极杂质浓度。

10.如权利要求5所述的半导体器件，其特征在于，

所述静电保护晶体管的发射极形成为比所述输出级晶体管的发射极更深。

11.如权利要求5所述的半导体器件，其特征在于，

如从所述半导体衬底的上方所见，所述静电保护晶体管的发射极、基极和集电极都各自显现出包括有曲线的外部形状。

12.如权利要求11的半导体器件，其特征在于，

所述静电保护晶体管的各个发射极、基极和集电极的外部形状都是圆形。

13.如权利要求5所述的半导体器件，其特征在于，

在所述静电保护晶体管中，发射极的触点与集电极的触点彼此相邻。

14.如权利要求5所述的半导体器件，其特征在于，

所述静电保护晶体管被设置成与输出衰减器相邻，其中经由所述输出衰减器馈送出来自所述输出级晶体管的输出电流。

15.如权利要求5所述的半导体器件，其特征在于，

所述静电保护晶体管设置在输出衰减器与形成所述输出级晶体管的区域之间，其中经由所述输出衰减器馈送出来自所述输出级晶体管的输出电流。

16.一种用于制造具有调节电路的半导体器件的方法，所述调节电路包括用于向外部电路提供电流的输出级晶体管，所述方法包括以下步骤：

第一步骤，在半导体衬底上形成所述输出级晶体管和所述静电保护晶体管，以及

第二步骤，在所述半导体器件中形成扩散电阻，

其中所述静电保护晶体管形成为与所述输出级晶体管相并联，

其中所述静电保护晶体管的基极杂质浓度被制造成低于所述输出级晶体管的基极杂质浓度，以及

其中所述静电保护晶体管的基极通过第二步骤来形成。

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