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CN1957461A - 半导体器件及其制造方法 - Google Patents

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CN1957461A
CN1957461A CNA2005800168181A CN200580016818A CN1957461A CN 1957461 A CN1957461 A CN 1957461A CN A2005800168181 A CNA2005800168181 A CN A2005800168181A CN 200580016818 A CN200580016818 A CN 200580016818A CN 1957461 A CN1957461 A CN 1957461A
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Abstract

本发明涉及一种半导体器件(10)，该半导体器件(10)包含衬底(11)和由硅形成的半导体本体(1)，该半导体本体(1)具有连续地包含至少第一和第二半导体层(2、3)的半导体层结构，并具有第一导电类型的表面区域，该表面区域设有场效应晶体管(M)，该场效应晶体管(M)的沟道为与该第一导电类型相反的第二导电类型，其中该表面区域设有用于该场效应晶体管(M)的第二导电类型的源区和漏区(4A、4B)，设有插在所述源区和所述漏区之间的低掺杂浓度的沟道区(3A)，该沟道区(3A)形成该第二半导体层(3)的一部分，并设有第一导电类型的掩埋半导体区(2A)，该掩埋半导体区(2A)掩埋在该沟道区(3A)之下且掺杂浓度远高于该沟道区(3A)，该掩埋半导体区(2A)形成该第一半导体层(2)的一部分。根据本发明，该半导体本体(1)不仅设有所述场效应晶体管(M)，还设有双极晶体管(B)，该双极晶体管(B)具有分别为第二、第一和第二导电类型的发射区、基区和集电区(5A、5B、5C)，该发射区(5A)形成于该第二半导体层内(3)且该基区(5B)形成于该第一半导体层(2)内。按照这个方式获得了Bi(C)MOS IC(10)，其非常适用于高频应用，且使用根据本发明的方法容易制造。优选地，该第一半导体层(2)包含Si－Ge且为δ掺杂，而第二半导体层(3)包含应变Si。

Description

半导体器件及其制造方法
本发明涉及一种半导体器件，该半导体器件包含衬底和由硅形成的半导体本体，该半导体本体具有连续地包含至少第一和第二半导体层的半导体层结构，并具有第一导电类型的表面区域，该表面区域设有场效应晶体管，该场效应晶体管的沟道为与该第一导电类型相反的第二导电类型，其中该表面区域：设有用于该场效应晶体管的第二导电类型的源区和漏区；设有插在所述源区和所述漏区之间的低掺杂浓度的沟道区，该沟道区形成第二半导体层的一部分；并设有第一导电类型的掩埋半导体区，该掩埋半导体区位于该沟道区下且掺杂浓度远高于该沟道区的掺杂浓度，并且该掩埋半导体区形成第一半导体层的一部分。本发明还涉及这种器件的制造方法。需要指出，术语“沟道”应该理解成指源与漏之间的薄导电区域，其是在晶体管工作期间形成的。术语“表面区域”应该理解成在其表面的半导体本体的一部分，该表面区域尤其包含沟道区以及其中将形成的沟道。
从2001年8月7日出版的美国专利说明书US 6271551已知这种器件与方法。在所述文件中，描述了一种MOS(金属氧化物半导体)晶体管，该晶体管包含轻掺杂沟道区，以及所述沟道区下方的重掺杂掩埋区，例如NMOS晶体管中的p型，其用作接地区。由此，一方面，该晶体管在沟道区内呈现高迁移率，而另一方面，所谓的短沟道效应受到抑制，因此阈值电压的变化以及所谓击穿(punch through)效应的出现被排除。在已知的晶体管中，在沟道区和显著地被掩埋的p型区之间存在包含SiGe的半导体区，其结果为从掩埋区到沟道区的不期望的扩散受到抑制。沟道区和掩埋区都形成半导体层结构的一部分。掩埋区形成为注入半导体层，沟道区由与所述半导体本体的表面毗邻的半导体本体的层状部分形成。该已知器件非常适于制造用于高频信号处理与/或数字逻辑应用的包含CMOS(互补MOS)电路的IC(集成电路)。
该已知器件的缺点在于其无法胜任高频范围的许多应用，例如移动电话或光学网络。
因此本发明的目标是提供一种适用于所述应用且非常容易制造的器件。
为了实现这一点，根据本发明，在开篇段落中提及类型的器件的特征在于，半导体本体不仅设有所述场效应晶体管，还设有双极晶体管，该双极晶体管包含分别具有第二、第一和第二导电类型的发射区、基区和集电区，发射区形成于第二半导体层内且基区形成于第一半导体层内。本发明首先是基于下述认识，即，除了信号处理装置之外，所述应用经常需要传输与/或接收电路。
双极晶体管适用于这种目的，且本发明进一步基于下述认识，即，一方面，将这种双极晶体管集成到包含(多个)MOS晶体管的器件中有益于具有高频性能的双极晶体管，且另一方面，这种集成可以通过非常简单的方式实现。这可以归结于下述两个事实：重掺杂的(优选δ(delta)掺杂)的基区改善了双极晶体管的高频性能；且双极晶体管的基区可以与MOS晶体管的重掺杂掩埋区同时形成，由此使得制造工艺保持简单。本发明进一步基于下述认识，即，发射区也可以容易地形成于第二半导体层内。为了允许MOS晶体管作为沟道区工作，该层应该是轻掺杂的；且通过以高浓度将期望的杂质引入所述层内，相反导电类型的重掺杂发射区可以容易地局部形成于所述层内。
本发明最后是基于下述认识，即，第一半导体层内或其附近的Si与Ge混合晶体不仅有益于MOS晶体管，还可用于所形成的双极晶体管。
在根据本发明的半导体器件的优选实施方案中，第一和第二半导体层都通过外延形成。尽管这些半导体层都还可以选择通过例如离子注入形成，但使用外延方法提供了各种重要的优点。后一种技术特别地可以实现，为第一半导体层提供非常高浓度的掺杂，并提供具有δ形状(也称为尖锋形)的掺杂分布。此外，MOS晶体管和双极晶体管都可以通过主流外延工艺容易地形成，其中期望的隔离区也可以容易地形成。这种情况下，该器件的两个部分都是所谓的差分类型，这意味着MOS晶体管以及双极晶体管的部分位于隔离区上方，这些部分包含非单晶材料。
优选地，第一半导体层包含硅和锗的混合晶体，第二半导体层含有硅。所述层可用于MOS晶体管中以实现公知的扩散阻挡的功能，而SiGe由于其在所述晶体管中更小的带隙，进一步改善了双极晶体管的高频性能。第一半导体层的厚度或者邻接所述第一半导体层并优选地位于其下侧的含有SiGe的又一半导体层的厚度，优选地选择为使得晶格常数小于含SiGe层的、含硅第二半导体层受到机械应力。这种应力增大了沟道区内载流子的迁移率，使得该MOS晶体管的高频性能得到改善，而在双极晶体管的位置没有任何负面影响。
在一个有利的修改中，包含硅和锗混合晶体的另一个半导体层位于该第一半导体层下方或者位于毗邻所述第一半导体层的所述又一个半导体层下方，其中锗的含量向该第一半导体层的方向，从零逐渐增加到该第一半导体层内的锗含量。这种缓冲层排除了半导体本体内晶体损伤的发展，或者至少排除了伴随这种晶体损伤的缺陷可以到达MOS晶体管或双极晶体管的有源区并对其性能产生负面影响。
如前所述，该第一半导体层优选地具有第一导电类型的掺杂元素的这样的浓度分布，其在厚度方向上是δ或尖锋形。含SiGe的第一半导体层的部分由此位于该MOS晶体管的掩埋区和沟道区之间，并因此可以用作二者之间的扩散阻挡。
双极晶体管的发射区优选地通过局部地将适当的杂质引入该第二半导体层而形成，优选地通过从上覆的多晶硅区域向外扩散。优选地，该MOS晶体管的沟道电势可通过电阻区，即围绕该MOS晶体管的所谓阱区而得到控制。由于电子的迁移率远高于空穴，该MOS晶体管优选地为NMOS晶体管，该双极晶体管优选地为NPN晶体管。
一种包含衬底和由硅形成的半导体本体的半导体器件的制造方法，该半导体本体具有连续地包含至少第一和第二半导体层的半导体层结构，并具有第一导电类型的表面区域，该表面区域设有场效应晶体管，该场效应晶体管的沟道为与该第一导电类型相反的第二导电类型，其中该表面区域：设有用于该场效应晶体管的第二导电类型的源区和漏区；设有-插在所述漏区之间的-低掺杂浓度的沟道区，该沟道区形成为该第二半导体层的一部分；并设有第一导电类型的掩埋半导体区，该掩埋半导体区位于该沟道区之下且掺杂浓度远高于所述沟道区，该掩埋半导体区形成为该第一半导体层的一部分，根据本发明的该制造方法的特征在于，该半导体本体不仅设有该场效应晶体管，还设有双极晶体管，该双极晶体管具有分别为第二、第一和第二导电类型的发射区、基区和集电区，该发射区形成于该第二半导体层内且该基区形成于该第一半导体层内。
优选地，该第一和第二半导体层都通过外延形成，该第一半导体层由Si和Ge的混合晶体形成，该第二半导体层由Si形成。在包含SiGe的层下，优选地形成了组分渐变的包含SiGe的缓冲层。该外延过程可以有利地被中断一次或多次，以形成用于该MOS晶体管和双极晶体管的电学隔离的隔离区，或者形成集电区或所谓的阱区。
参考下文中描述的实施方案，本发明的这些和其他方面将变得显而易见并得到阐述。
附图说明
图1为垂直于厚度方向的根据本发明半导体器件的实施方案的示意性剖面视图；
图2示出了不同漏电压时线性刻度下，图1器件的MOS晶体管的标准化电流(Id)与栅电压(Vg)的函数关系；
图3示出了对数刻度下图2的结果；
图4示出了图1器件的双极晶体管的截止频率(fT)与电流密度(J)的函数关系；
图5示出了图1器件的双极晶体管的电流密度(J)与基极-发射极电压(Vbe)的函数关系；
图6示出了图1器件的双极晶体管的电流增益(β)与电流密度(J)的函数关系；以及
图7至9为通过根据本发明方法的实施方案，制造过程的连续阶段图1器件的垂直于厚度方向的示意性剖面视图。
这些附图未按比例绘制，为了清楚起见而显著夸大一些尺寸。尽可能地，相应的区域或部分使用相同的阴影与相同的参考数字表示。
图1为垂直于厚度方向的根据本发明半导体器件的实施方案的示意性剖面视图。本示例的器件10包含(见图1)在该情形中为p型硅衬底的衬底11以及包含第一半导体层2和第二半导体层3的半导体层结构，其中第一半导体层2在此由SiGe形成且是p型掺杂的，第二半导体层3在此由Si形成且是轻掺杂的，MOS晶体管M和双极晶体管B都形成在该半导体层结构中。这种情况下，在该第一半导体层2和该衬底之间存在该半导体层的另一部分，该又一部分连续地包括：由SiGe形成的另一个n型半导体层9，其Ge含量从约为零增加到约为该第一半导体层2的Ge含量，以及由SiGe形成的又一个n型半导体层8，其Ge含量等于第一半导体层1的Ge含量，即这种情况下约为25at.％。该半导体层结构通过外延形成。
该外延生长工艺在生长所述又一个半导体层8与所述另一个半导体层9之间第一次被中断，以便通过适当的局部离子注入局部地形成掩埋集电极连接区5C1。在形成该又一个半导体层8之后，生长工艺第二次被中断，以便在该阶段在半导体本体1的表面内形成凹陷的隔离区20，该情形中为所谓的沟槽隔离区20。在该阶段，还在将形成MOS晶体管的位置在半导体本体1内形成p型阱区6，在将形成双极晶体管的位置形成重掺杂的集电区5C，这两个区域都是通过恰当的局部离子注入形成的。在第一半导体层2下，存在薄的轻掺杂的缓冲层12，该缓冲层12的SiGe含量与第一半导体层2的相同。
第一半导体层2具有尖锋形或δ形的p型掺杂分布22，其结果为，该层的部分2A在NMOS晶体管M的位置形成重掺杂的p型接地区2A，另一个部分5B在双极晶体管B的位置形成重掺杂基区5B。这种情形下包含“应变”硅的第二半导体层3的部分3A形成MOST M的沟道区3A，在另一个部分内，发射区5A通过从多晶硅区5A1向外扩散恰当的(此处为n型)掺杂原子而形成于双极晶体管B的位置，该多晶硅区5A1用作发射极连接区5A1。在所述区域内，还形成基极连接区5B1，其通过绝缘隔离物15与发射极5分离。MOS晶体管M进一步包含栅电极14，栅电极14此处也由多晶硅形成，其通过此处由二氧化硅形成的栅极电介质16与沟道区3A分离，并由绝缘隔离物17界定。与其相邻的源区和漏区4A、4B设有延伸直至栅极电介质16的浅的轻掺杂扩展区。
本示例的器件10具有优良的高频性能，非常适合于用于诸如移动电话、光学网络和防撞机器人系统的应用的IC。器件10的双极部分于是用作高频发射/接收部分，而(C)MOS部分用于高频信号处理。此外，该器件非常适合于未来亚微米工艺技术中的进一步微型化，且在任何情况下都可以非常容易地制造，这将在下文中得到更加详细的解释。首先，在下文中将进一步阐述根据本发明的器件10的优越性能。
图2示出了不同漏电压时在线性刻度下，图1器件的MOS晶体管的规一化电流(Id)与栅电压(Vg)的函数关系，而图3示出了对数刻度下的相同结果。曲线23、33是在50mV的漏电压Vd下获得的，而对于曲线24、34，该电压V为1V。具体地，从图3可以得出，亚阈值斜率为85mV/decade，漏致势垒降低(DIBL)为23mV。这些数值表明根据本发明的器件中对短沟道效应的优良控制。对于许多已知的方案，应该认为无法获得这些数值。
图4示出了图1器件的双极晶体管的截止频率(fT)与电流密度(J)的函数关系。该图的结果曲线41表明，该双极晶体管具有非常优越的高频特性。最大截止频率fT超过250GHz。
图5示出了在正向激活模式中，图1器件的双极晶体管的电流密度(J)与基极-发射极电压(Vbe)的函数关系。曲线51对应于集电极电流Ic，曲线52对应于基极电流Ib，而关联的集电极-基极电压为零。该所谓的Gummel曲线图表明该双极晶体管具有基本上理想的性能。
图6示出了图1器件的双极晶体管的电流增益(β)与电流密度(J)的函数关系。曲线61表明在大的电流密度范围内可以获得超过100的高增益。
本示例的器件10例如可以按照下述方式制造。
图7至9为通过根据本发明方法的实施方案，在制造过程的连续阶段中垂直于厚度方向的图1器件的示意性剖面视图。起始材料使用了(见图7)由硅形成的p型衬底11。在该衬底上，提供了厚度为3500nm的包含Si-Ge的n型缓冲层9，其Ge含量从约为0at.％增加到约为35at.％。接着，生长过程被中断，且通过掩模局部地形成用于将形成的双极晶体管B的n+连接区5C1。随后，提供500nm厚的Si-Ge层8，其Ge含量约为35at.％。
随后(见图8)，形成隔离区20，其在此的形式为所谓的沟槽隔离区20，该沟槽隔离区20凹陷于半导体本体内且例如填充了二氧化硅。接着，通过涂覆在该情形中为n型Si-Ge的缓冲层80，继续该外延工艺。随后，通过局部离子注入以及适当的掩模，将p型阱区6形成于将形成MOS晶体管M的位置，n+型集电区81形成于将形成双极晶体管B的位置。
随后(见图9)，通过提供由Si-Ge形成的、厚度为20至40nm的第一半导体层2而继续该生长过程，Ge含量与Si-Ge层8的相同。在其生长过程中，层2被提供p型掺杂元素的高掺杂尖锋22，该p型元素在此为硼原子。接着，通过生长应变硅形成的第二半导体层3而完成该生长过程，该第二半导体层3为轻掺杂(p型)且厚度为5至10nm。
接着(见图1)，按照本身已知的方式，通过添加缺少的部分而完成待形成的MOS晶体管M和双极晶体管B，在描述本示例的器件10的上文中已经提到这些部分。少数部分未在图中提及和示出，这些部分包括连接导体、无论是否为焊盘形式的接触金属化、以及所述接触金属化所需的一个或多个绝缘的与/或导电的与/或半导体的层，以及可能使用或不使用的钝化与/或保护层。在例如划片的分离工艺之后，获得准备好用于最后组装的单个器件10。
本发明不限于上文给出的示范性实施方案，本领域技术人员在本发明的范围内可以进行许多变形和修改。例如，本发明不仅可以用于BiMOS，还可以用于双极互补金属氧化物半导体(BiCMOS)集成电路(IC)。本发明还可以与PNP晶体管组合应用于PMOS晶体管。还需指出，还可以选择利用通过硅局部氧化(LOCOS)技术获得的隔离区代替STI隔离区。根据本发明的器件的结构可形成为包含一个或多个台面形状的部分，还可以形成为(基本上)完全平面。除了Si-Ge混合晶体之外，还可以有利地利用其他混合晶体，例如Si和C的混合晶体。
至于根据本发明的方法，同样地存在许多变形和修改。例如，发射区的重掺杂部分可以选择通过从原位掺杂多晶硅向外扩散或者通过气相掺杂而形成。

Claims (14)

1.一种半导体器件(10)，包含衬底(11)和由硅形成的半导体本体(1)，该半导体本体(1)具有连续地包含至少第一和第二半导体层(2、3)的半导体层结构，并具有第一导电类型的表面区域，该表面区域设有场效应晶体管(M)，该场效应晶体管(M)具有与该第一导电类型相反的第二导电类型的沟道，其中该表面区域：设有用于该场效应晶体管(M)的第二导电类型的源区和漏区(4A、4B)；设有插在所述源区和所述漏区之间的低掺杂浓度的沟道区(3A)，该沟道区(3A)形成该第二半导体层(3)的一部分；并设有第一导电类型的掩埋半导体区(2A)，该掩埋半导体区(2A)位于该沟道区(3A)之下且掺杂浓度远高于该沟道区(3A)的掺杂浓度，并且该掩埋半导体区(2A)形成第一半导体层(2)的一部分，该半导体器件(10)的特征在于，半导体本体(1)不仅设有所述场效应晶体管(M)，还设有双极晶体管(B)，该双极晶体管(B)具有分别为第二、第一和第二导电类型的发射区、基区和集电区(5A、5B、5C)，所述发射区(5A)形成于第二半导体层(3)内且所述基区(5B)形成于第一半导体层(2)内。
2.权利要求1所述的半导体器件(10)，其特征在于，该第一和第二半导体层(2、3)通过外延形成。
3.权利要求1或2所述的半导体器件(10)，其特征在于，该第一半导体层(2)包含硅和锗的混合晶体，该第二半导体层(3)包含硅。
4.权利要求3所述的半导体器件(10)，其特征在于，该第一半导体层(2)的厚度或者含有硅和锗混合晶体并邻接该第一半导体层(2)、优选地位于其下侧的又一半导体层(8、9)的厚度，选择为使得该第二半导体层(3)受到机械应力。
5.权利要求3或4所述的半导体器件(10)，其特征在于，在该第一半导体层(2)下方并且在毗邻所述第一半导体层的又一半导体层(8)下方，设置包含硅和锗混合晶体的另一半导体层(9)，其中锗的含量向该第一半导体层(2)的方向，从零逐渐增加到该第一半导体层(2)的锗含量。
6.任一前述权利要求所述的半导体器件(10)，其特征在于，该第一半导体层(2)具有在厚度方向上具有δ特征的第一导电类型的掺杂原子的浓度分布。
7.任一前述权利要求所述的半导体器件(10)，其特征在于，通过将第二导电类型的掺杂原子引入第二半导体层(3)，在所述第二半导体层(3)内形成所述双极晶体管(B)的发射区(5A)。
8.任一前述权利要求所述的半导体器件(10)，其特征在于，该MOS晶体管的沟道电势可通过作为围绕该MOS晶体管的所谓阱区的形成电阻的连接区，得到控制。
9.任一前述权利要求所述的半导体器件(10)，其特征在于，该第一导电类型为p型导电类型，其结果为该MOS晶体管(M)为NMOS晶体管，该双极晶体管(B)为NPN晶体管。
10.一种制造半导体器件(10)的方法，该半导体器件(10)包含衬底(11)和由硅形成的半导体本体(1)，该半导体本体(1)具有连续地包含至少第一和第二半导体层(2、3)的半导体层结构，并具有第一导电类型的表面区域，该表面区域设有场效应晶体管(M)，该场效应晶体管(M)具有与该第一导电类型相反的第二导电类型的沟道，其中该表面区域：设有用于该场效应晶体管的第二导电类型的源区和漏区(4A、4B)；设有插在所述源区和所述漏区之间的低掺杂浓度的沟道区(3A)，形成该沟道区(3A)使其形成为该第二半导体层(3)的一部分；并设有第一导电类型的掩埋半导体区(2A)，该掩埋半导体区(2A)位于该沟道区(3A)之下且掺杂浓度远高于所述沟道区(3A)，形成该掩埋半导体区使其形成为该第一半导体层(2)的一部分，该方法的特征在于，该半导体本体(1)不仅设有所述场效应晶体管(M)，还设有双极晶体管(B)，该双极晶体管(B)具有分别为第二、第一和第二导电类型的发射区、基区和集电区(5A、5B、5C)，该发射区(5A)形成于该第二半导体层内(3)且该基区(5B)形成于该第一半导体层(2)内。
11.权利要求10所述的方法，其特征在于，该第一和第二半导体层(2、3)通过外延形成。
12.权利要求11所述的方法，其特征在于，该第一半导体层(2)由硅和锗的混合晶体形成，该第二半导体层(3)由硅形成。
13.权利要求12所述的方法，其特征在于，在该第一半导体层(2)下方并且在毗邻的、由硅和锗的混和晶体形成的又一半导体层(8)下方，由硅和锗的混合晶体形成另一半导体层(9)，其锗的含量向该第一半导体层(2)的方向增加。
14.权利要求12或13所述的方法，其特征在于，该半导体层结构的外延生长被中断一次或更多次，用于为该MOS晶体管(M)和双极晶体管(B)的电学隔离提供隔离区(20)，或者用以形成集电区(5C)的部分(5C1)或用以形成所谓的阱区(6)。
CN2005800168181A 2004-05-25 2005-05-19 半导体器件及其制造方法 Expired - Fee Related CN1957461B (zh)

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