CN1949881A - 高速ccd相机数据合成系统 - Google Patents

Abstract

一个高速CCD相机数据合成系统，对三路并行输入的高速CCD相机连续数据流(1)、(2)、(3)，分别通过接口电平转换芯片(4)、(5)、(6)转换为TTL信号写入FPGA(7)，通过(7)的FIFO实现将三路高速CCD相机同步。同步后的数据分别写入三片SDRAM(8)、(9)、(10)，并在(7)中构造SDRAM控制器，实现对三路高速CCD相机数据的动态实时缓存。缓存后的CCD相机数据通过(7)实现数据合成，并经过(7)内部的电平转换电路转换为LVDS信号送入下一处理单元—记录系统(11)。本发明通过采用对三路高速CCD相机数据先合成再输出至下一实时处理单元的方式，缩减了以往所需的庞大体积，极大地提高了系统效率，且具有普适性，对不同分辨率的CCD相机均适用。

Description

高速CCD相机数据合成系统

技术领域

本发明涉及一种高速CCD相机数据合成系统，属于高速实时数据处理领域。

背景技术

在航空摄影测量领域，为得到高清晰度彩色数字图像，常采用多个相机(一般为三个相机：分别为相机R、相机G、相机B)获取图像信息，并对图像信息进行融合。由于图像信息量太大，无法实时处理，需要在飞行过程中将所有图像实时记录在高速硬盘上。原来的设计是将三个2K×2K相机的图像数据用三套记录系统分别进行记录，系统非常庞大。根据实际飞行高度和速度以及要求的地面覆盖率计算出来的拍摄间隔大于4s，而相机数据读出时间只有233ms左右，这意味着相机将有很长时间处于非工作状态，严重浪费系统资源。

发明内容

本发明技术解决的问题：克服原有系统设计的不足，提供一种高速CCD相机数据合成系统，实现了三路高速CCD相机图像数据合成为一路后输出，只用一套记录系统就可完成所有记录过程，降低了像元输出速率，同时简化了对记录系统，减少了成本。

本发明的技术解决方案：一种高速CCD相机数据合成系统，其特征在于：包括三路并行高速CCD相机R、相机G和相机B、三路接口电平转换芯片、FPGA、三路缓存单元SDRAM和一套记录系统，当CCD相机开始工作时，通过外同步时钟和行、场时钟信号顺序读入三路并行高速CCD相机R、相机G和相机B的图像数据，并经过三路接口电平转换芯片电平转换后写入FPGA，由于三相机初始状态不可能完全相同，FPGA须先将三相机数据同步后再同时存入三路缓存单元SDRAM，同时，在FPGA内部构造SDRAM控制器，实现对三路相机数据的读写操作，SDRAM控制器读出数据后，按照一定格式对三路高速图像数据合成，合成后的数据通过FPGA内部电平转换电路转换为LVDS信号，最后，在相机帧消隐期用将三路相机的合成数据送入一套记录系统中。

本发明与现有技术相比的优点在于：本发明采用SDRAM作为中间缓存，通过FPGA的设计将三个相机的图像数据合成为一路输出，只用一套记录系统就可完成所有记录过程；同时降低了像元输出速率，对记录系统的要求也大为降低，缩小了系统体积，降低了整个系统功耗，节约了系统成本。

附图说明

图1为本发明的原理示意图；

图2为本发明的CCD相机工作时序图。

具体实施方式

如图1所示，本发明包括三路并行高速CCD相机R(1)、相机G(2)和相机B(3)、三路接口电平转换芯片(4、5、6)、FPGA(7)、三路缓存单元SDRAM(8、9、10)和一套记录系统(11)。

当三个CCD相机开始工作时，通过外同步时钟和行、场时钟信号顺序读入CCD图像数据。由于CCD相机数据接口为RS422信号，须通过电平转换芯片转换为TTL信号写入FPGA。考虑到三相机初始状态不可能完全相同，首先将三路相机数据分别写入FPGA内的三个FIFO，通过FPGA对三个FIFO的读使能逻辑控制，实现三个FIFO数据的同步读出，然后将经FIFO同步后的三相机数据通过在FPGA内部构造SDRAM控制器，将数据并行存入三个缓存单元SDRAM中，通过FPGA的逻辑控制，实现对三片SDRAM中的数据分时读出，同时按照一定格式送入一个FIFO，从而实现了对三路高速图像数据合成，合成后的数据通过FPGA内部电平转换电路转换为LVDS信号。最后，在相机帧消隐期用一套记录系统实现将三路相机的合成数据送入记录系统。

CCD相机工作时序图如图2所示。其中，Vsync为垂直同步信号，表明数据输出开始，Hsync为行同步信号，Data为实际的像元数据，Pixel Clock为像元时钟。在全分辨率工作时，图2中按时钟个数计算：A＝31，B＝10，C＝2048，D＝0，E＝182，F＝150。

三个高分辨率CCD相机的主要技术指标如下：

像元分辨率：2048×2048(4M)

数据分辨率：12bit

数据频率：20MHz

帧频：0.25帧/秒，逐行扫描读出。

12位像元分辨率按2字节考虑，像元时钟速率为20MHz。如果直接进行记录，要求记录系统必须能够实现40MB/s的峰值记录速率，三个相机数据同时输出，就要有三套高速记录系统同时工作。每套记录系统需要两个硬盘组成阵列才能保持40MB的持续记录速率，因此整个系统需要6个硬盘，显得极为庞大复杂，事后还要将6个硬盘的数据合成后才能使用，工作量很大。

对CCD相机工作时序进行分析，可知行周期为：(10+2048+182)*50ns＝112us。垂直方向有效图像数据的前后各有16行无效行，一帧图像的数据读出时间为：112us*(16+2048+16)＝232960us≈233ms。

而相机实际工作时帧周期大于4s，若按最高帧频0.25帧/秒计算，每帧的数据量为：2048*2048*2(Bytes)*3＝25165824(Bytes)瞬时数据量为25165824(Bytes)/4(s)＝6291456Bytes/s即每秒只有6.3MBytes。如果在行之间增加适当的行消隐，则数据速率最多能到8MBytes/s。用一个硬盘就可实现完全记录。

由于CCD相机数据为海量连续数据流，为保证系统实时性，确定了SDRAM缓存容量必须大于一帧数据量(4Mbit)，这里选用芯片型号为HY57V281620A。

通过SDRAM实现对CCD相机数据的读写操作后，在场消隐期将三路图像数据合成一路后输出并输入记录系统以实现合成数据的高速实时记录。三路高速图像数据按照格式单路12bit输出，像元格式R、G、B，R、G、B，...，相当于每行2048*3＝6144个像元数，共2048列。同时在行与行之间加16个时钟的行消隐，则每一行等效像元个数6144+16＝6160。则按10MHz的数据输出频率，全部数据读出时间为6160*2048*100ns＝1.26s

在实际拍摄间隔大于4s的情况下，充分利用空余时间，很好的完成了用一套记录系统对三路相机合成数据的实时记录，大大提高了记录系统的效率。

Claims (2)

1、一种高速CCD相机数据合成系统，其特征在于：包括三路并行高速CCD相机R(1)、相机G(2)和相机B(3)、三路接口电平转换芯片(4、5、6)、FPGA(7)、三路缓存单元SDRAM(8、9、10)和一套记录系统(11)，当CCD相机开始工作时，通过外同步时钟和行、场时钟信号顺序读入三路并行高速CCD相机R(1)、相机G(2)和相机B(3)的图像数据，并经过三路接口电平转换芯片(4、5、6)转换成TTL信号后写入FPGA(7)，FPGA(7)先将三相机数据同步后再同时存入三路缓存单元SDRAM(8、9、10)，同时，在FPGA(7)内部构造SDRAM控制器，然后通过SDRAM读控制逻辑，实现三片SDRAM数据的分时读出，同时将读出数据通过FPGA(7)内的FIFO实现对三路高速图像数据合成；合成后的数据通过FPGA(7)内部电平转换电路转换为LVDS信号，最后，在相机帧消隐期用将三路相机的合成数据送入一套记录系统(11)中。

2、根据权利要求1所述的高速CCD图像数据合成系统，其特征在于：所述的三相机数据同步是：采用FIFO在FPGA(7)内实现三路相机数据的同步，三路相机数据分别写入(7)内的三个FIFO，通过FPGA(7)对三个FIFO的读使能逻辑控制，实现三个FIFO数据的同步读出。

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