[go: up one dir, main page]

CN1941161B - 用于改进的功率管理和热分布的方法和系统 - Google Patents

用于改进的功率管理和热分布的方法和系统 Download PDF

Info

Publication number
CN1941161B
CN1941161B CN2006101395704A CN200610139570A CN1941161B CN 1941161 B CN1941161 B CN 1941161B CN 2006101395704 A CN2006101395704 A CN 2006101395704A CN 200610139570 A CN200610139570 A CN 200610139570A CN 1941161 B CN1941161 B CN 1941161B
Authority
CN
China
Prior art keywords
signal end
indication
relay part
end relay
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2006101395704A
Other languages
English (en)
Other versions
CN1941161A (zh
Inventor
迈克尔·G.·布林科曼
马修·A.·埃克尔
老吉米·G·福斯特
余国汉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lenovo International Ltd
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN1941161A publication Critical patent/CN1941161A/zh
Application granted granted Critical
Publication of CN1941161B publication Critical patent/CN1941161B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H10W40/00—
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04W—WIRELESS COMMUNICATION NETWORKS
    • H04W52/00—Power management, e.g. Transmission Power Control [TPC] or power classes
    • H04W52/02—Power saving arrangements
    • H04W52/0209—Power saving arrangements in terminal devices
    • H04W52/0225—Power saving arrangements in terminal devices using monitoring of external events, e.g. the presence of a signal
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0298—Arrangement for terminating transmission lines
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D30/00—Reducing energy consumption in communication networks
    • Y02D30/70—Reducing energy consumption in communication networks in wireless communication networks

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Dram (AREA)
  • Power Sources (AREA)
  • Memory System (AREA)

Abstract

这里公开了用于管理共享总线系统上的功率分布的系统、方法和器件，该共享总线系统互连分别包含信号端接部件的多个器件。在一个实施例中，本发明的方法包括检测共享总线系统中的器件中的一个或更多个的热指示并将其传送给存储控制器。存储控制器包含用于设置和重设一个或更多个器件的信号端接部件的启用的片上端接控制电路。在优选实施例中，片上端接控制电路根据确定的热指示设置和重设信号端接部件的启用。

Description

用于改进的功率管理和热分布的方法和系统
技术领域
本发明一般涉及电子系统中的功率分布管理，并且特别涉及用于在具有板上(on-board)信号端接(termination)的电子器件中分布热源的方法和系统。更特别地，本发明涉及用于在战略上根据功率分布和热相关因素启用和禁用片上(on-die)端接的方法和系统。
背景技术
诸如同步动态随机存取存储器(SDRAM)系统的使用共享总线结构的电子系统正被装配在日益密集的电路结构上，并以更高的速度操作，从而导致出现发热/散热问题。一个例子是用于高性能主存储器中的双数据速率(DDR)SDRAM。对于增加的局部发热的一种解决方案是在特定的周期将器件/总线操作速度调节到最大周次。通过减少总的功率消耗，这种方法对于减少发热是有效的。但是，由于操作速度直接或间接是系统或子系统参数，因此系统性能可能受到过度损害，并且个别化的部件关注或保护可能是不切实际的。
信号端接在许多共享总线系统中是另一大的供热体。一般地，信号端接用于消除共享传输路径中的由信号反射导致的噪声。母板端接是通过将具有适当的电阻值的电阻器(端接电阻)固定到各传输路径的端部减少信号反射的端接方法。但是，这种方法在由DDR2-SDRAM或其它非常高的速度的应用使用的操作频率范围中不能充分减少信号反射。另外，在母板上添加端接电阻器增加部件计数并增加制造和设计成本。
片上端接(ODT)是在共享总线环境中在去除信号反射噪声方面比母板端接更有效的另一信号端接方法，该共享总线环境具有会受到来自备用模式下的DRAM的反射信号的影响的多个活动模式DRAM。例如，使用ODT信号端接的DDR2-SDRAM包含在其它情况下将被另外安装到母板上的端接电阻器，由此减少母板上的部件的数量并简化系统设计。
作为信号“吸收”过程的副产品，母板和ODT类型的信号端接都释放热量，并因此会加重共享总线系统中的发热问题。因此，需要更有效地管理使用信号端接的系统中的功率分布的改进的系统和方法。本发明针对这种需要和现有技术未解决的其它需要。
发明内容
这里公开了用于管理共享总线系统上的功率分布的系统、方法和器件，该共享总线系统互连分别包含信号端接部件的多个器件。在一个实施例中，本发明的方法包括以下步骤：检测共享总线系统中的器件中的一个或更多个的热指示并将其传送给存储控制内的片上端接控制电路。片上端接控制电路包含用于设置和重设共享互连器件的信号端接部件的启用的电子器件、模块和指令手段。在优选实施例中，片上端接控制电路根据确定的热指示设置和重设信号端接部件的启用。
在一个实施例中，存储系统包括各个可单独选择的存储体中的存储模块，该存储模块包含诸如动态随机存取存储器(DRAM)器件的多个存储器件。存储模块内的存储器件包含选择性启用/禁用的片上端接电路，这些片上端接电路响应共享互连上的共连的存储控制信号端子上的存储控制信号在它们各自的数据端子上提供端接阻抗。选择性启用的片上端接电路响应来自ODT控制电路的相应信号端接启用信号提供特定的端接阻抗。例如，ODT控制电路可响应存储读取和写入操作或存储器件活动的其它指示确定ODT电路的启用。
在本发明的其它实施例中，各个ODT电路的控制可被分布为使得，ODT电路中的每一个包含各自的ODT控制电路，该ODT控制电路被配置为根据诸如接收的存储控制信号和/或指示存储模块的热条件的信号的热指示设置相应ODT电路的启用/禁用。每个ODT电路包含信号端接电路，该信号端接电路被配置为接收ODT控制信号，并分别响应ODT控制信号的第一和第二状态在存储器件的端子上选择地提供第一信号端接(signal-terminating)阻抗和第二非信号端接端接阻抗。
ODT控制电路可包含解码器装置，该解码器装置能够响应检测的热条件产生信号端接启用或禁用信号，该检测的热条件诸如可从存储控制信号、电源信号、温度计和存储模块中的热和功率分布的其它直接或间接指示得到的热条件。
在以下的详细书面说明中，本发明的上述以及其它目的、特征和优点将变得十分明显。
附图说明
在所附的权利要求书中阐述被认为具有新颖性特征的特性。但是，通过结合附图阅读以下示例性实施例的详细说明，可以最好地理解本发明本身以及使用的优选实施方式、它的其它目标和优点，其中，
图1是表示根据本发明的其中片上端接器件被互连的共享总线系统的高层框图；
图2A是根据本发明的实施例的具有被选择性启用和禁用的信号端接部件的存储器件的框图图解；
图2B是根据本发明的替代性实施例的具有被选择性启用和禁用的信号端接部件的存储器件的框图图解；
图3是在根据本发明的功率分布管理中执行的步骤的高层流程图；
图4表示其中可应用本发明的功率分布管理功能的母板上的存储模块的配置。
具体实施方式
本发明针对用于共享总线系统中的功率分布管理的系统和方法，该共享总线系统具有使用片上信号端接的器件。这种系统中的最著名的系统是在集成电路装置中使用片上端接(ODT)的系统，并与利用诸如母板信号端接的印刷电路板端接的共享总线系统形成对照。如以下参照附图详细解释的那样，本发明提供一种功率分布管理技术，在该功率分布管理技术中，根据诸如器件温度、功率消耗等的相对的确定的热指示分布和动态调整包含信号端接的系统功率消耗的部分，使得包含信号端接的功率负载可被转移到否则经受过热的系统的缓和区。
现在参照附图，其中相似的附图标记始终表示相似和相应的部分，并特别参照图1和图2，说明根据本发明的其中存储器件被互连的共享总线系统。如图1所示，共享总线系统一般包含通过系统互连120耦接到存储器控制器110上的多个存储模块105a～105n。取决于系统结构，系统互连120可以是在存储器控制器110和存储模块105a～105n内的器件之间提供通信耦接的总线或开关互连。
在优选实施例中，存储模块105a～105n包含多排在本领域中称为双列直插式存储模块(DIMM)的器件，其中的每一个器件在具有用于耦接到母板(未示出)上的边缘连接器针(edge connector pin)的小型电路板上包含多个动态随机存取存储器(DRAM)芯片。在这种情况下，模块105a、105b和105n上的集成电路中的每一个是由块112a～112n、114a～114n和116a～116n(为了便于说明，也称为DRAM器件112、114和116)表示的DRAM器件。虽然这里说明的示例性实施例包含共享总线DIMM存储结构，但应注意，本发明不限于存储器件或特定的存储器件结构，并且可被应用于支持诸如ODT的器件上(on-device)信号端接的其它电子器件。
图1还示出，DRAM器件112、114和116分别包含ODT电路140a～140n、142a～142n和144a～144n(这里为了便于说明统称为ODT电路140、142和144)形式的信号端接部件。一般通过对在功能上表示为图2A中的开关135的ODT控制针(pin)施加来自存储器控制器110的控制信号，控制ODT电路140、142和144的启用。在代表性的控制开关135处于打开位置(表示从ODT输入控制针中的相应的一个有效去除ODT启用信号)时，由端接电阻器RTD和RTS以及上拉和下拉电压VDD和VSS表示的信号端接功能被停用或被等效地禁用，使得相应的ODT电路不用于降低或终止(terminate)在输入针134上从共享的互连120接收的信号。为了启用ODT电路140、142和/或144中的任意一个或更多个，将启用信号发送到各启用针输入端，以有效闭合端接电阻器RT和基准电压之间的电路(在所述的实施例中通过“闭合”控制针表示)，由此提供信号端接阻抗。信号端接功能以这种方式被激活或被等效地启用，使得相应的ODT电路降低或终止在输入针134上从共享的互连120接收的信号。
图2A和图2B提供表示根据本发明的实施例的特别是涉及功率分布管理时的替代性示例性DRAM器件的内部结构的更详细的框图。DRAM器件155和158分别缓冲从输入针134接收的输入缓冲器132内的数据。DRAM器件155包含ODT电路140，该ODT电路140包含端接电阻器RTD和RTS以及形成到信号降低终端的各路径的开关135，在这种情况下信号降低终端由VDD和VSS表示。端接电阻器RTD和RTS表示向在输入针134上接收的信号提供特定的、可能频率相关的阻抗的一个或更多个无源和/或有源电子器件。开关135表示容纳DRAM 155的IC芯片上的ODT启用输入针，该ODT启用输入针接收由ODT控制电路118形式的信号端接控制电路产生/编码的ODT控制信号eTD和/或eTS。
DRAM器件158提供根据本发明的替代性实施例设计的ODT电路152。具体而言，ODT电路152包含串联耦接到下拉网络(pull-down net)上的包含并联耦接的端接电阻器RTD1～RTD3的上拉网络(pull-up net)，该下拉网络包含并联耦接的端接电阻器RTS1～RTS3。在该结构中，电阻器路径中的一个或更多个可被相应的线上(in-line)开关eTD1～eTD3和eTS1～eTS3选择性地打开或闭合。以这种方式，通过根据下面参照图3进一步详细说明的热指示对一个或更多个ODT控制信号eTD1～eTD3和eTS1～eTS3进行编码，确定ODT电路152的有效端接电阻。
在一个实施例中，可以通过断言(assert)相应的启用信号eTD1～eTD3和eTS1～eTS3中的一个或更多个，将端接电阻器RTD1～RTD3和RTS1～RTS3单独地放置在线。在替代性实施例中，可以通过对ODT控制信号进行编码，将上拉和下拉对(例如RTD1/RTS1)作为可选择的单元控制，使得相应的信号被断言(对RTD1/RTS1断言eTD1/eTS1)。在又一替代性实施例中，ODT控制电路118可以以由所需的输入信号阻抗指示的任何编码组合断言ODT控制信号eTD1～eTD3和eTS1～eTS3。
回到图1，存储模块105a和105n中的ODT电路140和144的信号端接分别被禁用(“OFF(断)”)，同时存储模块105b中的ODT电路142的信号端接被启用(”ON(通)”)。在该示出的实施例中，由此以在由包括在特定的存储模块上确定的DRAM器件的编组控制ODT电路的启用/禁用状态。在替代性实施例中，可以以组为基础设置ODT电路的启用/禁用状态，其中，在DIMM内，不同的DRAM组可被单独地设置。
如大多数共享存储系统所用的那样，存储控制器110一般是通过电子通信协议和标准，控制从计算机的各个部件(未示出)到和从存储模块105a～105n内的DRAM器件112、114和116的数据传输，和控制从存储模块105a～105n内的DRAM器件112、114和116的数据转移的装置。如果用于个人计算机系统中，例如，存储控制器110一般会包含单个IC芯片。
除了其标准电路和对理解本发明不是必不可少并因此未示出的便于存储总线处理(transaction)的部件外，存储控制器110还包含ODT控制电路118。在优选的实施例中，ODT控制电路118包含用于确定和实现DRAM器件112、114和116内的ODT电路140、142和144的启用/禁用的电子和/或程序模块和指令。对于示出的实施例，其中，通过从IC芯片(由DRAM器件块112、114和116表示)中的启用输入针(在图2A和图2B中表示为开关)发送或去除的启用/禁用信号，设置ODT电路140、142和144中的每一个的启用状态，ODT控制电路118的功能基本上包含用于确定在给定的条件下哪些启用信号断言以及哪些去断言(de-assert)的电子和/或程序模块。
本发明的功率分布管理功能的有用特征是根据优选通过存储控制器110接收和处理的热指示数据109启用/禁用ODT电路140、142和144。如这里使用的那样，“热指示”一般可指提供发生在存储模块105a～105n附近或内部的功率分布或绝对或相对热条件的直接或间接指示的任何直接或间接数据或信息。这种热指示109的来源可包含诸如从诸如热二极管(未示出)的热测量装置收集的温度测量的直接热指示。热指示109也可以或替代性地包含诸如从被存储控制器110监视的总线处理活动得到的功率消耗数据的间接热指示。在一个实施例中，热指示109中包含的间接热指示可包含相对热指示数据，该相对热指示数据解释穿过分别包含ODT电路140、142和144中的一个或更多个的多个预先指定区域的热条件的相互影响。可以这种方式使用的相对热指示的例子是参照图4示出和解释的存储模块之间的相对气流方向。
可包含上述和其它热和/或功率分布信息的热指示109通过ODT控制电路118被接收和利用，以确定各个DRAM器件112、114和116中的ODT电路140、142和144的启用状态(即，确定哪些ODT电路启用或禁用)。现在参照图3说明ODT控制电路设置ODT电路140、142和144的启用状态的过程。
图3是表示在根据本发明在图1示出的存储系统内的功率分布管理中执行的步骤的高层流程图。该过程如图所示在步骤202和203开始，ODT控制电路118产生并向各ODT器件140、142和144的ODT控制针135发送ODT启用和/或禁用信号以设置缺省ODT配置。缺省配置优选在ODT控制电路118的电路和/或程序模块中被预先编程，使得可以在检测和接收在存储系统操作期间收集的热指示109之前在存储模块105a～105n中实现希望的信号端接功率分布配置。在一个实施例中，如步骤203所示实施的缺省ODT配置如下面进一步详细解释的那样可代表根据热指示修改的初始配置。
功率分布管理过程如图所示前进到步骤204，在步骤204确定在存储模块105a～105n内的DRAM器件112、114和116中的一个或更多个中出现的热条件或功率消耗的一个或更多个指示(这里统称为“热指示”)。确定热指示可包含直接检测热数据，该热数据例如可从被接近定位以估算DRAM器件112、114和116或存储模块105a～105n中的一个或更多个的温度的热二极管(未示出)获得。在替代性实施例中，确定热指示可包含根据存储器件活动间接估计热条件。例如，存储控制器110可跟踪作为热指示109的和与互连120耦接的各DRAM器件112、114和116相关的总线处理活动的水平。在替代性实施例中，在步骤204中示出的热指示确定可包含计算传输给DRAM器件112、114和116中的一个或更多个的功率负载(包含或不包含ODT负载贡献)。其它热指示可包含环境气温、局部(关于DRAM器件112、114和116中的一个或更多个)气温、气流方向、气流速率等。
确定热指示数据还可包含确定存储模块105a～105n中的一个或更多个的一个或更多个指定区域对在指定区域或空间上、或指定区域或空间内限定的其它区域的热影响。即，参照图4，示出存储装置的框图表示，该存储装置包含其上安装几个存储模块105a～105h的母板400。如图4所示，存储模块105a～105h以指定的相互接近的方式被配置在母板400上，这种接近方式一般由板上的边缘连接器槽的定位确定。在示出的例子中，模块105d和105g的阴影表示这些模块在诸如可由总线处理活动或其它方面确定的相对较高的功率模式下操作。相反，未对模块105a、105b、105c、105e、105f和105h加阴影表示这些模块目前以相对较低的功率模式操作。可以相对地或关于绝对尺度确定高或低功率操作模式。根据步骤204中的示出的实施例，存储控制器110包含模块105a、105b、105c、105e、105f和105h目前以低功率模式操作作为热指示109。通过存储控制器110，模块105d和105g的目前的高功率操作模式也被利用和包含作为热指示109。除了存储模块之间的相对功率分布，存储控制器110还包含穿过母板400的气流的方向(从左到右)作为用于功率分布管理的与相对功率分布数据(即，“高”或“低”功率操作模式)组合使用的热指示。
如下面的步骤206说明的那样，功率分布管理处理继续，ODT控制电路118比较和/或否则处理热指示109，以确定共享互连系统中的DRAM器件112、114和116的相对热条件。作为一个实施例中的比较的基本原理，在步骤206执行的比较基本上包含确定DRAM器件112、114和116中的热活动或功率消耗的相对水平。
在一个替代性实施例中，在步骤203中说明的缺省ODT配置设置是稳态ODT配置，在该稳态ODT配置中，例如，ODT端接负载被施加到当前不活动的(passive)的一个或更多个DRAM器件112、114和116上，并对当前活动的DRAM器件112、114和116被禁用(即，处理来自互连120的存储事务)。在本实施例中，可以以相对的方式比较热指示109，或者可以将其与预先指定的阈值比较(步骤206)，以确定ODT器件140、142和144的启用的设置。
在确定和比较热指示109后，如步骤208所示，ODT控制电路118为各个DRAM器件112、114和116设置ODT电路140、142和144的启用。例如，在一个实施例中，ODT控制电路118启用包含于具有指示低水平热活动的相应热指示的DRAM器件112、114和116中的一个或更多个ODT电路140、142和144，同时禁用具有指示高水平热活动的相应热指示的DRAM器件112的ODT电路140。如以上参照图2A和图2B解释的那样，ODT控制电路118可以以由所需的输入信号阻抗指定的各种编码组合断言ODT控制信号eTD1～eTD3和eTS1～eTS3。在图2B中所示的实施例中，在该实施例中，信号端接部件是包含串联耦接到下拉网络上的上拉网络的ODT电路，其中，所述上拉网络和下拉网络形成互补的上拉和下拉部件对，ODT启用信号的编码可包含对端接控制信号编码以选择性地单独地启用互补的上拉和下拉部件对中的每一个。
在替代性实施例中，重新参照图4，步骤206中所示的热指示比较步骤包含将用于模块105a～105h中的每一个的高/低功率模式数据与气流方向数据组合以根据热相关区域确定ODT启用。例如，比较步骤206处理指示示出的从左到右的气流的指示与模块105b和105f目前都相对不活动(低功率模式)的指示，以在步骤208中确定模块105b符合启用其中存在的ODT电路的条件。相反，与模块105g的高度活动状态组合的气流方向数据的处理可导致通过ODT控制电路118确定ODT电路板上模块105c不符合启用条件，或者在替代方案中，如果目前被启用那么更符合禁用条件。
在以上的方式中，ODT控制电路118利用接收的热指示109，以分布并在必要时转换包含信号端接的功率负载，以缓和系统否则将经受过热的区域，并使得系统封装和密封(containment)更有效。在一个实施例中，与图1中所示的模块编组一致，ODT电路的启用设置根据存储器模块级被确定，使得与包含于模块中的单个DRAM器件或多组DRAM器件有关的指示被用于确定给定存储器模块中的所有DRAM器件的ODT启用设置。
虽然已参照优选实施例特别地示出和说明了本发明，但本领域技术人员将理解，在不背离本发明的精神和范围的条件下，可以在其中进行各种形式和细节上的变化。

Claims (18)

1.一种用于管理多个互连器件之间的功率分布的方法，这些互连器件中的每一个包含信号端接部件，所述方法包括：
接收所述多个互连器件中的一个或更多个器件的热指示；和
根据所述接收的热指示，设置所述多个互连器件中的一个或更多个器件的信号端接部件的启用，其中
所述方法还包括确定所述多个互连器件中的一个或更多个器件的热指示，其中，所述确定热指示包含识别具有较高的热活动的指示的第一器件和具有较低的热活动的指示的第二器件，所述设置所述多个互连器件中的一个或更多个器件的信号端接部件的启用包含禁用第一器件的信号端接部件，并启用第二器件的信号端接部件。
2.根据权利要求1的方法，其中，信号端接部件接收一个或更多个端接控制信号，所述设置所述多个互连器件中的一个或更多个器件的信号端接部件的启用还包含单独或以组合的方式对所述端接控制信号进行编码。
3.根据权利要求2的方法，其中，信号端接部件包含串联耦接到下拉网络上的上拉网络，所述上拉网络和下拉网络包含互补的上拉和下拉部件对，所述编码还包含对所述端接控制信号进行编码，以选择性地启用互补的上拉和下拉部件对。
4.根据权利要求1的方法，还包括以下步骤：
比较接收的热指示，以确定器件的相对功率消耗；并且
其中，所述设置启用步骤包含根据确定的器件的相对功率消耗，设置共享总线系统中的所述多个互连器件中的一个或更多个器件的信号端接部件的启用。
5.根据权利要求1的方法，其中，所述设置启用步骤包含根据第二组的一个或更多个器件的信号端接设置，设置第一组的一个或更多个器件的信号端接部件的启用，所述第二组与所述第一组分开地互连。
6.根据权利要求1的方法，其中，所述热指示包括在下述的组中，该组包含：
器件温度；
器件活动水平；或
计算的器件功率消耗。
7.根据权利要求1的方法，其中，所述多个互连器件在共享总线或点对点通道连接机构上被互连，并且，所述确定热指示包含为所述多个互连器件中的一个或更多个器件确定总线或通道处理活动的水平。
8.根据权利要求1的方法，其中，所述确定热指示包含计算传输给所述多个互连器件中的一个或更多个器件的功率负载。
9.根据权利要求1的方法，其中，所述多个互连器件中的每一个的信号端接部件是片上端接部件，所述设置启用步骤包含在所述多个互连器件中的一个或更多个上的片上端接部件启用输入端上设置启用信号。
10.一种用于管理共享总线系统上的功率分布的系统，该共享总线系统互连分别包含信号端接部件的多个器件，所述系统包括信号端接控制电路，所述信号端接控制电路用于：
接收所述多个器件中的一个或更多个器件的热指示；和
根据所述接收的热指示设置所述多个器件中的一个或更多个器件的信号端接部件的启用，
其中所述系统还包括用于确定所述多个器件中的一个或更多个器件的热指示的热检测器件，其中，所述确定热指示包含识别具有较高的热活动的指示的第一器件和具有较低的热活动的指示的第二器件，所述设置所述多个器件中的一个或更多个器件的信号端接部件的启用包含禁用第一器件的信号端接部件，并启用第二器件的信号端接部件。
11.根据权利要求10的系统，其中，信号端接部件从所述信号端接控制电路接收一个或更多个端接控制信号，所述信号端接控制电路单独或以组合的方式对所述端接控制信号进行编码。
12.根据权利要求11的系统，其中，信号端接部件包含串联耦接到下拉网络上的上拉网络，所述上拉网络和下拉网络包含互补的上拉和下拉部件对，所述信号端接控制电路还对所述端接控制信号进行编码，以选择性地启用互补的上拉和下拉部件对。
13.根据权利要求10的系统，其中，信号端接控制电路：
比较接收的热指示，以确定器件的相对功率消耗；和
根据确定的器件的相对功率消耗，设置所述多个器件中的一个或更多个器件的信号端接部件的启用。
14.根据权利要求10的系统，其中，所述信号端接控制电路根据所述接收的热指示启用或禁用所述多个器件中的一个或更多个器件的信号端接部件。
15.根据权利要求10的系统，其中，所述热指示包含在下述的组中，该组包含：
器件温度；
器件活动水平；或
计算的器件功率消耗。
16.根据权利要求10的系统，其中，所述多个器件在共享总线或点对点通道连接机构上被互连，并且，所述确定热指示包含为所述多个器件中的一个或更多个器件确定总线或通道处理活动的水平。
17.根据权利要求10的系统，其中，所述确定热指示包含计算传输给所述多个器件中的一个或更多个器件的功率负载。
18.根据权利要求10的系统，其中，所述多个器件中的每一个中的信号端接部件是片上端接部件，所述设置所述多个器件中的一个或更多个器件的信号端接部件的启用包含在所述多个器件中的一个或更多个器件上的片上端接部件启用输入端上设置启用信号。
CN2006101395704A 2005-09-28 2006-09-26 用于改进的功率管理和热分布的方法和系统 Active CN1941161B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/237,434 2005-09-28
US11/237,434 US7259585B2 (en) 2005-09-28 2005-09-28 Selective on-die termination for improved power management and thermal distribution

Publications (2)

Publication Number Publication Date
CN1941161A CN1941161A (zh) 2007-04-04
CN1941161B true CN1941161B (zh) 2011-08-31

Family

ID=37910548

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2006101395704A Active CN1941161B (zh) 2005-09-28 2006-09-26 用于改进的功率管理和热分布的方法和系统

Country Status (3)

Country Link
US (1) US7259585B2 (zh)
JP (1) JP4347329B2 (zh)
CN (1) CN1941161B (zh)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7495985B1 (en) * 2004-10-25 2009-02-24 Nvidia Corporation Method and system for memory thermal load sharing using memory on die termination
US20070126462A1 (en) * 2005-12-05 2007-06-07 Intel Corporation Enabling multiple memory modules for high-speed memory interfaces
US7590473B2 (en) * 2006-02-16 2009-09-15 Intel Corporation Thermal management using an on-die thermal sensor
KR100734320B1 (ko) * 2006-06-16 2007-07-02 삼성전자주식회사 신호 라인을 공유하는 메모리 장치들의 온-다이 터미네이션제어 방법
JP5019573B2 (ja) * 2006-10-18 2012-09-05 キヤノン株式会社 メモリ制御回路とメモリシステム、及びそのメモリ制御方法、及び集積回路
JP5145880B2 (ja) * 2007-11-07 2013-02-20 セイコーエプソン株式会社 Ｏｄｔ制御機能を備えたｄｄｒメモリシステム
JP5145879B2 (ja) * 2007-11-07 2013-02-20 セイコーエプソン株式会社 Ｏｄｔ制御機能を備えたｄｄｒメモリシステム
TW200921595A (en) * 2007-11-14 2009-05-16 Darfon Electronics Corp Multi-lamp backlight apparatus
US7915912B2 (en) * 2008-09-24 2011-03-29 Rambus Inc. Signal lines with internal and external termination
US8539145B1 (en) * 2009-07-28 2013-09-17 Hewlett-Packard Development Company, L.P. Increasing the number of ranks per channel
KR20110032606A (ko) * 2009-09-23 2011-03-30 삼성전자주식회사 전자 디바이스의 성능 개선을 위한 전자 디바이스 컨트롤러
KR101789077B1 (ko) * 2010-02-23 2017-11-20 삼성전자주식회사 온-다이 터미네이션 회로, 데이터 출력 버퍼, 반도체 메모리 장치, 메모리 모듈, 온-다이 터미네이션 회로의 구동 방법, 데이터 출력 버퍼의 구동 방법 및 온-다이 터미네이션 트레이닝 방법
US8988102B2 (en) 2011-02-02 2015-03-24 Rambus Inc. On-die termination
US9224430B2 (en) * 2011-07-27 2015-12-29 Micron Technology, Inc. Devices, methods, and systems supporting on unit termination
US9823990B2 (en) 2012-09-05 2017-11-21 Nvidia Corporation System and process for accounting for aging effects in a computing device
JP2014102867A (ja) 2012-11-20 2014-06-05 Toshiba Corp 半導体記憶装置及びその制御方法
US9292391B2 (en) * 2014-02-12 2016-03-22 Apple Inc. Interface calibration using configurable on-die terminations
US9804931B2 (en) 2014-04-25 2017-10-31 Rambus Inc. Memory mirroring utilizing single write operations
US9910482B2 (en) 2015-09-24 2018-03-06 Qualcomm Incorporated Memory interface with adjustable voltage and termination and methods of use
KR20170075103A (ko) 2015-12-22 2017-07-03 삼성전자주식회사 온 다이 터미네이션 회로를 포함하는 메모리 모듈 및 그것의 온 다이 터미네이션 제어 방법
US10198216B2 (en) * 2016-05-28 2019-02-05 Advanced Micro Devices, Inc. Low power memory throttling
US10566038B2 (en) 2017-05-29 2020-02-18 Samsung Electronics Co., Ltd. Method of controlling on-die termination and system performing the same
KR20180130417A (ko) * 2017-05-29 2018-12-07 삼성전자주식회사 온-다이 터미네이션의 제어 방법 및 이를 수행하는 시스템
KR102665412B1 (ko) * 2018-03-27 2024-05-20 삼성전자주식회사 멀티-랭크들의 온-다이 터미네이션(odt) 셋팅을 최적화하는 방법 및 메모리 시스템
US10630289B1 (en) * 2019-03-01 2020-04-21 Realtek Semiconductor Corp. On-die-termination circuit and control method for of the same
US12235709B2 (en) * 2023-03-15 2025-02-25 Dell Products, L.P. Cognitive thermal and power management of information handling systems (IHSs)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6271704B1 (en) * 1999-12-14 2001-08-07 Intel Corporation Method and apparatus for balancing current in a system with two sets of termination devices
CN1452242A (zh) * 2002-04-19 2003-10-29 三星电子株式会社 半导体集成电路中的芯片端接装置及其控制方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6918078B2 (en) 2001-07-23 2005-07-12 Intel Corporation Systems with modules sharing terminations
US6771515B2 (en) 2001-07-23 2004-08-03 Intel Corporation Systems having modules with on die terminations
US6674648B2 (en) 2001-07-23 2004-01-06 Intel Corporation Termination cards and systems therefore
US6724082B2 (en) 2001-07-23 2004-04-20 Intel Corporation Systems having modules with selectable on die terminations
US6674649B2 (en) 2001-07-23 2004-01-06 Intel Corporation Systems having modules sharing on module terminations
US6754132B2 (en) * 2001-10-19 2004-06-22 Samsung Electronics Co., Ltd. Devices and methods for controlling active termination resistors in a memory system
KR100541045B1 (ko) 2003-05-13 2006-01-10 삼성전자주식회사 듀얼 뱅크 시스템, 이 시스템에 사용을 위한 메모리, 및이 메모리의 온 다이 종단 방법
US7157932B2 (en) * 2004-11-30 2007-01-02 Agere Systems Inc. Adjusting settings of an I/O circuit for process, voltage, and/or temperature variations

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6271704B1 (en) * 1999-12-14 2001-08-07 Intel Corporation Method and apparatus for balancing current in a system with two sets of termination devices
CN1452242A (zh) * 2002-04-19 2003-10-29 三星电子株式会社 半导体集成电路中的芯片端接装置及其控制方法

Also Published As

Publication number Publication date
JP2007095067A (ja) 2007-04-12
US20070080707A1 (en) 2007-04-12
US7259585B2 (en) 2007-08-21
JP4347329B2 (ja) 2009-10-21
CN1941161A (zh) 2007-04-04

Similar Documents

Publication Publication Date Title
CN1941161B (zh) 用于改进的功率管理和热分布的方法和系统
US7034565B2 (en) On-die termination circuit and method for reducing on-chip DC current, and memory system including memory device having the same
US10311940B2 (en) Nullifying incorrect sampled data contribution in decision feedback equalizer at restart of forwarded clock in memory system
CN101133403B (zh) 使用存储器总线实现存储设备通信的方法和装置
KR101894469B1 (ko) 제어신호생성회로 및 이를 이용한 반도체모듈 및 반도체시스템
US7251181B2 (en) Techniques for storing accurate operating current values
US7372293B2 (en) Polarity driven dynamic on-die termination
KR101026677B1 (ko) 집적 회로, 그 방법 및 시스템
US10769082B2 (en) DDR5 PMIC interface protocol and operation
CN101529394A (zh) 存储器控制电路、存储器控制方法和集成电路
CN101133457A (zh) 存储模块的多个设备的温度确定和传送
US11144410B2 (en) System and method to dynamically increase memory channel robustness at high transfer rates
EP3208806B1 (en) Termination topology of memory system and associated memory module and control method
CN101281783A (zh) 每字节通道动态片内终结
US7484027B1 (en) Apparatus and method for configurable device pins
KR100942947B1 (ko) 반도체 메모리 장치
To An analysis of data bus inversion: Examining its impact on supply voltage and single-ended signals
US20230063891A1 (en) Output Driver with Strength Matched Power Gating
JP5637041B2 (ja) 半導体記憶装置、及び、半導体記憶装置を含む情報処理装置
CN115344513B (zh) 具有装置到控制器通信总线的存储器及相关联方法
US20090091963A1 (en) Memory device
US9990983B2 (en) Memory control circuit unit, memory storage device and signal receiving method
KR20140069650A (ko) 집적회로 및 집적회로의 동작방법
WO2025071698A1 (en) Circuit element link training in a memory device
KR20060036512A (ko) 입력 및 출력이 공유된 스택 메모리 장치 및 그 테스트 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20170710

Address after: Hongkong, China

Patentee after: Lenovo International Ltd

Address before: American New York

Patentee before: International Business Machines Corp.