CN1897282A - 包括具有隔离体的一个mos晶体管的存储单元 - Google Patents

Abstract

一种在浮置体区域上具有一个晶体管的存储单元，所述浮置体区域由其下表面通过结来隔离。根据本发明，所述结是非平面的，并且，例如包括指向晶体管表面的突起。

Description

包括具有隔离体的一个 MOS晶体管的存储单元

技术领域

本发明一般涉及具有一个晶体管的DRAM型存储单元，所述晶体管形成在浮置体中或在深度方面通过结进行阱界定。

背景技术

图1表示这种存储单元的例子的简化剖面图。这个单元包括形成在浮置体区域1中的N沟道MOS晶体管，所述浮置体区域1横向由隔离环2界定，并且在深度方面由形成在P型衬底4中的N型层3界定。该MOS晶体管在栅区6两侧包括N型源区和漏区9和10，所述栅区6由隔离层7包围并位于栅极绝缘体8上。源区和漏区的每个包括在由隔离层7限定的区域外部的较深较重掺杂区以及在隔离层7下面的较浅较轻掺杂区。

在该单元上不存在特殊作用的情况下，浮置体1处于对应热平衡的给定电压。图中示出了正电荷或负电荷可以注入到将该单元设置为两个确定状态中的一个或另一个的这个体中，所述两个确定状态将表示为1和0。根据衬底的这种偏置，晶体管的阈值电压改变，因此可以区别状态1和0。

此外，图1表示了连接掩埋层3以便激励偏置它的N型导电阱11。在图中，偏置端子被称为ISO，掩埋层3可以被称为绝缘层。

图2是表示在其各种操作模式下要施加给该单元的电压的表。更具体地示出了要施加于掩埋层3的电压V_ISO、要施加于源极的电压V_S、要施加于漏极的电压V_D、以及要施加于栅极的电压V_G。在右手列中，示出了表示为I_S并用微安表示的在这些各种状态下测量的晶体管的传导电流，而所有电压都用伏表示。更具体地说，已经区别了写1状态(WR1)、写0状态(WR0)、读取状态(READ)、保存或保持状态(HOLD)、以及擦除状态(ERASE)。在这个表中给出的值只是作为例子给出的，并对应特殊技术。各个电压的相对值及其偏置应该重点考虑。给定例子对应以下技术：其中图形的最小可能尺寸为约0.12μm，并选择栅极长度为约0.30μm，STI绝缘区2的深度为约0.35μm，以及栅极氧化物厚度为约6nm。

因此，该单元的主要状态如下。

-写1(WR1)。MOS晶体管被设置为相对高导电状态(电流大约20μA)。可以仅在非常短的时间建立这个状态，例如，约几纳秒。在这个状态结束时，当除了优选保持在稍微正值，例如0.4V的掩埋层电压之外，所有施加电压返回到零时，该存储单元处于图3A所示的状态，即，正电荷已经被存储在浮置体中。一旦存储单元处于热平衡状态，如图所示，则电荷趋于增宽空间电荷面积。则该晶体管具有低阈值电压，即，处于读取状态下，其中该晶体管被轻微偏置到导电，对于给定栅极电压，将观察到第一电流(在所示例子中为16μA)。

-写0(WR0)。该晶体管截止，其栅极被设置为负电压，并且其源极(或其漏极)也被设置为负电压，由此消除了可能存在于衬底中的正电荷，并在设置为体-源或体漏二极管的导电状态之后注入负电荷。在这个状态结束时，如图3B所示，空间电荷面积趋于变窄，这导致晶体管阈值电压增加。因此，在其中晶体管被轻微偏置到导电状态的读取条件下，在与前种情况考虑的相同1.2-V栅极电压下获得低于状态1下的电流的电流(在所示例子中为3μA，而不是16μA)。

-读取(READ)。将MOS晶体管设置到轻微导电状态，例如漏极只处于约0.4V的电压，从而限制可能使晶体管去编程(deprogram)的注入。测量流过晶体管MOS的电流，或者优选与在对应状态1和0的电流值之间范围内的参考值相比较。

-保持(HOLD)。不给晶体管施加电压。施加于掩埋层3的电压优选保持稍微为正电压，从而在状态1下编程晶体管的情况下更好地阻挡隔离体和掩埋层之间的结。

-擦除(ERASE)。源/体(或漏/体)结被偏置到导电状态，这可以排空正电荷。掩埋层3保持稍微正偏置。

因此，如前所述，根据本发明的单元的存储效果的特征在于：对于给定漏-源偏置和对于给定栅极电压，在状态1的电流和状态0的电流之间的差别。

发明内容

本发明的目的是为了改进这种存储效果。

为了实现这个目的，本发明提供一种存储单元的特殊结构，其包括具有由结隔离的本体的晶体管。

更具体地说，本发明提供一种具有晶体管的存储单元，所述晶体管位于浮置体区域上，所述浮置体区域通过结由其下表面隔离，其中所述结是非平面的。

根据本发明的实施例，所述结包括指向晶体管表面的突起。

根据本发明的实施例，所述突起基本上在晶体管的栅极区下面朝向栅极突出。这个突起可以通过注入而得到，所述注入是利用基本上与栅极掩模互补的掩模进行的。

根据本发明的实施例，存储单元被沟槽横向绝缘，所述沟槽包括具有对应于被选制造技术中的沟槽的正常宽度的宽度的上部，以及基本上在上部中心的较窄下部，所述结在下沟槽部的水平面呈现周边向上突起。这个存储单元可以通过以下方法获得：形成第一浅开口并用隔离层涂覆它们的侧壁，使用所述隔离层做为掩模而形成第二较深开口，填充所述开口，以及执行被填充开口的上部部分遮蔽的注入。

本发明还旨在提供包含上述存储单元的集成电路。

本发明的前述和其它目的、特征和优点将在下面结合附图在以下具体实施例的非限制性的描述中更详细地介绍。

附图说明

图1表示在浮置体上具有晶体管的存储单元；

图2是表示在不同状态下施加于图1的单元的电压的例子的表；

图3A表示在写状态1之后处于保持状态的图1的结构；

图3B表示在写状态0之后处于保持状态的图1的结构；

图4是根据本发明实施例的单元的剖面图；

图5A-5D表示图4的单元的制造步骤的例子；

图6表示根据本发明第二实施例的存储单元；和

图7A-7D表示图6的结构的制造步骤的例子。

具体实施方式

作为集成电路的一般常用表示，各个剖面图没有按比例绘制。

图4以示意剖面图形式表示根据本发明实施例，在浮置体上具有晶体管的存储单元的例子。在这个图中，与图1相同的元件用相同的参考标记表示。在这个剖面图中示出，没有导电区使能产生与掩埋层3的接触，所述接触位于图的平面外部，或者对单元块共用。

在本发明的本例中，浮置体1和掩埋层3之间的结表面是非平面。它基本上在MOS晶体管的栅极区下面呈现突起40。这导致相对于图1所示的结是平面的现有技术情况，增加了结表面。

本发明人已经示出，浮置体区域和掩埋层之间的这种结表面的增加将导致在写1之后浮置体电压增加以及在写0之后这个电压减小，因此导致在状态1下浮置体的电压与在状态0下其电压之间的差增加；即，单元的存储效果的幅度增加了。这种增加转换为在写1之后读取的电流和在写0之后读取的电流之间的比例的明显增加。

随着栅极区下面的突起变大，这种增加也变大。实际上，如前面关于图3A和3B所示的，电荷被存储在被考虑结的水平，并且这些电荷和结区域之间的增加紧密性导致在状态1和0之间晶体管的阈值电压的更明显变化。

在其与掩埋层3的结和上表面之间的本体区2的总厚度为约300nm的情况下，突起可能具有约100nm的高度。这些尺寸在对应图2的表中所示的电压值的前一例子的说明中给出。则状态1和状态0的读取电流之间的差增加了大约30％。

图5A-5D表示制造图4的存储单元的实施例的例子的连续步骤。

图5A是P型硅衬底4的一部分的剖面图，所述P型硅衬底4包括由填充了绝缘体的沟槽2界定的有源区，所述绝缘体通常为氧化硅。为了形成掩埋层，进行N型掺杂剂如磷或砷的高能注入。这种注入可以用两个步骤进行。以高能量注入基本上中立地与硅和绝缘体填充沟槽2交叉的掺杂剂51。还利用相对较低能量注入相同导电类型N的掺杂剂52，使得它们不与绝缘区2交叉，所述掺杂剂52可能与掺杂剂51相同。这就可以更好地调节掺杂。可能地，掺杂剂51和52通过不同的掩模注入。

如此获得图5B所示的结构，其包括具有结表面的掩埋层3，所述结表面基本上与本体区1呈平面。在图5B中示出了由掺杂剂51产生的掺杂区和由掺杂剂52产生的掺杂区之间的近似界限53，但是实际上，这些区域是互相贯通的。

图5C表示根据本发明进行的注入步骤。在这个步骤中，例如具有基本上与后来用于限定MOS晶体管的栅极6的掩模的形状互补的形状的掩模55形成在该结构上。通过这个掩模，以比前面所述的注入掺杂剂51和52的能量低的能量进行掺杂剂56的注入。掺杂剂56基本上位于MOS晶体管的本体的中心，基本上位于栅极下面。

由此获得图5D的结构，其中注入层3包括基本上位于MOS晶体管的栅极下面的突起40。

图5A和5C中所示的各个注入步骤可以按照任何顺序进行，图5D中示意性地示出的最后形状得自于对于包含所示单元的集成电路的完整制造所进行的所有退火。

图6表示本发明的第二实施例，其中通过选择绝缘沟槽的特殊形状而增宽了浮置体1和掩埋层3之间的结64，所述沟槽包围其中形成MOS晶体管的有源区。如图6所示，沟槽60包括上部61，其深度远小于前述沟槽2的深度。沟槽的上部61与形成沟槽60的下部的较窄沟槽62是连续的，其中沟槽上部61还具有在考虑技术中的最小可能宽度，如前面对于关于图1和4所述的沟槽的情况。沟槽61-62的总深度与前述沟槽2的总深度是相同数量级的。上部61的深度大于漏区和源区9和10的结深度，但是小于浮置体区域1和掩埋层3之间的结深度。

图6表示了当在形成用氧化物61和62填充的沟槽之后进行注入时，浮置体1和掩埋层3之间的结64的形状。这个形状来源于以下事实：绝缘体如氧化物比硅使得注入进行得更缓慢。结64是非平面的，并呈现横向升高部65。这就可以增加结表面面积，并由此增加电荷存储的可能性。(应该注意的是，在图6中，不比前面和下面附图更多地，已经考虑了掩埋层3和衬底4之间的结的形状，这个形状对这里考虑的存储单元的操作没有影响。)

在本领域技术人员的能力范围内，可以优化结64的周边升高部65以获得结表面面积的明显增加。

图7A-7D表示形成图6的结构的例子的步骤。

如图7A所示，从P型衬底4开始，在衬底4中形成对应有源区的周边的开口70。以任何公知方式用隔离层71涂覆开口70的壁。这个隔离层71优选由绝缘材料构成或至少在其与沟槽壁接触的部分中包括绝缘材料。

在下一步骤，如图7B所示，通过用隔离层71界定的各向异性刻蚀，并利用保护开口70之间的有源区的掩模(未示出)，再刻蚀沟槽底部。

在图7C所示的步骤中，用绝缘材料填充沟槽，或者，如前所述的，如果在考虑的制造技术中更简单地，用绝缘材料涂覆沟槽壁或氧化沟槽壁，并且用非绝缘材料如多晶硅来填充沟槽。由此获得了填充了绝缘体的沟槽60，其具有较宽的上部61和较窄的下部62，如图6所示。然后进行两个连续的N型掺杂剂注入(相同掺杂剂或不同掺杂剂)，第一掺杂剂74是以足以渗透到沟槽底部的能量注入的，第二掺杂剂75基本上被注入在沟槽60的上部61的底部的水平上，并被沟槽上部61相对于下部62的横向溢出所遮蔽。

因此，退火之后，获得了对应图6的结构的图7D所示类型的结构。

用虚线40表示中心突起，以便指定关于图4和6所述的实施例可以被组合。

尽管前面已经介绍了本发明的两个特别的有利实施例，但是应该注意到，本发明一般旨在在隔离体上具有MOS晶体管的存储单元的本体区之间形成非平面结，并且可以设想各种其它改变方式以便获得这个结果，其具有增加考虑类型的单元的存储效果的优点。

本领域技术人员可以对本发明做出各种改变、修改和改进。特别是，使用的各种材料和所示的尺寸可以根据使用的技术而改变，只要实现所述功能即可。此外，尽管已经描述了N沟道MOS晶体管，该存储单元可以包括P沟道MOS晶体管，导电类型和电荷的极性可以相应修改。

这种改变、修改和改进趋于成为本公开的一部分，并趋于落入本发明的精神和范围内。相应地，前面的说明只是举例的，并不趋于限制本发明。本发明只由所附权利要求书及其等效方式来限定。

Claims (7)

1、一种在浮置体区域上具有一个晶体管的存储单元，所述浮置体区域由其下表面通过结来隔离，其中所述结是非平面的。

2、根据权利要求1的存储单元，其中，所述结包括指向晶体管表面的突起(40)。

3、根据权利要求2的存储单元，其中，所述突起(40)基本上在晶体管的栅区下面朝向栅极突出。

4、一种制造权利要求3的存储单元的方法，其中，所述突起是通过利用基本上与栅极掩模互补的掩模进行注入而形成的。

5、根据权利要求1的存储单元，被沟槽(60)横向绝缘，所述沟槽(60)包括具有对应被选制造技术中的沟槽的正常宽度的宽度的上部(61)，和基本上在上部中心的较窄下部(62)，其中，所述结在下沟槽部的水平面呈现周边向上突起。

6、一种制造权利要求5的存储单元的方法，包括以下步骤：

形成第一浅开口(70)，并用隔离层涂覆它们的侧壁；

使用所述隔离层做为掩模，形成第二较深开口(71)；

填充所述开口；和

执行被填充开口的上部部分遮蔽的注入。

7、一种集成电路，包括权利要求1的存储单元。

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