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CN1873761B - 用于驱动液晶显示器的半导体集成电路 - Google Patents

用于驱动液晶显示器的半导体集成电路 Download PDF

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CN1873761B CN2006100877470A CN200610087747A CN1873761B CN 1873761 B CN1873761 B CN 1873761B CN 2006100877470 A CN2006100877470 A CN 2006100877470A CN 200610087747 A CN200610087747 A CN 200610087747A CN 1873761 B CN1873761 B CN 1873761B
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Abstract

本发明实现了易于根据所使用的液晶显示器的规格来设定用于驱动液晶(液晶控制驱动器IC)的驱动条件的半导体集成电路器件。在用于驱动液晶显示器的半导体集成电路器件内配置有电可编程的非易失性存储器电路(EPROM)或电可擦除可编程的非易失性存储器电路(EEPROM)，设定信息被存储在存储器电路中。存储器电路可以用与形成其他电路器件的半导体制造工艺相同的工艺所形成的常规器件来构成。

Description

用于驱动液晶显示器的半导体集成电路
技术领域
本发明涉及一种驱动液晶显示面板的液晶驱动用半导体集成电路(一种液晶控制驱动器IC)；具体地说，涉及一种适用于具有以非易失性方式来设定液晶显示面板的特性和规格的装置的液晶控制驱动IC的技术。
背景技术
近年来，作为诸如移动电话和PDA(个人数字助手)等便携式电子设备的显示器，通常使用将多个显示像素排列成二维矩阵的点阵型液晶面板。在器件中配置了显示控制器(液晶控制器IC)，它形成在半导体集成电路内，用于控制液晶面板的显示；和用于驱动液晶面板的驱动电路；或含有这样的驱动电路的液晶显示驱动器(液晶控制驱动器IC)。
液晶显示器的规格，诸如伽玛特性、驱动电压、操作时钟频率等，随所使用的液晶种类和驱动方式而不同；而且由于制造的偏差其特性也不同。提供液晶显示驱动器的制造商制造液晶显示驱动器，使其适用于不同规格的液晶显示器和具有制造偏差的液晶显示器。该制造方法是增加驱动器的通用性及减少生产成本的设计方法。
迄今为止，作为为了使不同规格的液晶显示器能被驱动的措施，实用的方法是在液晶显示驱动器中配置寄存器。同时，在外部配置如EPROM等的非易失性存储器。对于上电时的初始化设定，将驱动条件等设定信息从非易失性存储器传送给内部的寄存器。还有其他的方法。在液晶显示驱动器中设置了具有熔丝等的设定电路。在确定了所用的液晶显示器时，通过依照液晶显示器的规格断开熔丝来进行设定。通过使用熔丝来调整液晶显示器的工作特性的发明公布于例如日本未审查专利公开第2000-148064号中。
作为一种现有的设定驱动条件的方法，使用从外部ROM对寄存器设定信息的方法在每次电源上电时都必须进行设定，因此存在CPU负载过重和系统启动慢的缺点。在使用熔丝的方法中，一旦进行了设定，该设定就不能变更。该方法在设定之后不能改变使用的液晶显示器或显示器的规格；且用户不能进行设定。因此，该方法存在可用性低的缺点。
另外，当电路的特性由于制造偏差而偏离期待值时，通常可以通过设定电阻的电阻值或电容的电容值来调整该偏差。在液晶显示器和液晶驱动器中，使用保护用二极管、升压电容等作为外部器件。这些外部器件与液晶驱动器IC一起被配置在柔性板或类似的设备上。因此，存在如下缺点，即：外设部分的数量较大以至于很难使设备小型化；以及因外部器件而使液晶驱动IC的外部端子的数量增加，芯片尺寸也相应增加。
发明内容
本发明的目的是提供一种易于根据所使用的液晶显示器的规格来设定驱动条件等的、用于驱动液晶的易用的半导体集成电路器件。
本发明的另一个目的是提供一种用于驱动液晶的半导体集成电路器件，它能够调整由于制造偏差而偏离期待值的液晶显示器或用于驱动液晶的半导体集成电路器件的特性，并且可以减少外部器件的数量以及实现芯片的小型化。
本发明的上述和其他的目的和新颖的特性将通过本说明书和附图进行说明。
下面说明本申请公开的发明的典型例的概要。
电可编程非易失性存储器电路(EPROM)或电可擦除可编程非易失性存储器电路(EEPROM)被设置在用于驱动液晶显示器的半导体集成电路器件中；设定信息被存储在存储器电路中。存储器电路可以用与形成其他电路器件的半导体制造工艺相同的工艺所形成的常规的器件来构成。
通过在用于驱动液晶半导体集成电路器件中设置内置的非易失性存储器电路，不需要像使用外部ROM和寄存器的方法那样在每次电源接通时读取设定信息。因此，具有减轻CPU的负载并迅速启动系统的优点。特别地，在启动用于移动电话等的液晶显示器时执行复位操作的情况下，当移动电话电源开通以及液晶显示器从待机状态变为活动状态时，液晶显示器会被复位。此时，微处理器需要为各种不同的器件(RF模块、供电电路、存储器、控制液晶显示器的半导体器件等)设定初始值，所以微处理器的工作负载很重。因此，在用于驱动液晶的半导体集成电路器件中，加快在上电时的设定对减少CPU的负载和加速系统启动是非常有效的。
通过设置内置的非易失性存储器电路，芯片或包括该芯片的液晶显示器的识别信息(芯片ID或模块ID)可以被预先写入。因此，对于一个通过使用这样的内置有非易失性存储器电路的半导体集成电路器件构成液晶显示器的用户来说，可以利用ID来实现各种管理。ID可以被存储在其他设定信息被写入后所剩余的区域中。
可以通过用于形成包括其他电路的器件的半导体制造工艺而形成的器件是普通器件，该普通器件不是被称作具有浮栅的FAMOS那样的非易失性存储器器件。通常，被称为ERROM或EEPROM的存储器IC是通过使用与通常的元件相比具有更复杂结构的非易失性存储器器件来构成的。因此，由于大量的掩膜数目而使制造成本很高。
如果将可以仅由通常的器件构成的非易失性存储器电路设置在内部以存储设定信息，则可以低成本地实现易于根据所使用的液晶显示器的规格来设定驱动条件并且即使驱动条件改变也可以轻易地改变设定的存储电路。根据本发明，特性偏差可以通过改变存储在内置的非易失性存储器电路中的设定值来调整，而不用使用外部器件。因此，可以减少外部器件的数量和用于连接外部器件的端子的数量。
下面简要说明在本申请中公开的发明中的典型例的效果。
根据本发明，可以实现能够根据所使用的液晶显示器的规格轻易地设定驱动条件的易用的半导体集成电路器件。
根据本发明，即使特性由于制造偏差而偏离期待值，也可以不使用外部器件地进行调整。因此其效果在于：可以实现外部器件数量少和芯片小型化的用于驱动液晶的半导体集成电路器件。
附图说明
图1是由具有内置非易失性存储器电路的液晶控制驱动器IC和利用该驱动器IC驱动的TFT液晶面板组成的液晶显示器系统的结构方框图。
图2是在应用本发明的液晶控制驱动器中的振荡器的一个例子的方框图。
图3是可以利用外部器件来调整频率的振荡器的一个例子的电路图。
图4是时序控制器的一个例子的电路图。
图5是LCD供电电路的一个例子的电路图。
图6是能够利用外部器件来调整LCD供电电路的电压的一个例子的电路图。
图7是在图1的实施例的液晶控制驱动器IC中的非易失性存储器电路(ROM)的写入操作的操作时序的时序图。
图8是非易失性存储器电路(ROM)的读出操作的操作时序的时序图。
图9是在非易失性存储器电路中适于制造商信息存储区域的存储电路的具体结构例子的电路图。
图10是构成非易失性存储器电路的存储单元的布图(layout)的一个例子的平面视图。
图11是构成非易失性存储器电路的存储单元结构的剖面图和写入时的施加电压。
图12是构成非易失性存储器电路的存储单元结构的剖面图和读入时的施加电压。
图13是构成非易失性存储器电路存储单元的结构的剖面图和擦除时的施加电压。
图14是在非易失性存储器电路中适用于用户信息存储区域的存储器电路的一个例子的电路图。
图15是适用于用户信息存储区域的存储器电路的另一个例子的电路图。
图16是适用于用户信息存储区域的存储单元的另一个例子的电路图。
图17是在构成本实例的液晶控制驱动器IC的电路模块的半导体芯片上的布图的一个例子的平面图。
图18是在构成本实施例液晶控制驱动器IC的电路模块的半导体芯片上的布图的另一个例子的平面图。
具体实施方式
以下将参照附图对本发明优选实施方式进行说明。
首先，参照图1，对有效应用了本发明的、内置有非易失性存储器电路的、用于驱动液晶的半导体集成电路器件(液晶控制驱动器IC)200进行说明。图1是由具有内置非易失性存储器电路的液晶控制驱动器IC 200和被该驱动器驱动的TFT液晶面板300组成的液晶显示系统的结构方框图。
在图1中，200表示用于驱动液晶面板的液晶控制驱动器IC，它利用有源矩阵方法执行显示；300表示由液晶控制驱动器200驱动的TFT液晶面板300。在TFT液晶面板300中，作为被施加图像信号的多根信号线的源线(源电极)和作为在预定的周期内被顺序选择并驱动的多根选择扫描线的栅线(栅电极)被相互正交地配置在两个相对的玻璃基板中的一个上。
在源线和栅线的交叉点上，以矩阵状配置着由像素电极和TFT(薄膜晶体管)组成的像素，该TFT作为根据源线上的图像信号来向像素电极施加电压的开关元件。在相对的另一个玻璃衬底上，配置了像素共用的电极。液晶被密封在形成有电极的两个玻璃衬底之间。由于如此结构的TFT液晶面板300是公知的，因此并未图示。
液晶控制驱动器IC 200具有：源驱动器210，它用于根据图像信号驱动液晶面板300的源线SL；和栅驱动器220，用于顺序扫描该TFT液晶面板300的栅线GL；以及公共驱动器230，用于对TFT液晶面板300的像素公共电极施加共用的电压VCOM。驱动器IC 200还包括：LCD电源电路240，用于产生驱动器210～230所需要的驱动电压；非易失性存储器电路250，用于存储诸如驱动条件等的设定信息；以及控制器260，用于根据从外部的微处理器(以下也称为MPU或CPU)得到的命令来控制整个芯片的内部。
另外，驱动器IC 200还包括：振荡器270，用于产生作为内部基准的时钟Φr；时序控制器280，用于基于所生成的基准时钟Φr来生成为驱动器210～230提供操作时序的信号Φ1、Φ2、Φ3；以及显示RAM 290，用于存储显示在液晶面板300上的图像数据。具有这些电路的驱动器IC 200是作为由单晶硅组成的单个半导体芯片上的半导体集成电路而构成的。
驱动器IC 200具有施加电源电压VCC的外部端子和施加接地电位GND的外部端子。此外，驱动器IC 200具有外部端子；用于施加对非易失性存储器电路250写入数据所必须的、比电压VCC高的写入电压VPP1和VPP2的外部端子。
本实施例中的控制器260包括：索引寄存器261，用于设定命令编码；控制寄存器262，用于基于索引寄存器261的数据而写入数据；数据寄存器263，用于寄存从外部提供的数据和从非易失性存储器电路250读出的数据；以及读/写控制电路264，用于执行对非易失性存储器电路250的读/写控制。
本实施例中的控制器260采用指定执行从外部的MPU写入索引寄存器261中的命令，并生成控制信号的方法。作为控制器260的控制方法，也可以使用从外部MPU接受命令编码并对该命令编码解码来产生控制信号的方式。为非易失性存储器电路250的输出部分配置了数据寄存器263；控制器260也可以配置门电路，用于将保持在数据寄存器263中的读入数据分配给所需的电路。
在如上构成的控制器260的控制下，当基于从外部MPU得到的命令和数据在上述TFT液晶面板300上显示图像时，液晶控制驱动器IC 200执行向显示RAM 290顺序写入显示数据的绘制(rendering)过程。控制器260还执行从显示RAM 290顺序读出显示数据的读出过程并将施加在TFT液晶面板300的源线SL上的信号以及将施加在栅线GL、公共电极COM上的信号从驱动器210，220和230输出，据此进行液晶显示。
用于存储如驱动条件等的设定信息的非易失性存储器电路250可以用与后述的其他电路相同的元件(在本实施例中是CMOS晶体管)来构成。利用这样的结构，形成非易失性存储器电路250的制造工序数量不会增加，并且抑制了制造成本的增加。存储在非易失性存储器电路250中的设定信息可大概被分为两类设定信息：被存储在制造商(提供者)处的信息和被存储在用户(组件制造商)处的设定信息。在实际使用中，可以设定这两中设定信息中的一个或两个。
在本实施例中的液晶控制驱动器IC中，非易失性存储器电路250具有用于存储可以由制造商设定的信息的第一区域251，用于存储可以由用户设定的信息的第二区域252。在第一区域251中，数据只能被写入一次。在第二区域252中，数据可以被写入多次。
被存储在制造商处的设定信息包括：用于设定由用于生成作为内部基准的时钟的振荡器270所产生的时钟Φr的频率的信息；用于设定由基于基准时钟Φr来生成操作时钟Φ1，Φ2，Φ3的时序控制器280所产生的时序的信息。用于设定由生成驱动器210～230所必须的驱动电压的LCD电源电路240所生成的电压电平的信息也包含在存储于制造商处的设定信息中。振荡器270、时序控制器280、LCD电源电路240等可以根据从非易失性存储器电路250中读出的相应的设定信息来改变其设定。
图2示出了振荡器270的结构的例子。本实施例中的振荡器270是包括或门271、串联连接的反相器INV1和INV2、和反馈路径的环形振荡器。开关元件SW1、SW2......SWm被配置在配置于从最后级的反相器INV2延伸到第一级的或门271的反馈路径上的多个串联连接的电阻Rf1、Rf2......Rfm的连接结点与振荡器的输出端子之间。
另外，设置了解码器DEC1，用于对从非易失性存储器电路250中读出并保持在数据寄存器263中的相关设定信息进行解码。根据解码器DEC1的输出，开关元件SW1、SW2......SWm中的任一个导通。通过该操作，反馈信号的延迟时间被改变于是作为振荡器输出的基准时钟频率Φr的频率也被改变。其结果是，即使当振荡器的频率由于制造偏差而偏离了期望频率时，频率的偏差也可以被调整。另外，频率可以被变为适用于液晶显示器规格的频率。
信号COSC是振荡器激活信号，它被提供给输入反馈信号的振荡器第一级的或门271的另一个输入端子。当信号COSC被设定为低电平时，振荡器发生振荡。当信号COSC被设定为高电平时，振荡器停止振荡。也可以使用另一种结构，即：不配置解码器DEC1，开关元件SW1、SW2......SWm根据保持在数据寄存器263中的设定信息而被直接控制。
当不配置内置的存储器和调整电路时，为了改变由振荡器270产生的基准时钟Φr的频率，如图3所示，为反馈路径设置的电阻Rf作为外部器件与驱动器IC 200相连，且电阻Rf的电阻值必须改变。根据本实施方式，这样的外部器件是不必要的，因此，外部器件的数量可以被减少且系统可以被小型化。另外，用于连接外部器件的外部端子的数量也可以被减少，因此芯片本身也能被小型化。
图4示出了时序控制器280的结构例。本实施例中的时序控制器280由多个串联的延迟电路DLY1、DLY2、......DLYn组成。开关元件SW11、SW12......SW1m被配置在延迟电路DLY1、DLY2、......DLYn的连接结点和控制器的输入端子之间。
通过利用对应于从非易失性存储器电路250中读出并保持在数据寄存器263中的设定信息的信号TC1、TC2、TC3等使开关元件SW11、SW12、......SW1m中的任何一个导通，输出信号TMD的时序被改变。也可以配置用于对保持在数据寄存器263中的设定信息进行解码的解码器，根据解码器的输出来控制开关元件SW11、SW12、......SW1m。
一个由时序控制器280来调整时序的信号的例子是用于向显示RAM 290提供工作时序的信号。由于显示RAM 290是在液晶控制驱动器中工作速度最高的电路，因此，工作时序的偏差对整个系统的工作都有影响。通过在初始设定时对向显示RAM 290提供工作时序的信号进行调整，可以获得所需的工作特性。
图5示出了LCD电源电路240的结构的一个例子。本实施例的LCD电源电路240具有串联的梯状(ladder)电阻RI1、RI2、......RIn和与梯状电阻并联连接的开关元件SW21、SW22、......SW2n。开关元件SW21、SW22、......SW2n根据从非易失性存储器电路250中读出并保持在数据寄存器263中的相关设定信息而导通/关断。通过该操作，LCD电源电路240中的参考电压VCOMR的电平被确定。
在图5中，在LCD电源电路240中设置的开关SWa1和SWa2是通过以特定的周期对要施加于公共电极上的公共电位VCOMH和VCOML进行切换、使极性反转的开关，用于对液晶面板进行交流驱动以防止液晶的退化。开关SWm1和SWm2是根据显示模式切换施加在公共电极上的公共电位VCOMH和VCOML中的公共电位VCOMH的电平的开关。开关SWa1和SWa2(以及开关SWm1和SWm2)根据从控制器260得到的控制信号而互补地动作。具体地说，当开关SWa1和SWa2(SWm1和SWm2)中的一个导通时，另一个被关断。
当不配置内置存储器和调整电路时，为了改变基准电压VCOMR的电平，如图6所示，为驱动器IC 200配置外部电阻Rt1和Rt2，而且其中一个电阻Rt1的电阻值被改变。根据本实施例，这样的外部器件是不必要的；因此，外部器件的数量可以被减少且系统可以被小型化。此外，用于连接外部器件的外部端子数量也可以被减少，因此芯片本身也可以被小型化。
接下来，参照图1和图7说明利用控制器260对非易失性存储器电路250的写入步骤和操作时序。在图7中，信号CS、RS、WR、RD是从芯片外部输入到读/写控制电路264的控制信号。控制信号CS是表示芯片被选中的信号；RS是表示数据DB被锁存在索引寄存器或控制寄存器中的信号；WR是控制写入操作的信号；RD是控制读出操作的信号。读/写控制电路264基于控制信号CS、RS、WR、RD和来自时序控制器280的时钟Φ2来生成提供给存储器电路250的信号。WE表示由读/写控制电路264产生并提供给存储器电路250的写入使能信号。RE表示由读/写控制电路264产生、并提供给存储器电路250上的读出使能信号。
图7是利用控制器260对非易失性存储器电路250的写入操作时序。
写入操作的描述涉及的是当在上电后从MPU输入复位信号RESET时电平从高电平变到低电平的情况，虽然并不限于此。图7示出将数据写入四个地址000、001、010、011的例子。
首先，当输入复位信号RESET时，芯片上的寄存器被复位(在图7中的t1时间)。接下来，在信号RS为低电平的期间内，通过被连接到MPU上的控制总线BUS将索引数据输入到驱动器IC中。此时，在信号WR从低电平变化到高电平的定时，索引数据被存储在索引寄存器261中(在图7中的t2定时)。
根据存储在索引寄存器261中的索引数据，作为ROM类型的控制寄存器262被选择。在定时t2之后，控制数据(以后简称为数据)在信号RS为高的期间内被从控制总线输入到驱动器IC中。在信号WR从低电平变到高电平的定时，数据被存储在控制寄存器262中(图7中的t3定时)。
写入期间
在t3定时，控制寄存器的数据被确定。该数据包括写入数据WDATA、写入地址ADDR、ROM控制数据OP0、OP1等。在写入时，控制数据OP0从0(低)变到1(高)。此时，当OP0为1(高)时，读/写控制电路264被控制以使写入使能信号WE为高电平，据此执行写入操作。
在完成写入操作之后，通过在控制总线BUS的控制信号RS为高电平的期间内将控制寄存器的数据OP0从1(高)变为0(低)，读/写控制电路264被控制以将写入使能信号WE变为无效的低电平状态。据此完成写入操作(图7中的t4定时)。
在改变地址而重新启动写入操作的情况下，在控制信号RS为高电平(图7中的t5定时)的期间内，控制寄存器的数据OP0从0(低)变到1(高)。由于数据OP0为1(高)，因此，读/写控制电路264使写入使能信号WE为高电平以执行写入操作。此时，数据寄存器的地址被刷新。通过该操作，数据被写入与在定时t3和t4之间的期间被写入了数据的地址不同的地址区域中。
在t5定时之后，通过以与从定时t3至t4期间的设定类似的方式来设定控制寄存器的数据OP0，来完成写入操作(图7中的t6定时)。此后，重复上述操作。
虽然根据从外部输入的控制信号CS、RS、WR、RD执行写入操作的结构已经在本实施例中进行了描述，但也可以使用其他的结构。在芯片内设置了ROM，其中存储着对应于一个命令编码的多个微命令编码。当在索引寄存器261中设定了写入命令时，微命令编码被读入，并生成对读/写控制电路264的控制信号，于是写入操作被自动执行。通过使用像本实施方式一样的根据从外部输入的控制信号的控制方法，控制器260的规模可以被减少。
图8示出了由控制器260对非易失性存储器电路250的读出操作时序。RE表示由读/写控制电路264生成并提供给存储器电路250的读出使能信号。
在本实施例的液晶控制驱动器中，在上电后，来自MPU的复位信号RESET被从高电平变化到低电平，将芯片内的寄存器复位。当在索引寄存器中设定了读出命令时，通过索引寄存器261将控制寄存器262的预定控制位OP1设定为“1”，由读/写控制电路264使读出使能信号RE为高电平，读出操作(定时t11)开始。此时，控制位OP0被设定为“0”。
存储于控制寄存器262的预定区域内的读出地址RADDR被提供给存储器电路250，并执行数据读出操作。存储在对应于存储器电路250所提供的地址的区域内的数据被集总读出。除了在控制寄存器262中设置用于读出的控制位OP1之外，也可以向适当的延迟电路发送复位信号RESET，使用延迟电路的输出作为读/写控制电路264的开始信号，并输出高电平的读出使能信号RE。
接下来，在经过预定时间后，从时序控制器280输出指示锁存定时信号RSET，从存储器电路250读出的数据被数据寄存器263(定时t12)锁存。此后，对非易失性存储器电路250的读出控制信号RE被变为无效的低电平状态，从而完成一个读出操作(定时t13)。
当读出数据被存储在多个地址时，存储在控制寄存器262的预定区域的读出地址RADDR被刷新而读出使能信号RE变为低电平，并且重复上述操作。
在本实施例中，当复位信号RESET被输入时，控制寄存器262的特定控制位OP1被索引寄存器261设定为“1”，从而产生读出使能信号RE。另外，读出使能信号RE也可以通过将复位信号RESET传送给适当的延迟电路来生成。本实施例的液晶控制驱动器IC可以以读/写控制电路264基于控制信号CS、RS、WR和RD来从存储器电路250读出数据的方式构成。也可以使读出功能在例如测试电路是否能正常工作的测试模式下有效。
图9示出了在图1中的非易失性存储器电路250中用于存储由制造商设定的信息的第一区域251所适用的存储器电路的例子。本实施例的非易失性存储器电路250仅由作为常用的电路结构元件的P沟道型MOSFET(绝缘栅型场效应晶体管)和N沟道型MOSFET构成，而不使用诸如FAMOS和MNOS的非易失性存储元件。虽然在图7中为了方便制图起见示出了具有一字节存储容量且由八个存储单元组成的存储器电路，但实际上，配置了每一个都具有如此结构的多个存储器电路，并可以通过地址信号来选择工作，从而构成具有多字节存储容量的存储器电路。
在图9中，264表示读/写控制电路，用于基于控制信号CS、RS、WR、RD及从控制寄存器262得到的数据DB0～DB17来生成用于读/写存储器电路的信号。254表示内部电源控制电路，用于基于写入操作所需的比通常电源电压VCC高的写入电压VPP1和VPP2来生成电路所需的具有预定电平的电源电压VPP1M和VPP2M。另外，255表示非易失性存储器单元，256表示每一个存储单元的读/写电路。在本实施例中，八对存储单元和读/写电路被配置在一个方向上，因此，可以一次读/写8比特数据。写入电压VPP1和VPP2分别为例如9V和7V。
符号LD0～LD7表示用于传送从读/写控制电路264输出的写入数据的写入数据线；PU表示用于控制读出的读出控制线。CG表示与通常的存储器阵列中的字线相对应的、用于读/写8-bit数据的控制栅线。另外，SL表示用于为存储单元255提供写入电压的写入电压电源线；PRGM表示用于控制写入操作的写入控制线；VER表示用于控制存储单元的电位的电位控制线。控制栅线CG根据用于获得读出控制信号RE与写入控制信号WE的异或(exclusive OR)的EOR门G0的输出而被驱动。LS1和LS2表示用于移动EOR门G0的输出信号和写入控制信号WE的电平的电平移动器。
读/写入电路256包括：OR门G1，可以接收写入数据线LD0～LD17和写入控制线PRGM的信号的任何一个；和传输门MOSFET Qt1，它当信号CERB为高电平时，使OR门G1的输出信号通过。读/写入电路256还包括被连接到读出控制线PU上的电阻R0、与电阻R0串联连接的传输门MOSFET Qt2，以及用于在传输门MOSFET Qt2导通时判断电阻R0的电位是否下降的检测反相器G2。虽然在例子中所示的电阻R0是一个固定电阻，但也可以使用执行与固定电阻相位的动作的电路。
存储单元255包括：电荷注入MOSFET Qw1和Qw2，它们以沟道相互并联的状态被连接在传输门MOSFET Qt1和写入电压电源线SL之间；和连接为电容元件的MOS电容C1和C2，它们被连接在MOSFET Qw1和Qw2的栅端子及控制栅线CG之间。存储单元255还包括与电阻R0和传输门MOSFET Qt2串联在读出控制线PU和电位控制线VER之间的读出MOSFET Qr1和Qr2。电荷注入MOSFETQw2的栅端子和读MOSFET Qr2的栅端子相互连接。栅端子是浮置的。
另外，传输门MOSFET Qt1和Qt2的栅端子相互连接。利用反相器将从读/写控制电路264输出的控制信号CER反相而得到的信号CERB被提供给公共栅；传输门MOSFET Qt1和Qt2由信号CERB来控制。用于控制存储单元电位的电位控制线VER由电平移动器LS3驱动，该电平移动器LS3对利用反相器将控制信号CERB再次反相而得到的信号的电平进行移动。
在本实施例的存储单元255中，根据由控制栅线经由MOS电容C1、C2将电荷注入MOSFET Qw1和Qw2的栅电压设定为高的状态下的写入数据，写入电压被施加到MOSFET Qw1和Qw2的源和漏之间；据此使Qw1和Qw2导通或截止。通过将由有选择地向MOSFETQw1和Qw2提供的漏极电流而产生的热电子注入到MOSFET Qw1和Qw2的栅电极，使数据被写入。为了防止由于电荷泄漏而造成存储数据的可靠性的恶化，设置了两个电荷注入MOSFET和两个读出MOSFET。
在读出数据时，通过使用控制栅线CG，经由MOS电容C1和C2，读出MOSFET Qr1和Qr2的栅电压被提高。此外，读出控制线PU的电位也提高，而电位控制线VER的电位下降，据此在MOSFETQr1和Qr2的源和漏间产生电位差。无论由反相器G2来检测MOSFET Qr1和Qr2中是否有电流流过。
具体地说，当电荷注入到电荷注入MOSFET Qw1和Qw2的栅电极时，读出MOSFET Qr1和Qr2的栅电压变得较低而变为截止状态，而且漏极电流中断。另一方面，当电荷没有注入到MOSFET Qw1和Qw2的栅电极时，读出MOSFET Qr1和Qr2的栅电压变得较高而变为导通状态，有漏极电流流过。这使得在电阻R0和MOSFET Qr1间的连接结点间的电位改变。通过由反相器G2检测电位的变化，可以确定存储单元的状态。
在本实施例中，即使当电荷注入MOSFET Qw1和Qw2中的一个的栅电极电荷在读出操作时泄漏，如果另一个栅电极的电荷没有泄漏的话，则MOSFET中的一个将截止且不会流过漏极电流。因此，可以防止由于电荷泄漏而引起的存储数据可靠性的恶化。另外，在由电荷注入MOSFET Qw1、Qw2中的一个和读出MOSFET Qr1、Qr2中的一个构成存储单元的情况下存储单元也能有效地工作，因此可以省略其中一个的设定。图1中的本实施例中的存储电路250并不限于具有如图9所示的存储器电路的结构，可以是具有相似功能的电路。
参照附图10～13，对用于本实施例中的液晶控制驱动器的非易失性存储器的具体器件结构和在非易失性存储器中的写入、擦除、读出数据的操作进行说明。图10是存储单元区域主要部分的平面视图。图11～13是沿图10的线D-D’截取的剖面图。
在图中，符号1表示由例如单晶硅组成的p型半导体衬底；符号2表示在衬底1表面上选择性地形成的场氧化膜；符号19和20表示覆盖衬底1和场氧膜2表面而形成的层间绝缘膜。4A表示其中将形成电容C1和C2的p型阱区；4B表示其中将形成MOSFET Qw1、Qw2，Qr1和Qr2的p型阱区；3表示设置在p型阱区4A和4B下方的n型半导体隔离区。符号5表示作为用于给n型半导体隔离区3提供电位的电源区的n型半导体区。14A表示作为n型半导体区5的缓冲层的n型半导体区；14B表示作为MOSFET Qw1和Qr1(Qw2和Qr2)的源区和漏区的n型半导体区。
15A表示作为MOS电容的一个端子的p型半导体区；15B表示作为为了给MOSFET Qw1和Qr1的p型阱区4B提供电位的电源区的p型半导体区。18表示为了减少与形成在表面上的电极之间的接触电阻的接触层。另外，6表示MOS电容C1的电介质层。电介质层6用与形成作为MOSFET Qw1和Qr1的栅绝缘膜相同的工艺形成。7A表示作为MOS电容C1的另一个端子的导电层；7B表示MOSFETQw1和Qr1的栅电极。导电层7A用与形成作为MOSFET Qw1和Qr1的栅电极相同的工艺形成。
在如图11所示的写入操作时，例如，通过n型半导体区5在n型半导体绝缘区3上施加9V电压，通过p型半导体区15B在形成MOSFET Qw1和Qr1(Qw2和Qr2)的p型阱区4B上施加0V电压。通过p型半导体区15A在形成有MOS电容C1(C2)的p型阱区4A上施加了正向9V电压。由于MOSFET Qw1和Qr1(Qw2和Qr2)的栅电极7B和作为MOS电容C1(C2)的一个端子的电极7A相互连接，因此电极7B的电位因施加在p型阱区4上的9V电压而提高。
在作为用于写入数据的MOSFET Qw1(Qw2)的源和漏的n型半导体区14B之一上施加7V电压；在另一个n型半导体区14B上施加0V电压。另外，在作为数据读出MOSFET Qr1(Qr2)的源和漏的n型半导体区14B上，施加0V电压。按照此操作，电流在数据写入MOSFET Qw1(Qw2)的沟道中流过，在那时所产生的热电子(e-)被注入到栅电极7B，数据被写入。在n型半导体绝缘区3上施加9V电压，以防止当在p型阱区4A上施加9V电压时PN结被正向偏置。
在读出数据时，如图12所示，例如通过n型半导体区5在n型半导体隔离区3上施加3V电压；通过p型半导体区15B在形成MOSFET Qw1和Qr1(Qw2和Qr2)的p型阱区4B上施加0V电压。通过p型半导体区15A在其上将形成MOS电容C1和C2的p型阱区4A上施加3V电压。通过对p型阱区4A施加3V电压，电极7A和7B的电位被提高。根据在电极7B上是否积累有电荷，数据读取MOSFET Qr1和Qr2被导通或截止。
作为数据写入MOSFET Qw1(Qw2)的源和漏的n型半导体区14B被设定为0V，0V电压被施加在作为数据读MOSFET Qr1(Qr2)的源极和漏极的n型半导体区14B之一上；连接例如图9中所示的电阻R0之一时的电压被施加在另一个n型半导体区14B上。此时，电流根据数据读出MOSFET Qr1和Qr2的导通/截止状态而流过或不流过。电流流过的状态由反相器G2检测。在n型半导体隔离区3上施加3V电压，这是基于通过在p型阱区4A上施加3V电压以防止PN结被正向偏置的理由。
图14示出了一个适用于图1中的非易失性存储电路250中用于存储由用户设定信息的第二区域252的存储器电路的例子。本实施例中的非易失性存储器电路250按照与图9中所示的实施例的非易失性存储器电路相同的方式构成，不使用如FAMOS和MNOS的非易失性存储器元件。本实施例中的非易失性存储器电路250具有存储数据可擦除的结构。通过给控制寄存器262的每一个控制位OP0和OP1设定“1”，非易失性存储器电路250进入擦除模式，数据可被擦除。
由于本实施例中的非易失性存储器电路250具有与图9中示出的非易失性存储器电路250大致相同的结构，因此相同结构部分不再复述，而仅对不同点进行说明。与图9中的实施例中的非易失性存储器电路250的第一不同点是：如图14中的实施例所示，电源电路254可以基于从外部输入的第3电压VPP3而产生内部电压VPP3M。第二不同点是：内部电压VPP3M作为低电平一侧的电源电压提供给用于驱动控制栅线CG的电平移动器LSI。
内部电压VPP3M在读出/写入数据时设定为如0V的接地电位，而且在擦除数据时设定为如-9V的电位。内部电压VPP3M通过控制栅线CG被施加在与浮栅连接的MOS电容C1和C2上。作为构成非易失性存储单元255的MOSFET Qw1、Qw2、Qr1、Qr2，可以使用具有如图10和11所示的布图和结构的元件。
在由具有这样的结构的元件构成的存储器电路中，为了擦除数据，如在图13中所示，例如通过n型半导体区5在n型半导体区3上施加9V电压；通过p型半导体区15B在其中形成有MOSFET Qw1和Qr1(Qw2和Qr2)的p型阱区4B上施加9V电压。通过p型半导体区15A，在其中形成有MOS电容C1(C2)的p型阱区4A上施加反方向的-9V电压。另外，将作为数据写入MOSFET Qw1(Qw2)和数据读出MOSFET Qr1(Qr2)的源区的n型半导体区14BW1和14BR1设定为开路电位；在作为MOSFET Qw1(Qw2)和Qr1(Qr2)的漏区的n型半导体区14BW2和14BR2上施加9V电压。
MOS电容C1和C2的电容电极(栅电极7A)的面积比为了产生MOSFET Qw1和Qw2的栅电容的电容电极(栅电极7B)的面积大(参照图10)，因此，MOS电容C1和C2的电容比MOSFET Qw1和Qw2的栅电容大。因此，施加到MOSFET Qw1和Qw2的栅电容上的电压比被施加到MOS电容C1和C2上的电压高。其结果是，在数据写入MOSFET Qw1和Qw2以及数据读出MOSFET Qr1和Qr2的公共栅电极7B上所积累的电子(e-)因隧道现象被释放到p型阱区4B。
在其中形成有MOS电容C1和C2的p型阱区4A上施加负电压(在反方向上)；在其中形成有MOSFET Qw1、Qw2、Qr1、Qr2的p型阱区4B上施加正电压(在正方向上)。按照这样的方式，可以用不会导致栅破坏的电压(9V或更少)来确保为了擦除数据操作所必须的电位差(18V)。在n型半导体绝缘区3上施加9V电压，其原因是通过在p型阱区4B上施加9V电压，防止了PN结被正向偏置。通过使用具有这样结构的存储器电路，数据可以被多次写入。
图15示出了适用于图1中的非易失性存储电路250中用于存储用户设定信息的第二区域252的存储器电路的另一个例子。本例中的非易失性存储器电路250仅由作为通常电路结构元件的p沟道MOSFET和n沟道MOSFET构成，而不使用如FAMOS和MNOS之类的非易失性存储元件。本例中的非易失性存储器电路250是在未假定擦除所存储的数据的情况下的电路。
在本例中，为了使数据可以多次写入，提供具有相同存储容量的两个存储区(bank)BNK1和BNK2。每一个存储区包括与图9中示出的存储单元255相同结构的存储单元；通过从读/写控制电路264输出的存储区指令信号B0和B1来选择存储区BNK1和BNK2中的一个。
更具体的说，设置有NAND门G10～G17和NAND门G20～G27，用于接收用于传输从读/写控制电路264输出的写入数据的写入数据线LD0～LD7上的信号和存储区指令信号B0、B1中的一个信号。设置有NAND门G30、G31、G32、G33，用来接收的存储区指令信号B0和控制线PU、CG、PRGM、SL上的信号；以及设置有NAND门G40、G41、G42、G43，用来接收存储区指令信号B1和控制线PU、CG、PRGM、SL上的信号。
通过根据存储区指令信号B1和B1来使NAND门G10～G17和G30～G33、或NAND门G20～G27和G40～G43有效，存储区的一组被选中。因此，从表面上看，存储器电路能够实现重写入数据。也可以在芯片中设置这样的机制，即在数据写入一组存储区之后，在下次写入操作时，另一个存储区的设定被自动选择。用这个机制，可以防止由于用户的误操作而导致的数据重写。虽然在本实施例中的存储区数量是两个，但也可以设置三个或多个存储区。此时，存储器电路可以重写两次或多次。因此，从表面上看，实现了可以两次或多次重写入数据的存储器电路。
图16表示适用于图1中的非易失性存储器电路250中由用户设定的第二区域252的另一个例子。
在本例中，为了使数据可以被写入多次，设置了两个具有相同存储容量的存储区BNK1和BNK2。每一个存储区都包括具有与图7中示出的存储单元255相同结构的存储单元；作为连接存储单元的控制栅线CG，设置了公共栅线CG和用于各个存储区BNK1和BNK2的栅线CG1和CG2。另外，电源电路254中配置了用于向存储区BNK1提供写入电压VPP1-1和向存储区BNK2提供写入电压VPP2-2的电源端子P1和P2。
基于电源端子上施加的电压而生成的内部写入电压VPP1-1M和VPP1-2M被分别提供给用于驱动存储区BNK1和BNK2的栅线CG1和CG2的电平移动器LS1-1和LS1-2。依照此结构，当在电源端子P1上施加写入电压VPP1-1时，可以对存储区BNK1写入数据。当在电源端子P2上施加写入电压VPP1-2时，可以对存储区BNK2写入数据。
通过对施加写入电压的端子进行切换，被写入数据的存储区可以被切换。因此，从表面上看，实现了可以重写入数据的存储器电路。也可以为每一个存储区提供写入电压VPP2。此外，存储区的数量和施加写入电压的端子的数量可以设定为三个或更多。
图17表示构成本实施例中的液晶控制驱动器IC的半导体芯片的电路模块的布图的一个例子。在图17中，相同的符号表示与图1相同的电路。符号G0～Gi和Gi+1～Gn表示输出由栅驱动器220产生的栅驱动信号的端子(输出焊盘)；符号S0～Sm表示输出由源驱动器210产生的源线驱动信号的端子(输出焊盘)。
VPP1～VPP3和GND表示电源端子(电源焊盘)，用于施加从外部提供的、用于写入ROM的电源电压；DB0～DB17表示用于通过总线输入从CPU提供信号的端子(输入焊盘)。虽然没有特别的限制，但，对于在右侧和左侧具有栅驱动信号输入端子的液晶面板，输出栅驱动信号的端子(输出焊盘)被分为两组：G0～Gi和Gi+1～Gn；并配置在两侧以夹住输出源线驱动信号的端子(输出焊盘)S0～Sm。
从图17中可以知道，在本实施例中的液晶控制驱动器IC中，输出焊盘G0～Gi和Gi+1～Gn，以及S0～Sm是沿着半导体芯片的长度方向的一边而配置的；而输入焊盘DB0～DB17是沿着相对一侧的一边配置的。对应于输出焊盘G0～Gi、Gi+1～Gn、S0～Sm，栅驱动器220A、源驱动器210、栅驱动器220B被配置在芯片的一侧。大致在芯片的中部，配置了作为控制器260的部件的例如时序控制器280的电路；在该电路的两侧，配置了用于存储显示数据的RAM 290A和290B。
另外，ROM#250被配置在电源焊盘VPP1～VPP3附近；用于生成LCD电源的电源电路240被配置在输入焊盘DB0～DB17附近。由于ROM 250被配置在施加写入ROM的电源电压的电源焊盘VPP1～VPP3附近，因此从焊盘到电路的电源线被缩短，从而抑制了功率损耗。此外，用于施加写入ROM所需的较高的电源的电源端子VPP1～VPP3被设置在芯片的角部。因此，在电源焊盘VPP1～VPP3和其他的焊盘间产生的静电耐压可以被增大。在本实施例中，为了进一步增加静电耐压，将电源焊盘VPP1～VPP3和接地焊盘GND之间的间隔比每一个电源焊盘VPP1～VPP3之间的间隔宽。
图18示出了构成本实施例的液晶控制驱动器的半导体芯片的电路模块的布图另一个例子。在图18中，对与图17所示相同的电路和端子分配相同的符号，并不再重复对它们的说明。在图18的例子中，在大致配置在芯片中部的控制器260附近配置ROM 250。
在液晶控制驱动器IC中，为了传送写入数据和读出数据，连接到控制器260和ROM 250上的线的数量是相当大的。因此，当控制器260和ROM 250彼此分离的时候，由线所占据的面积也是很大的，由此导致了芯片尺寸的增大。因此，利用使用如本实施例所示的布图，其优点是减少了由线所占据的面积，并可以减小芯片的面积。本实施例在ROM 250的存储容量很大时是非常有效的。
虽然已经基于本实施例对本发明者得到的本发明进行了详细的说明，但本发明并不限于上述的实施例，而可以是在不偏离其主旨的情况下的各种变更。例如，为了防止由于电荷泄漏而使存储数据的可靠性恶化，可以在存储单元配置两个电荷注入MOSFET和两个读出MOSFET。相应的，存储单元也可以配置一个电荷注入MOSFET和一个读出MOSFET。
虽然在前述的实施例中对只有用于存储由用户设定的信息的第二区域252是可重写的情况进行了说明，但也可以将在用于存储由制造商设定的信息的第一区域251中的存储电路的存储区数目设定为两个，而从表面上看，在该区域中仅可重写入数据一次。
以上主要以由本发明者所获得的本发明的应用范围为背景，对通过作为三端开关元件的薄膜晶体管将电荷注入到像素电极中的、用于驱动TFT液晶面板的液晶控制驱动器进行了说明。本发明并不限于液晶控制驱动器，也可以被应用到利用两端开关元件将电荷注入到像素电极中的、用于驱动MIM液晶面板的液晶控制驱动器中。

Claims (5)

1.一种用于驱动液晶显示面板的半导体集成电路器件，该半导体集成电路器件用于生成并输出被施加在液晶显示面板的扫描线上的驱动信号和被施加在液晶显示面板的信号线上的驱动信号，且形成在单个的半导体芯片上，所述半导体集成电路器件包括：
电可编程的非易失性存储器电路或电可擦除可编程的非易失性存储器电路；
其中，所述非易失性存储器电路包括利用在所述半导体芯片上形成其他电路的元件的半导体制造工艺而形成的元件，
所述非易失性存储器电路用于存储所述半导体集成电路中的初始设定信息，
所述非易失性存储器电路被分为多个组；用任何一个组中的存储器电路写入用于对在所述半导体集成电路器件中的电路的特性偏差进行校正的设定信息；用剩余的组中的存储器电路写入适用于由所述半导体集成电路器件驱动的液晶面板的特性的设定信息。
2.权利要求1所述的用于驱动液晶显示面板的半导体集成电路器件，其中，
所述非易失性存储器电路是数据仅可以被电写入一次的非易失性存储器电路；将所述任何一个组中的存储器电路设为一个单组；剩余的组又进一步被分为多个亚组，并且在写入时每次选择不同的亚组来写入数据，从而表面上看可以执行多次重写。
3.权利要求1所述的用于驱动液晶显示面板的半导体集成电路器件，其中，
所述非易失性存储器电路是数据仅可以被电写入一次的非易失性存储器电路；为所述任何一个组中的存储器电路和剩余的组中的存储器电路的每一个设置了用于施加用于写入的高电压的电源电压端子。
4.权利要求1所述的用于驱动液晶显示面板的半导体集成电路器件，其中，
所述非易失性存储器电路由多个存储相同数据的存储单元构成。
5.权利要求1所述的用于驱动液晶显示面板的半导体集成电路器件，其中，
非易失性存储器电路和其他的电路的每一个是包括p沟道型场效应晶体管和n沟道型场效应晶体管的CMOS电路的结构。
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