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CN1871772A - 分频器 - Google Patents

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CN1871772A CNA2004800309908A CN200480030990A CN1871772A CN 1871772 A CN1871772 A CN 1871772A CN A2004800309908 A CNA2004800309908 A CN A2004800309908A CN 200480030990 A CN200480030990 A CN 200480030990A CN 1871772 A CN1871772 A CN 1871772A
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Abstract

一种分频器，包括第一触发器(M1，M2，M3，M4)，该触发器具有第一时钟输入端(C1)，用于接收时钟信号，该触发器还包括第一置位输入端(Q4)和第一非反相输出端(Q1)。该分频器还包括第二触发器(M1’，M2’，M3’，M4’)，该触发器具有：第二时钟输入端(C1)，用于接收第二时钟信号，该第二时钟信号与输入至第一时钟输入端(C1)的时钟信号基本反相；第二置位输入端，连接至第一非反相输出端(Q1)；第二非反相输出端(Q2)；和第二反相输出端(Q2)，该第二反相输出端(Q2)连接至第一置位输入端(Q4)。

Description

分频器
本发明涉及分频器。
分频器是公知的，并且是在诸如锁相环路(PLL)、预定标器、数字接收器这样的应用中广泛使用的设备。通常，分频器需要以便捷方式连接的触发器，用于获得理想的分频。
半导体技术中实际的趋势是减小晶体管的尺寸，用于提高电路的速度，以及减小集成电路的电源电压，用于降低芯片的耗散功率。
US-A6424194描述了利用电流控制CMOS(C3MOS)逻辑的超高速电路，其中该电流控制CMOS逻辑以传统的CMOS工艺技术制造。利用C3MOS技术实现整个的逻辑元件家族，该逻辑元件家族包括反相器/缓冲器，电平移位器，NAND门，NOR门，XOR门，锁存器，触发器等。通过将C3MOS逻辑与低功率的传统CMOS逻辑结合，在每个电路应用中实现功率损耗和速度之间的最优平衡。结合的C3MOS/CMOS逻辑允许更高的电路集成，诸如在光纤通信系统中使用的高速收发器。注意到在上述专利中提出的电路仍然使用了至少两层的层叠晶体管，这使得它们较不适于相对低电压(1.2，0.9或者0.7V)电源的应用。通过层叠晶体管，由于反向偏置的影响，上部晶体管的阈值电压增加。因此，上部晶体管没有最大增益和最大运行速度。
因此，本发明的目的是提供一种分频器，该分频器适于低电源电压和高运行速度。
本发明由独立权利要求限定。从属权利要求描述了有益实施例。
根据本发明，分频器包括第一触发器，该第一触发器具有用于接收时钟信号的第一时钟输入端，第一数据输入端和第一输出端。该分频器还包括第二触发器，该第二触发器具有：第二时钟输入端，用于接收第二时钟信号，该第二时钟信号与输入至第一时钟输入端的时钟信号基本反相；和连接至第一输出端的第二数据输入端。第二触发器还包括第二输出端和第三输出端，该第二和第三输出端(Q2，Qa2)提供彼此反相的信号。第三输出端连接至第一数据输入端。时钟信号的周期与经由分频器的反相级的延迟具有相同的数量级。
现有技术中的分频器如图2所示。该分频器包括第一和第二触发器，每个触发器，它们中的每一个如图1所示实现。在图1中，晶体管M1和M2实现R-S触发器，该触发器由时钟信号控制，该时钟信号具有两个分量，这两个分量分别是彼此反相的C1和 C1。输入信号D经由受控反相器M5，M6输入至触发器的输入端。这种类型的两个触发器如图2所示连接在一起，用于提供分频器。观察到从第二触发器的输出端Q2经由受控反相器M5，M6存在反馈连接，用于向第一触发器M1-M4提供输入信号Q4。反相器M5，M6将信号延迟一段时间，该延迟时间取决于该反相器的几何形状和实现该反相器所使用的技术。当需要分频的信号的周期与经由反相器M5，M6的延迟在相同量程内时，不能将该信号从受控反相器的输入端传送至输出端。因此，受控反相器M5，M6在输入端限制了可以被分频的最大频率。本发明基于有创造力的认识：将来自第二触发器的反馈信号进行反相，从而允许去除反相器M5，M6，并有利于提高利用该分频器分频的输入信号的最大频率。
在一个实施例中，将可控开关连接至第一数据输入端和第三输出端。该可控开关由驱动第一触发器的时钟信号控制。当经由反相器的延迟不重要，但仍希望获得用于来自受控输入反相器的相对高频信号的分频器时，我们去除一个晶体管，并施加与第一触发器的时钟信号基本同相的时钟信号。因此，由于经由该开关的延迟比经由用于实现受控反相器的两个晶体管的延迟小，所以与现有技术的分频器相比，最大运行频率增加。
可选的，将可控开关经由电阻装置连接至第三输出端。该电阻装置减小了提供至第一触发器输入端的电流以及由于第一触发器的输入阻抗而产生的负载。直接的结果是，损耗功率降低。
通过下文中参照附图对本发明的示例性实施例的描述，本发明的上述和其他特点将显而易见。其中
图1描述了现有技术中的R-S触发器；
图2描述了使用现有技术中的触发器的分频器；
图3描述了根据本发明一个实施例的分频器；以及
图4描述了根据本发明另一实施例的分频器。
图3描述了根据本发明一个实施例的分频器。
该分频器包括第一触发器M1，M2，M3，M4，该第一触发器具有第一时钟输入端 C1，用于接收时钟信号。该第一触发器还包括第一置位输入端(set input)Q4和第一非反相输出端Q1。该分频器还包括第二触发器M1’，M2’，M3’，M4’，该触发器具有：第二时钟输入端C1，用于接收第二时钟信号，其中该第二时钟信号与输入至第一时钟输入端 C1的时钟信号基本上反相；第二置位输入端，连接至第一非反相输出端Q1；第二非反相输出端Q2；以及第二反相输出端 Q2，该第二反相输出端 Q2连接至第一置位输入端Q4。该时钟信号的周期与经由分频器的反相级的延迟具有相同的数量级。
在当前的CMOS技术中，用于分频的电路由电流型逻辑(CML)，特别是源极耦合逻辑(SCL)实现。当需要对具有例如10GHz的相对高频的信号进行分频时，因为必须具有相对低电源电压来限制功率耗散，所以当前的CMOS逻辑电路不适合。在这些条件下，用于CML或SCL电路的必要的电流源受到MOS晶体管的相对较大的漏极至衬底电容的影响。图3所示的分频器去除了所使用的触发器输入端的反相器。因为该反相器对输入信号进行了180度相移，所以必须将输入信号反相，以获得和现有技术中的分频器相同的分频功能。因此，第一触发器的输入端连接至第二触发器的反相输出端 Q2，这提供了基本上反相的信号，即，相对于第二输出端Q2提供的信号，相移超过180度。
当时钟信号C1的频率与经由用于实现触发器的反相器的延迟基本上不同时，将可控开关M7连接至第一数据输入端Q4和第三输出端Qa2。该开关由驱动第一触发器M1，M2，M3，M4的时钟信号控制。由于经由该开关的延迟比经由用于实现受控反相器的两个晶体管的延迟小，所以与现有技术的分频器相比，最大运行频率增加。可以将可控开关M7经由电阻R连接至第三输出端Qa2。该电阻R减小了提供至第一触发器输入端的电流以及由于第一触发器的输入阻抗而产生的负载。直接结果是，损耗功率减小。
这里应该提及图1-4中的晶体管对M1，M4和M2，M3实际上是受控反相器。
应该注意，本发明保护的范围不限制于这里描述的实施例。本发明保护的范围也不受权利要求中的参考标记的限制。词语“包括”不排除与权利要求中提及的部分不同的部分。元件前的词语“一个”不排除多个那样的元件。组成本发明的一部分的装置可以以专门硬件的形式实现，也可以以可编程目的处理器的形式实现。本发明在于每个新特点或这些特点的结合。

Claims (4)

1、一种分频器，包括：
-第一触发器(M1，M2，M3，M4)，其具有第一时钟输入端( C1)，用于接收时钟信号，该触发器还包括第一置位输入端(Q4)和第一非反相输出端(Q1)，和
-第二触发器(M1’，M2’，M3’，M4’)，其具有：第二时钟输入端(C1)，用于接收第二时钟信号，该第二时钟信号与输入至所述第一时钟输入端( C1)的时钟信号基本反相；第二置位输入端，连接至所述第一非反相输出端(Q1)；第二非反相输出端(Q2)；和第二反相输出端( Q2)，所述第二反相输出端( Q2)连接至所述第一置位输入端(Q4)。
2、如权利要求1所述的分频器，其中所述时钟信号的周期与经由所述分频器的反相级的延迟具有相同的数量级。
3、如权利要求1所述的分频器，其中可控开关(M7)连接至所述第一数据输入端(Q4)和第三输出端(Qa2)，并由驱动所述第一触发器(M1，M2，M3，M4)的时钟信号控制。
4、如权利要求1所述的分频器，其中所述可控开关(M7)经由电阻装置(R)连接至所述第三输出端(Qa2)。
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