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CN1871636A - 视频合成电路 - Google Patents

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Abstract

在过去重复进行OSD显示、子视频显示与主视频显示的视频合成电路中，需有进行这三种显示合成的复杂的视频输出单元，且由于在内部存储单元上配置各显示层的数据，所以存储器的容量增大。此外，OSD输出单元、子视频输出单元、主视频输出单元是作为专用被加入，难以变更功能。本发明在视频合成电路中在从外部存储单元(101)向此视频合成电路转送数据时，采用兼具OSD输出单元、子视频输出单元、主视频输出单元与α合成这四种功能的视频处理电路(103)，通过进行与内部存储单元(104)中数据的垂直滤波处理，将数据覆盖到内部存储单元(204)进行显示。

Description

视频合成电路
技术领域
本发明涉及电视等的视频合成电路，特别涉及谋求缩小电路规模的视频合成电路。
背景技术
迄今在电视等的视频合成电路中，在进行视频合成或者滤波处理之际，在进行合成时另设有电路。
下面说明以往的视频合成电路。
图3中表示以往的视频合成电路。
在图3中，301为设计在视频合成电路外部的外部存储单元，302为控制来自外部存储单元301的数据的转送的转送控制单元，303为设计在本视频合成电路内的内部存储单元，304为处理来自该内部存储单元303的OSD显示数据并进行OSD输出的OSD输出单元，305为处理来自该内部存储单元303的子视频数据并进行子视频输出的子视频输出单元，306为处理来自该内部存储单元303的主视频数据并进行主视频输出的主视频输出单元，307为合成来自上述OSD输出单元304、子视频输出单元305、主视频输出单元306的输出并进行视频输出的视频输出单元。此外，308为用于将视频输出单元307输出的视频信号进行显示的例如具有数字信号输入的显示器。在上述结构中，除了外部存储单元301与显示器308之外，都是在同一芯片上形成的。
此外，在上述OSD输出单元中设有用于进行CLUT(彩色查找表)处理与γ校正处理等彩色变换处理的LUT(查找表)电路；在主视频输出单元306与子视频输出单元305中，根据需要设有通过数字微分分析进行像素间内插的DDA(数字微分分析)电路；进而，在主视频输出单元306中设有DDA电路与两个α合成电路。
下面参看图4说明具有如上所述结构的视频合成电路的工作。
主视频、子视频、OSD数据分别从外部存储单元301串行依次输出。
在主视频1转送期间403内，从外部存储单元301通过转送控制单元302将主视频数据408转送给内部存储单元303，作为主视频1(411)存储在内部存储电路303中。继而在主视频2转送期间404中，从外部存储单元301通过转送控制单元302转送在内部存储单元303中的主视频数据408，进而转送到主视频输出单元306处理，并作为主视频滤波后的数据412存储在内存储电路303中。
然后，在子视频转送期间405中，将子视频数据409从外部存储单元301通过转送控制单元302转送到内部存储单元303中，进而，转送到子视频输出单元305并进行处理，成为在内部存储电路303中存储了被视频处理了的主视频和子视频数据413的状态。
然后，在OSD转送期间406内，将OSD显示数据410从外部存储单元301通过转送控制单元302转送到内部存储单元303中，进而转送到OSD输出单元304并进行处理，在后一级的视频输出单元307中，将OSD输出单元304处理后的OSD显示数据与先前经过视频处理的主视频以及子视频数据413进行合成，获得最终的输出数据414。
上述电路的动作，最后可对应到作为以水平同步信号401为基准的画面显示速度的显示期间402中进行处理。
专利文献1特开平11-352946号公报(第17页，图1)
发明内容
在上述的已往的视频合成电路中，需要有将来自所述OSD输出单元304、子视频输出单元305与主视频输出单元306的三者的输出进行α合成的复杂的视频输出单元307，而且为了在内部存储单元303上排列这些OSD显示数据、子视频与主视频各层数据，就有内部存储单元尺寸增大的问题。此外，在主视频输出单元306与子视频输出单元305中同时还设有DDA(数字微分分析)电路，因而有装置总体尺寸增大的问题。还存在有OSD输出单元、子视频输出单元与主视频输出单元都是为专用加入的，它们的电路部分难以进行功能变更这样的问题。
本发明就是为了解决上述问题而提出的，目的在于提供能缩小电路规模的视频合成电路。
为了解决上述问题，本发明的权利要求1的视频合成电路是接收串行地依次输入的多个视频数据，对规定的视频数据进行规定的视频处理，合成多个视频数据并输出的视频合成电路，其特征在于：具有串行地依次输入多个视频数据，对该输入的视频数据进行规定的视频处理，并输出的视频处理单元；合成从上述视频处理电路输出的多个视频数据并输出的视频数据合成单元；存储由上述视频数据合成单元输出的视频数据的数据存储单元；上述视频数据合成单元除了合成从上述视频处理电路输出的多个视频数据以外，还合成从上述数据存储单元读出视频数据和从上述视频处理单元输出的视频数据。
本发明权利要求2所述的视频合成电路是使权利要求1所述的视频合成电路具备下述特征：上述视频处理单元、数据存储单元、视频数据合成单元形成在同一个芯片上。
本发明权利要求3所述的视频合成电路是使权利要求1所述的视频合成电路具备下述特征：上述串行地依次输入的多个视频数据是主视频、子视频以及作为和这些视频同时显示的附加信息的OSD视频，上述视频数据合成单元是具有α合成处理功能的电路。
本发明权利要求4所述的视频合成电路是使权利要求3所述的视频合成电路具备下述特征：在上述芯片外具有存储上述串行地依次输入的多个视频数据的外部存储单元，上述视频数据合成单元读出从上述外部存储单元输出的视频数据和存储在上述芯片内的数据存储单元中的已经进行上述α合成处理后的视频数据，再次进行α合成处理。
本发明权利要求5所述的视频合成电路是使权利要求3所述的视频合成电路具备下述特征：具有上述α合成处理功能的视频数据合成单元读出从上述外部存储器输出的视频数据和存储在上述芯片内的数据存储单元的已经进行上述α合成处理后的视频数据，进行垂直滤波处理。
本发明权利要求6所述的视频合成电路是使权利要求1所述的视频合成电路具备下述特征：上述视频数据合成单元将下次从上述数据存储单元读出的视频数据和由上述视频处理单元输出的视频数据合成之后所得结果的视频数据，覆盖到之前存储在上述数据存储单元中的视频数据上。
如上所述，根据本发明权利要求1所述的视频合成电路，因为它是在接收串行地依次输入的多个视频数据，对规定的视频数据进行规定的视频处理，合成多个视频数据并输出的视频合成电路，其特征在于：具有串行地依次输入多个视频数据，对该输入的视频数据进行规定的视频处理，并输出的视频处理单元；合成从上述视频处理电路输出的多个视频数据并输出的视频数据合成单元；存储由上述视频数据合成单元输出的视频数据的数据存储单元；上述视频数据合成单元除了合成从上述视频处理电路输出的多个视频数据以外，还合成从上述数据存储单元读出视频数据和从上述视频处理单元输出的视频数据，从而能通过将视频处理单元和视频数据合成单元以及数据存储单元当作一个电路，取得减小电路规模的效果。
另外，根据本发明权利要求2的视频合成电路，它是使在权利要求1的视频合成电路中上述视频处理单元、数据存储单元与视频数据合成单元三者构成在同一芯片之上，因而可取得缩小电路规模的效果。
另外，根据本发明权利要求3的视频合成电路，因为在权利要求1所述的视频合成电路中，上述串行地依次输入的多个视频数据是主视频、子视频以及作为和这些视频同时显示的附加信息的OSD视频，上述视频数据合成单元是具有α合成处理功能的电路。所以可以使一个α合成电路兼具有OSD显示功能、子视频显示功能、主视频显示功能以及α合成功能，从而能取得缩小电路规模的效果。此外，通过具有使OSD输出单元、子视频输出单元与主视频输出单元三者形成的一个整体，可得到以往在子视频上能实现，但是在OSD上不能实现的功能在现在即使在OSD上也能使用的效果。
另外，根据本发明权利要求4的视频合成电路，因为是使权利要求3所述的合成电路中在上述芯片外具有存储上述串行地依次输入的多个视频数据的外部存储单元，上述视频数据合成单元读出从上述外部存储单元输出的视频数据和存储在上述芯片内的数据存储单元中的已经进行上述α合成处理后的视频数据，再次进行α合成处理，所以由于对内部存储单元进行了覆盖使用，能取得减少内部存储单元使用量的效果。
另外，根据本发明的权利要求5的视频合成电路，因为是在权利要求3所述的视频合成电路中，使具有上述α合成处理功能的视频数据合成单元读出从上述外部存储器输出的视频数据和存储在上述芯片内的数据存储单元的已经进行上述α合成处理后的视频数据，进行垂直滤波处理，所以由于对内部存储单元进行了覆盖使用，能取得减少内部存储单元使用量的效果。
另外，根据本发明权利要求6的视频合成电路，因为是在权利要求1所述的视频合成电路中使上述视频数据合成单元将下次从上述数据存储单元读出的视频数据和由上述视频处理单元输出的视频数据合成之后所得结果的视频数据，覆盖到之前存储在上述数据存储单元中的视频数据上，所以由于对内部存储单元进行了覆盖使用，能取得减少内部存储单元使用量的效果。
附图说明
图1是表示本发明实施方式1的视频处理装置(视频合成电路)的结构的方框图。
图2是表示本发明实施方式1的视频处理装置的视频处理电路的结构的方框图。
图3是表示以往的视频处理装置结构的方框图。
图4是用于说明本发明的实施方式1的视频处理装置的处理动作的图。
图5是用于说明以往的视频处理装置的处理动作的图。
具体实施方式
(实施方式1)
下面用图1与2说明本发明的实施方式。
图1表示本发明实施方式1的视频合成电路，图1中，101为保持主视频数据、子视频数据与OSD显示数据的设计在本视频合成电路的外部的外部存储单元。104为同样保持主视频数据、子视频数据与OSD显示数据的设计在本视频合成电路内的内部存储单元。102为控制从外部存储单元101向内部存储单元104转送数据的转送控制单元；103为把由转送控制单元102从外部存储单元101读出的视频数据与从内部存储单元104读出的视频数据作为输入，对这些视频数据进行视频处理的视频处理电路。105为用于显示从视频处理电路103输出的数据的例如可输入数字信号的显示器。在以上结构中，转送控制单元102，视频处理电路103与内部存储单元104在同一芯片(LSI)上制成。
下面参看图4说明具有上述结构的视频合成电路的动作。
首先，在主视频1转送期间403，存储于外部存储单元101中的主视频1数据通过转送控制单元102由视频处理电路103处理，在内部存储单元104中作为主视频1数据411存储。其次，在主视频2转送期间404中，存储于外部存储单元101的主视频2数据通过转送控制单元102由视频处理电路103处理，作为主视频滤波后的数据412覆盖数据411存储在内部存储单元104中。
然后，在子视频转送期间405上，存储于外部存储单元101中的子视频数据，通过转送控制单元102与刚刚存储到内部存储单元104中的数据(412)合在一起，由视频处理电路103处理，作为主视频和子视频数据413覆盖于数据412存储在内部存储单元104中。
然后在OSD转送期间406上，存储于外部存储单元101的OSD数据，通过转送控制单元102，与刚刚存储于内部存储单元104中的数据413合在一起，由视频处理电路103处理，作为输出视频414覆盖数据413存储在内部存储单元104中。
图2表示上述视频处理电路103的详细结构，图2中，201为外部存储单元存取请求电路，它将请求对外部存储单元101进行存取的外部存储单元的请求信号202与指示其读地址的外部存储单元读地址203，通过转送控制单元102输出给外部存储单元101，由此从外部存储单元101经转送控制单元102求得外部存储单元的读数据204。
另外，上述外部存储单元存取请求电路201将请求对内部存储单元104进行存取的请求信号205输出给内部存储单元的读接口(以下称作I/F)206。
内部存储单元的读I/F206接收上述请求信号205，将内部存储单元的读地址207输出给内部存储单元104。由此从内部存储单元104获得读数据208。
并串行变换电路209将来自内部存储单元读I/F206的输出208从并行数据变换为串行数据，将视频输出210输出给内部存储单元104。
内部存储单元104将变换为该串行数据的视频输出作为本视频合成电路的输出，输出到外部。
选择器211从由外部存储单元存取请求电路201读出的外部存储单元读数据204与由内部存储单元读I/F206读出的读数据208两者中选择其一。
移位电路212将选择器211选择的读数据根据需要加工成以一个像素为单位的数据。
DDA(数字微分分析)电路214根据需要通过数字微分分析进行像素间的内插，对移位电路212所输出的视频数据在水平方向上进行扩大或缩小处理。
移位电路213根据需要将内部存储单元读I/F206所输出的读数据加工为以一个像素为单位的数据。
LUT(查找表)电路215根据需要进行CLUT(彩色查找表)处理与γ校正处理等色变换处理。
所谓CLUT处理是将OSD显示数据这样的由色号表示的视频数据基于CLUT变换为色数据的处理。另外，γ校正处理也同样是使用校正用的LUT进行。
α合成电路216对DDA电路214的输出与LUT215的输出进行α合成。所谓α合成是基于作为表示透过率的信息α信息，使视频相互重合的合成，在此虽然是基于规定的α信息将视频相互进行合成，但也可使合成的视频本身具有α信息。
内部存储单元写I/F217是通过内部存储单元写地址218将作为α合成电路216的合成结果得到的写数据219写入内部存储单元104中。
处理器220控制视频处理电路103内的各部分的动作。
下面说明取上述结构的视频处理电路103的动作。
首先由处理器220给外部存储单元存取请求电路201以命令，将外部存储单元的请求信号202与外部存储单元的读地址发送给转送控制单元102。这样一来，外部存储单元的读数据204便从转送控制单元102返回。与此同时，请求信号205转送给内部存储单元读I/F206，并与该时刻一致发送内部存储单元的读地址207。当发送该内部存储单元的读地址207后，读数据208便由内部存储单元104返回到内部存储单元的读I/F206，返回的数据转送给移位电路213，根据需要加工成以以一点为单位的数据。将已加工的数据转送给LUT电路215，根据需要进行CLUT(彩色查找表)处理与γ校正处理等色变换处理。
另一方面，外部存储单元的读数据204通过外部存储单元的存取请求电路201，经选择电路211转送给移位电路212，根据需要加工成以一点为单位的数据。已加工的数据通过DDA(数字微分分析)电路214进行水平方向的扩大或缩小处理，由α合成电路216将DDA电路214的输出与LUT电路215的输出进行α合成。α合成的结果输入内部存储单元的写I/F217，由内部存储单元的写地址218与内部存储单元的写数据219将上述处理结果写入内部存储单元104。
在上述α合成电路216中，除进行α合成处理外，通过读入同一画面上两水平行也能进行垂直滤波处理。例如将主视频的两行分别作为该α合成处理的各个输入进行读取，通过由α合成电路216进行处理，能够施加垂直滤波。
另外，在处理内部存储单元104中存储的两种数据时，由处理器220读出的定时提供给内部存储单元读I/F206，对内部存储单元104提供内部存储单元的读地址207。由此，读数据208从内部存储单元104返回，将两类内部存储单元104的数据读入内部存储单元读I/F206中。一方面，通过选择电路211转送给移位电路212，根据需要加工成以一点为单位的数据，通过DDA电路214进行水平方向的扩大、缩小处理。另一方面，转送给移位电路213，根据需要加工成以一点为单位的数据，转送给LUT电路215，并根据需要进行CLUT处理与γ校正等。将DDA电路214的输出与LUT电路215的输出，输入到α合成电路进行α合成。将经α合成的数据转送给内部存储单元写I/F217，由内部存储单元的写地址218与内部存储单元的写数据219转送给内部存储单元104。在处理内部存储单元104中存储的数据，并且在不需要处理前的数据时，通过将处理后的数据覆盖到处理前的数据上，可在此视频合成电路中缩减必需的内部存储单元的容量。
最后，内部存储单元104中存储的最终输出数据使用内部存储单元的读地址207，通过读数据208转送给内部存储单元读I/F206。将被转送的数据转送给并串行变换电路209，并作为视频输出201输出。
在这样的实施方式1的视频合成电路中，因为采用了兼具OSD显示功能，子视频显示功能、主视频显示功能与α合成功能的视频处理电路103，进行合成外部存储单元101的数据与内部存储单元104的数据的视频合成处理，并反复将此处理结果写入内部存储单元104，所以能形成一个兼具OSD显示功能、子视频显示功能、主视频显示功能与α合成功能的α合成电路，可减小电路规模。此外，通过具有使OSD输出单元、子视频输出单元与主视频输出单元形成为一个整体，过去为子视频时可实现而为OSD不能实现的缩小、放大等处理，现在即使是OSD也可实现。进而，通过进行上述的数据覆盖写能进一步减少内部存储单元的使用量，再有，通过用上述视频处理电路借助其α合成功能可对外部存储单元的数据与内部存储单元的数据进行垂直滤波处理，因而能把α合成电路用作滤波电路，可得到进一步缩小电路规模的效果。
另外，与过去相比，可每个具有DDA电路与α合成电路，因而能把这些电路的个数减半，可谋求更进一步减小电路规模。
工业实用性
根据本发明的视频处理装置，通过将视频处理单元、视频数据合成单元与数据存储单元形成为一个电路，具有减小电路规模的效果，有益于装置小型化。

Claims (6)

1.一种接收串行地依次输入的多个视频数据，对规定的视频数据进行规定的视频处理，合成多个视频数据并输出的视频合成电路，其特征在于：具有
串行地依次输入多个视频数据，对该输入的视频数据进行规定的视频处理，并输出的视频处理单元；
合成从上述视频处理电路输出的多个视频数据并输出的视频数据合成单元；
存储由上述视频数据合成单元输出的视频数据的数据存储单元；
上述视频数据合成单元除了合成从上述视频处理电路输出的多个视频数据以外，还合成从上述数据存储单元读出视频数据和从上述视频处理单元输出的视频数据。
2、如权利要求1所述的视频合成电路，其特征在于：
上述视频处理单元、数据存储单元、视频数据合成单元形成在同一个芯片上。
3、如权利要求1所述的视频合成电路，其特征在于：
上述串行地依次输入的多个视频数据是主视频、子视频以及作为和这些视频同时显示的附加信息的OSD视频，
上述视频数据合成单元是具有α合成处理功能的电路。
4、如权利要求3所述的视频合成电路，其特征在于：
在上述芯片外具有存储上述串行地依次输入的多个视频数据的外部存储单元，
上述视频数据合成单元读出从上述外部存储单元输出的视频数据和存储在上述芯片内的数据存储单元中的已经进行上述α合成处理后的视频数据，再次进行α合成处理。
5、如权利要求3所述的视频合成电路，其特征在于：
具有上述α合成处理功能的视频数据合成单元读出从上述外部存储器输出的视频数据和存储在上述芯片内的数据存储单元的已经进行上述α合成处理后的视频数据，进行垂直滤波处理。
6、如权利要求1所述的视频合成电路，其特征在于：
上述视频数据合成单元将下次从上述数据存储单元读出的视频数据和由上述视频处理单元输出的视频数据合成之后所得结果的视频数据，覆盖到之前存储在上述数据存储单元中的视频数据上。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101420541B (zh) * 2007-10-26 2012-02-01 瑞昱半导体股份有限公司 电视系统及其视频处理方法

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4519658B2 (ja) * 2005-01-04 2010-08-04 株式会社東芝 再生装置
JP4417854B2 (ja) 2005-01-04 2010-02-17 株式会社東芝 再生装置
JP4737991B2 (ja) 2005-01-04 2011-08-03 株式会社東芝 再生装置
JP2006301163A (ja) * 2005-04-19 2006-11-02 Matsushita Electric Ind Co Ltd 映像合成装置
JP4625781B2 (ja) * 2006-03-22 2011-02-02 株式会社東芝 再生装置
JP2007279338A (ja) * 2006-04-06 2007-10-25 Sharp Corp 映像信号処理装置、映像信号処理方法及び画像表示装置
JP2008164882A (ja) * 2006-12-28 2008-07-17 Nec Electronics Corp 画像処理装置および画像処理方法
JP2008244981A (ja) * 2007-03-28 2008-10-09 Seiko Epson Corp 映像合成装置および映像出力装置
JP5078417B2 (ja) * 2007-04-17 2012-11-21 キヤノン株式会社 信号処理装置及び信号処理方法
JP2009027552A (ja) * 2007-07-20 2009-02-05 Funai Electric Co Ltd 光ディスク再生装置
JP4964057B2 (ja) * 2007-08-08 2012-06-27 株式会社コナミデジタルエンタテインメント ゲーム装置、ゲーム装置の制御方法及びプログラム
US20100128802A1 (en) 2008-11-24 2010-05-27 Yang-Hung Shih Video processing ciucuit and related method for merging video output streams with graphical stream for transmission
US9509921B2 (en) 2008-11-24 2016-11-29 Mediatek Inc. Video processing circuit and related method for merging video output streams with data stream for transmission
EP2541899A1 (en) * 2010-02-26 2013-01-02 Sharp Kabushiki Kaisha Image display device and on-screen display method
JP5017445B2 (ja) 2010-11-26 2012-09-05 株式会社東芝 視差画像変換装置
JP4991930B2 (ja) * 2010-12-20 2012-08-08 株式会社東芝 立体映像信号処理装置及び方法
JP4989760B2 (ja) 2010-12-21 2012-08-01 株式会社東芝 送信装置、受信装置および伝送システム

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5091786A (en) 1990-03-01 1992-02-25 Texas Instruments Incorporated Multi-screen feature for improved definition television digital processing units, systems, and methods
US5177611A (en) * 1990-07-31 1993-01-05 Rca Licensing Corporation Method and apparatus for canceling quadrature distortion as for video signals having in-phase and quadrature phase components
US6088355A (en) * 1996-10-11 2000-07-11 C-Cube Microsystems, Inc. Processing system with pointer-based ATM segmentation and reassembly
JP3522567B2 (ja) 1998-04-09 2004-04-26 松下電器産業株式会社 映像出力処理装置
US6335764B1 (en) * 1998-04-09 2002-01-01 Matsushita Electric Industrial Co., Ltd. Video output apparatus
EP1365385B1 (en) * 1998-11-09 2012-06-13 Broadcom Corporation Graphics display system with processing of graphics layers, alpha blending and composition with video data
JP2000347638A (ja) * 1999-06-07 2000-12-15 Hitachi Ltd Ｏｓｄ装置及びこれを用いた符号化ビデオ復号装置並びにこの復号装置を用いたディジタル放送受信装置
US6518974B2 (en) * 1999-07-16 2003-02-11 Intel Corporation Pixel engine
US6738526B1 (en) * 1999-07-30 2004-05-18 Microsoft Corporation Method and apparatus for filtering and caching data representing images
US9668011B2 (en) * 2001-02-05 2017-05-30 Avago Technologies General Ip (Singapore) Pte. Ltd. Single chip set-top box system
US6677981B1 (en) * 1999-12-31 2004-01-13 Stmicroelectronics, Inc. Motion play-back of still pictures comprising a panoramic view for simulating perspective
US6674479B2 (en) * 2000-01-07 2004-01-06 Intel Corporation Method and apparatus for implementing 4:2:0 to 4:2:2 and 4:2:2 to 4:2:0 color space conversion
US6466226B1 (en) * 2000-01-10 2002-10-15 Intel Corporation Method and apparatus for pixel filtering using shared filter resource between overlay and texture mapping engines
US7184059B1 (en) * 2000-08-23 2007-02-27 Nintendo Co., Ltd. Graphics system with copy out conversions between embedded frame buffer and main memory
JP2002149150A (ja) 2000-11-13 2002-05-24 Matsushita Electric Ind Co Ltd 画像表示制御装置
JP4826030B2 (ja) 2001-06-07 2011-11-30 株式会社デンソー 映像信号生成装置及びナビゲーション装置
US7224404B2 (en) * 2001-07-30 2007-05-29 Samsung Electronics Co., Ltd. Remote display control of video/graphics data

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101420541B (zh) * 2007-10-26 2012-02-01 瑞昱半导体股份有限公司 电视系统及其视频处理方法

Also Published As

Publication number Publication date
US7554608B2 (en) 2009-06-30
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