CN1866391B - 具有快速的字线切换的存储装置及其方法 - Google Patents

Abstract

本发明于一实施例中，一种存储装置包含阵列的储存单元、多重字线及多重位线，其中每条字线对应至此阵列的储存单元的一列，每条位线对应至此阵列的储存单元的一行。此装置还包含连接至此些字线的列解码器。列解码器是可操作以断定并停止断定个别的字线。每一条字线具有邻接字线被连接至列解码器之处的头端。存储装置支持用以存取在此阵列的一列之内的多重储存单元的行解码顺序。行解码顺序开始并终止于或靠近对应于此列的字线的头端。

Description

具有快速的字线切换的存储装置及其方法

技术领域

本发明是有关于包含配置成数条位线与字线的单元阵列的存储装置，特别是有关于支持在字线之间的快速切换的存储装置。

背景技术

图1为典型的存储装置10的示意图。存储装置10包含单元阵列5AA、5BB、5BA等。每个单元是用以储存一位的数据。阵列中每个单元列是由字线(WL)8A、8B等所连接，而阵列中每个单元行是由位线12A、12B、12C等所连接。任何既定单元因此可以是唯一通过适当的字线8与位线12的组合而特别指定的。举例而言，如图1所示，单元5EF可通过字线8E与位线12F的组合而被存取。X解码器35(亦被称为列解码器)是用以选择字线8，而Y解码器25(亦被称为行解码器)是用以选择位线12，两者都取决于存储体操作的特定地址。

存储装置10还包含连接至每条位线的感测放大器20。感测放大器是用以依据所选择的字线8与位线12而从期望的存储单元5读取数据或写入数据至存储单元5。要注意的是虽然感测放大器20于图1中是显示为单一方块，但其可能被实施成每条位线是一个独立的感测放大器。

图1的存储装置10包含一个8×8单元储存阵列，但我们将明白大部分的商业存储装置合并有相对高得多的单元数。此外，阵列中的单元的列数将时常与行数不同。

在存储装置10内的个别存储单元5的实施取决于特定型式的存储装置。举例而言，在静态随机存取存储器(SRAM)中，每个存储单元5可包含一对交叉耦合反相器。在动态随机存取存储器(DRAM)中，每个单元可包含单一存取晶体管与储存电容器。其它型式的存储装置，例如只读存储器(ROM)与非依电性储存体(例如闪存)为现有技术所熟知的，且具有对应形式的存储单元5。虽然类似的结构很可能亦与其它材料(例如有机聚合物)一起被使用，但存储装置10一般是由半导体材料所形成。

对存储装置10的存储器存取操作涉及断定对应于期望被存取的单元5的字线8与位线12。当已完成针对期望单元的存储体操作时，停止断定字线与位线。请注意到，字线8与位线12的断定与停止断定的精确时序取决于存储单元5的型式，且无法同时产生。举例而言，单元的字线可能在相对应的位线之前被断定。一旦完成第一单元的存储体操作且已停止断定字线与位线，第二存储单元现在就可通过断定如适合于第二存储单元的不同字线与位线而被存取。

X解码器35是用以断定与停止断定字线8，而Y解码器25是用以断定与停止断定位线12。然而，字线的断定经由阵列传输可耗费相当长的时间。举例而言，如果X解码器35断定字线8F，则位于字线的头端的单元(亦即，相当靠近X解码器35，例如单元5FA)是比位于字线的结尾的单元(亦即，相当远离X解码器35，例如单元5FH)更快被导通。存在有与停止断定字线8相关的类似的传输延迟。因此，从位于字线的头端的位线12横越过字线8至位于字线的结尾的位线的时序存在有时间偏差(skew)。

存储装置的两个非常重要的操作特征为其储存容量与其操作速度.对于存储装置的速度的一项限制为从一条字线切换成另一条字线所耗费的时间，亦即，停止断定第一存储单元的字线然后断定第二存储单元的字线所耗费的时间.举例而言，在SRAM中，写入操作的时序是由此种字线延迟所支配.

字线延迟的主成分为传输时间或沿着字线的长度的时间偏差。因此，缩短字线延迟的一个方式是用以限制存储装置阵列中的行数(位线)，其乃因为一字在线的单元越少，字线切换将越快完成。然而，通过减少单元数来限制一字线的长度亦限定存储装置10的容量。

某些存储装置已试着通过具有储存装置的多重阵列来对抗字线延迟问题。这种装置可被认为是添加额外尺寸至储存装置，其乃因为任何既定单元现在是通过位、字及阵列的一组合而特别指定(而非只通过关于图1的装置10的位与字)。然后，这允许存储装置具有增加的容量而不需增加字线的长度，藉以维持存储器存取速度。然而，相较于图1所示的简单阵列，依此方式具有多重阵列大幅增加存储装置的成本与复杂性。

US 2003/0210583说明一种混合式存储器阵列，其具有仅与单一行解码器相关的多重列解码器。多重列解码器的使用允许较短字线的使用，亦即，每个存储单元是相当接近其各个字线(段)的头端。虽然此种方法可被视为比具有多重独立存储器阵列更简单，其乃因为现在只存在有单一行解码器，但此结构是比图1所示的简单阵列又更复杂且昂贵。

US 2004/0003195说明一种存储装置，其具有小容量高速随机存取存储器与大容量低速随机存取存储器。假设对应于一个或多个完整字的数据的信息块(譬如存储器的一页)是待储存于这种装置中。一个第一且相当小部分的数据系储存于小容量高速存储器阵列，而剩下的(较大的)部分系储存于大容量低速存储器阵列。当读取此种数据时，存储器阵列都是同时被存取。第一部分的数据系可从高速小容量存储器快速取得，且到了第一部分的这笔数据已被读取的时候，此刻可从大容量的低速装置取得剩下部分的数据。虽然这种方法可能有助于补偿字线延迟，但相较于图1的简单阵列而言，两个不同存储器阵列的使用再一次增加装置的成本与复杂性。

图2与图3显示可起因于例如上述的一字线切换的时间偏差的时序的一项问题。尤其，如果字线间的切换并未完全酌留一字线断定或停止断定信号沿着字线的全长传输的时间，则可能出现问题。

图2说明两个(任意的)字线8N、8J与两个(任意的)位线12K与12Y，加上相关的存储单元5NY、5NX、5NK、5NJ、5JY、5JX、5JK与5JJ。请注意为了清楚起见，图2省略掉装置10的剩下的位线、字线与存储单元。假设在位线12K与X解码器35之间有相当大数目的位线，且更进一步在位线12K与位线12Y之间有相当大数目的位线。因此，在来自X解码器35的字线信号与位于位线12K的字线信号之间可能有相当的时序偏差，且更进一步在位于位线12K的字线信号与位于位线12Y的字线信号之间可能有相当的时序偏差。

我们假设装置10刚完成存取存储单元5NY且现在要存取存储单元5JK。这涉及到停止断定字线8N与断定字线8J。图3显示字线8J一旦被断定时的单元5JK的感测路径，如以虚箭号S1、S2、S3、S4与S5所显示。如果单元5JK系在字线8N已于事先存取的单元5NY被完全停止断定之前被存取，则存在一条遗漏路径，如以虚箭号L1、L2、L3、L4与L5显示于图3中(对应于单元5NY的预先感测路径)。此种遗漏可阻碍或遮蔽往来现在正被存取的单元5JK的信号。

因此，我们将明白存储装置中的字线切换延迟降低存储器存取速度，且亦可导致遗漏的风险。然而，预先试图对抗这种问题通常已需要增加存储装置的复杂性与成本。

发明内容

因此，本发明的一个实施例提供一种存储装置，其包含阵列的储存单元与多重字线，其中每条字线系对应至该阵列的储存单元中的一列。存储装置还包含列解码器装设至多重字线。列解码器系可操作以断定并停止断定个别的字线，且各字线具有头端，其邻接字线被连接至列解码器之处。存储装置还包含多重位线，其中各位线系对应至阵列的储存单元中的一行。存储装置支持用以在阵列的存储单元的一列中存取多重储存单元的行解码顺序，该列对应于一字线。于本发明的特定实施例中，这行解码顺序开始并终止于靠近字线的头端。于本发明的另一特定实施例中，行解码顺序开始于远离字线的头端的方向，并终止于朝向字线的头端的方向。这种解码顺序有助于缩短字线切换时间，尤其允许储存单元在字线断定及/或停止断定信号已经被完全往下传输至相关的字线之前被存取。

于一个特定实施例中，每一条字线具有位于头端的反侧的尾端，其远离字线连接至列解码器之处。列解码器在第一字线的尾端被停止断定之前，通过断定第二字线来执行从第一字线至第二字线的字线切换。这有助于支持较快的字线切换，因而支持更快速的存储器存取动作。于一个特定实施例中，通过启动行解码顺序以在第一字线的尾端被停止断定之前存取位于或靠近第二字线的头端的多重储存单元的至少一者，可达成较快的字线切换。位于或靠近第二字线的头端的储存单元亦可在第二字线的尾端被断定之前被存取。

于一个特定实施例，行解码顺序包含选择移离字线的头端的多个第一替代存储单元与移向字线的头端的多个第二替代存储单元。此些第一替代存储单元与此些第二替代存储单元交错以包含字线的全部。宽广范围的其它解码顺序亦可由熟习本项技艺者所使用。举例而言，解码顺序可以基于交替成对的存储单元，而非交替个别的存储单元。

亦请注意到在某些情况下，多重储存单元可能仅对应至一列或字线的一部分。在这些情况下，行解码顺序将大致开始于第一单元并终止于第二单元，此处的第一与第二单元比在列部分的大部分的其它单元更靠近字线的头端。此种再次有助于缩短供字线切换用的时序，即使只有一字线的一部分被存取。

于一个特定实施例中，存储装置还包含一行解码器，其连接至多重位线。行解码顺序系由行解码器实施。行解码器亦可包含适当的缓冲以在一字中的存储单元的逻辑(位)顺序与解码顺序之间作映像。这确保在存储装置之内所采用的特定解码顺序易于被可能与存储装置交互作用的其它装置(例如处理器)理解。

存储装置可包含例如闪存、动态随机存取存储器(DRAM)的非易失性存储体，或例如静态随机存取存储器(SRAM)、只读存储器(ROM)等等的任何其它类似的存储装置。

本发明的另一实施例提供一种存储装置，其包含：阵列的储存单元；多重字线，其中每条字线对应至阵列的储存单元中的一列；及列解码器，其连接至此些字线。列解码器是可操作以断定并停止断定个别的此些字线。各字线具有邻接字线被连接至列解码器之处的头端，以及位于头端的反侧的一尾端(尾端远离字线被连接至列解码器之处)。列解码器在第一字线的尾端被停止断定之前，通过断定第二字线来执行从第一字线至第二字线的字线切换。

于一个特定实施例中，行解码顺序是在第一字线的尾端被停止断定之前被启动以存取位于或靠近第二字线的头端的多个储存单元的至少一者。换言之，在第二字线中的至少一储存单元可能在第一字线于其尾端完全不导通及/或第二字线于其尾端完全导通之前被存取。通过开始存取第二字线中的存储单元而不需等待字线停止断定信号完全往下传输至第一字线，及/或不需等待字线断定信号完全往下传输至第二字线，这有助于支持更快速的字线切换。

本发明的另一实施例提供一种存储装置的操作方法，包含以下步骤：提供阵列的储存单元、多重字线及连接至此些字线的一列解码器。各字线对应于阵列的储存单元的一列。各字线具有邻接字线被连接至列解码器之处的头端，以及位于头端的反侧的一尾端。尾端远离字线被连接至列解码器之处。此方法还包含以下步骤：通过断定第二字线并通过停止断定第一字线，来执行从第一字线至第二字线的一字线切换。字线切换是被排定时间俾能使第二字线的头端在第一字线的尾端完全不导通之前完全导通，以便帮助使字线切换的延迟最小化。在一个特定实施例中，行解码顺序是被启动以在第一字线于第一字线的尾端完全不导通之前，存取位于或靠近第二字线的头端的多重储存单元的至少一者。

本发明的另一实施例提供一种存储装置的操作方法，包含以下步骤：提供阵列的储存单元、多重字线、列解码器及多重位线。各字线对应于阵列的储存单元的一列。列解码器连接至此些字线。各字线具有邻接字线被连接至列解码器之处的头端，各位线是对应至阵列的储存单元的一行。此方法还包含以下步骤：依据行解码顺序存取在阵列的一列之内的此些储存单元。此列对应于一字线。于一个特定实施例中，行解码顺序开始并终止于靠近字线的头端。于另一特定实施例中，行解码顺序开始于远离字线的头端的方向，并终止于朝向字线的头端的方向。

为了让本发明的上述目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下。

附图说明

图1为一种已知存储装置的概要图。

图2为来自图1的存储装置的某些元件的更详细图。

图3为图2的存储装置中的感测与遗漏路径的示意图。

图4为依据本发明的一个实施例的存储装置的一部分与相关解码顺序的概要图。

图5为依据本发明的一个实施例的来自图4的存储装置的某些成分与相关感测路径的更详细图。

图6为依据本发明的一个实施例的表示对图4的存储装置的存储器存取操作的流程图。

图7为一种已知的行解码器的简化示意图。

图7A为依据本发明的一个实施例的例如用于图4的存储装置的行解码器的简化示意图。

[主要元件标号说明]

M1、M2：解码顺序

S1、S2、S3、S4、S5、L1、L2、L3、L4、L5：虚箭号

5：存储单元

8：字线

10、100：存储装置

12：位线

20：感测放大器

25：Y解码器

25A：Y解码器

35：X解码器

35A：X解码器

610-699：方法步骤

705：位线控制

706：感测放大器

710、710A：缓冲器

711、711A：逻辑

712：行解码顺序

715：先进先出(FIFO)队列

716：后进先出(LIFO)队列

717：多工器(MX)

具体实施方式

图4显示依据本发明的一个实施例的存储装置100。请注意到，为了清楚显示，图4省略某些字线与某些单元。除了Y解码器25A已被变更(相较于图1的Y解码器25)以加上一新的解码顺序以供一字用以外，存储装置100的元件一般类似于存储装置10的那些元件，如关于图1所说明的。解码顺序表示存取在相同的字线8内的不同的单元5的顺序，正常地以便读取或写入字(亦即，完成字)中的每个单元(位)。此外，在X解码器35A内的字线切换的时序可能是不同的(相较于图1中的X解码器35)，如以下将更详细说明的。

新的解码顺序是显示于图4中，首先是关于字线8E，然后，关于字线8A。在相关字线之内的每个存储单元5依据编码成Y解码器25A的解码顺序而被存取。关于属于待存取的第一字线的字线8E，解码顺序开始于单元5EB，然后进行至单元5ED、单元5EF、单元5EH、单元5EG、单元5EE、单元5EC，而终止于单元5EA。此种解码顺序亦以该组以M1表示的箭号(显示在字线之上)概要标示于图4中。

假设我们现在具有从字线8E至字线8A的切换，于此执行相同的解码顺序。因此，字线8A的单元是依下述顺序被存取：单元5AB、单元5AD、单元5AF、单元5AH、单元5AG、单元5AE、单元5AC、以及单元5AA。此种解码顺序对应至图4中以M2表示的该组箭号。

我们将明白图4所示的解码顺序M1、M2两者都开始并终止于靠近相关字线8的头端，亦即，位于被零所分离的一条位线或由来自X解码器35A的相当少量的位线所分隔的位线。因此，与这些单元(解码顺序开始与终止都在这些单元)相关的字线的偏斜(skew)或传输延迟是相当小的(相较于于字线的尾端的延迟，例如于单元5EH)。

图5显示使用图4所示的解码顺序的一项益处.图5中的一般结构是与图2与图3所示相同，且再假设存储体操作首先存取单元5NY，接着存取单元5JK.然而，如图5所示，现在系假设单元5NY与单元5JK两者是位于或靠近它们各自的字线8N、8J的头端，而那个单元5NY表示供字线8N用的解码顺序的结尾.因此，当字线切换从字线8N执行至字线8J时，在单元5NY已被存取之后，位于位线12Y的字线8N的停止断定(对应于单元5NY)相当快速地产生，其乃因为单元5NY是靠近字线8N的头端，接近X解码器35A.因此，字线8J可很快地在字线8N已被停止断定之后被断定为字切换，且确信字线8N是在字线8N上的最近存取的单元(亦即，单元5NY)附近完全不导通，即使于字线8N的尾端的状态可能由于横越过字线8N的时序偏差而较不确定.

假设依据特定解码顺序，单元5JK现在为字线8J中待被存取的第一单元。因为单元5JK靠近字线8J的头端，所以相较于位于字线8J的尾端的多个单元而言，对单元5JK的字线8J的断定相当快速地产生。因此，字线8J于早期阶段在单元5JK附近完全导通，如图5所示，藉以允许在字线切换以后快速存取单元5JK。这有助于使在断定字线8J之后断定位线12K之间的延迟最小化。

图4与图5的解码顺序与字线切换程序因此表示当那个单元5JK被存取时，来自以前存取的字线的字线8N是在单元5NY附近完全不导通(以前存取的单元)。反之，当位线12K被启动时，最近存取的字线的字线8J在单元5JK附近完全导通。因此，从单元5NY不存在有遗漏以阻碍来自单元5JK的感测信号(以虚箭号S1、S2、S3、S4、S5表示)，其确保信号往来感测放大器20的更好的区别。

图4的解码顺序开始与终止都是在或靠近相关字线的头端。我们亦将明白图4的行解码顺序通过一般朝远离字线的头端的方向移动开始，且通过一般朝靠近字线的头端的方向移动终止，藉以表示在解码顺序期间方向的改变。(这是与通常朝例如远离字线的头端的固定方向移动的习知的解码顺序成对比)。

图4的行解码顺序有助于使如在X解码器35A内所实施的从存储装置100的字线切换时间最小化。举例而言，相较于一种简单的直线解码顺序(例如从单元5EA直到单元5EH，或反之亦然)，图4的解码顺序的字线切换时间可缩短大约达到字线信号从字线的头端运行至结尾的传输(时间偏差)时间。此乃因为目前的方法避免在断定待被存取的下一个单元的字线(与位线)之前，必须等待运行至正被停止断定的字线的尾端的字线停止断定信号。此乃因为我们知道正被停止断定的字线中的最近存取的单元将是位于或靠近字线的头端(而非位于字线的结尾)。我们将明白位线切换的时序可同样地受控制以支持上述操作，亦即，对新字线的解码顺序可于新字线于字线的头端导通，但在新字线的结尾可能完全导通之前开始。

图6为显示依据本发明的一个实施例的用以存取存储装置100内的数据的方法的流程图。此程序以正被断定的第一字线作开始(610)。字线的解码顺序现在通过断定位线12位于或靠近断定的字线的头端开始(620)。解码顺序通过依某些适当的顺序(如通过解码顺序而特别指定)存取位于断定的字线的中间与结尾的存储单元而继续(630)。接着，解码顺序完成于再一次位于或靠近断定的字线的头端的单元(640)。

在已完成解码顺序之后，现在停止断定已经被断定的字线(650)，并做出关于是否存取更进一步的字线的判定(660).如果是如此，就执行字线切换，并断定新的字线(670).我们接着可回复至操作620的处理，以便针对最近断定的字线执行解码顺序.或者，如果于操作660不存在有要存取的新字线，则处理终止(699).

图7为例如用于图1的存储装置10的一种已知Y解码器25的示意图。Y解码器包含逻辑711，用以通过使用位线控制705来执行行解码顺序。一般而言，行解码顺序表示位线的线性增加(反之亦然)，如此可通过逻辑711而轻易被计算。Y解码器25还包含缓冲器710，用以储存从存储装置10读取或写入至存储装置10之上的数据。缓冲器710经由感测放大器706与单元5的阵列相通，并经由I/O连接706与存储装置10的外部使用者相通。对于一直线行解码顺序而言，缓冲器710可能通过移位寄存器而被实施。

图7A为依据本发明的一个实施例的例如用于图4的存储装置100的Y解码器25A的示意图。除了支持更复杂的行解码顺序的改变(例如图4所示)以外，Y解码器25A一般是与图7的Y解码器25相同。尤其，Y解码器25A包含储存的行解码顺序712，其是在执行位线控制时通过逻辑711A而被存取。储存的行解码顺序712可能被储存于ROM或任何其它适当的存储器元件中。或者，与其具有储存的行解码顺序712，逻辑711A宁可包含某些算法以决定新的行解码顺序。举例而言，图4所示的M1的解码顺序可数字地表示为1、3、5、7、6、4、2、0(假设位线12A表示0、位线12B表示1等等)。此种数字顺序可被特别指定为：

(a)开始于位置1；

(b)增加了两个位线位置；

(c)如果位置大于7，则从15扣除。

这种算法可被轻易并入逻辑711A，亦普及至字线中的许多单元或期望的行解码顺序。

图7A亦显示被改变的缓冲器710A(相较于图7的缓冲器710)以顺应更复杂的Y解码器25A的行解码顺序。这起源于行解码顺序不再对应至一字之内的位的逻辑顺序(从最小有效位至最高有效位，或反之亦然)的事实。一项可能性将会是以一维的随机存取存储器来实施缓冲器710A。这允许以行解码顺序从单元5读取的数据以它们在字之内的逻辑位置被插入至缓冲器710A。举例而言，关于图4的行解码顺序，单元5EB将被写入至位位置1，单元5ED将被写入至位位置3，单元5EF将被写入至位位置5，等等，直到整个字已依其正确顺序被写入至缓冲器710为止。然后，以相反方式执行从缓冲器710至单元的写入。

图7A显示供适合于图4的行解码顺序用的缓冲器710A的一替代例。这显示缓冲器710A以两种移位寄存器实施，一个是以先进先出(FIFO)队列715操作，另一个是以后进先出(LIFO)队列716操作。单元5EB、5ED、5EF与5EH系被读入FIFO 715中，而单元5EG、5EE、5EC与5EA系被读入LIFO 716中(依存取顺序)。然后，多工器(MX)717可用以从LIFO 716与FIFO 715依序地读出，以允许自字线8E开始的字的逻辑顺序被恢复。

我们将明白到图7A所示的Y解码器25A的实施例只是概要说明。本领域技术人员将明白到许多其它可能的实施例可支持图4的解码顺序。

我们将明白到图4所示的解码顺序仅是开始并终止靠近字线8的头端的许多可能的解码顺序的其中一个。举例而言，另一种解码顺序包含位线(BL)12A、位线12C、位线12E、位线12G、位线12H、位线12F、位线12D，然后是位线12B。另一种可能的解码顺序包含位线12A、位线12D、位线12G、位线12H、位线12F、位线12E、位线12C、位线12B。熟习本项技艺者将能容易地建构其它类似的解码顺序以支持快速的字线切换。此外，熟习本项技艺者将能容易地使这些顺序普及至多于(或少于)8位线的字线。

我们应注意到依据待被执行的特定存储器存取操作，解码顺序可能不需要存取在字线之内的每个位。举例而言，存储器存取操作可能只存取字的第一半，这于图4的本实施例中可能由位线12A、位线12C、位线12D与最后是位线12B的解码顺序所达成。关于另一例，存储器存取操作可能只存取字的第二半，这于图4的本实施例中可能由位线12E、位线12G、位线12H与最后是位线12F的解码顺序所达成。

综上所述，虽然本发明已以一较佳实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视所附的权利要求范围所界定者为准。

Claims (43)

1.一种存储装置，包含：

阵列的储存单元；

多重字线，其中所述多重字线中的每一个是对应至该阵列的储存单元中的一列；

列解码器，其连接至所述多重字线，其中该列解码器是可操作以断定并停止断定个别的所述多重字线，且所述多重字线中的每一个具有头端，其邻接该字线被连接至列解码器之处；及

多重位线，其中所述多重位线中的每一个是对应至该阵列的储存单元中的一行；

其中该存储装置支持用以在阵列的储存单元的一列中存取多重储存单元的行解码顺序，该列对应于一字线，且该行解码顺序开始并终止于靠近该字线的该头端。

2.根据权利要求1所述的存储装置，其中所述多重字线中的每一个具有位于该头端的反侧的尾端，该尾端远离该字线被连接至该列解码器之处，且其中该列解码器在第一字线的该尾端被停止断定之前，通过断定第二字线来执行从该第一字线至该第二字线的字线切换。

3.根据权利要求2所述的存储装置，其中该行解码顺序是在该第一字线的该尾端被停止断定之前被启动以存取位于或靠近该第二字线的该头端的所述阵列的储存单元的至少一者。

4.根据权利要求1所述的存储装置，其中该行解码顺序包含选择移离该字线的该头端的多个第一替代存储单元与移向该字线的该头端的多个第二替代存储单元，其中所述多个第一替代存储单元与所述多个第二替代存储单元交错以包含该字线的全部。

5.根据权利要求1所述的存储装置，还包含连接至所述多重位线的行解码器，其中该行解码顺序是由该行解码器所实施。

6.根据权利要求5所述的存储装置，其中该列解码器是可操作用以执行在第一字线与第二字线之间的字线切换，该第二字线是在该第一字线被停止断定前于多个储存单元而非在该第一字线的该头端中被断定，且其中该行解码器是可操作用以在该第二字线被断定前于多个储存单元而非在该第二字线的该头端中开始该行解码顺序。

7.根据权利要求1所述的存储装置，其中所述阵列的储存单元对应至一列的一部分，其中该行解码顺序于第一单元开始而于第二单元终止，且其中该第一与第二单元是比该列中的其它单元更靠近该字线的头端。

8.根据权利要求1所述的存储装置，还包含非易失性存储体。

9.根据权利要求1所述的存储装置，还包含动态随机存取存储器。

10.一种存储装置，包含：

阵列的储存单元；

多重字线，其中所述多重字线中的每一个是对应至该阵列的储存单元中的一列；

列解码器，其连接至所述多重字线，其中该列解码器是可操作以断定并停止断定个别的所述多重字线，且所述多重字线中的每一个具有头端，其邻接该字线被连接至列解码器之处；及

多重位线，其中所述多重位线中的每一个是对应至该阵列的储存单元中的一行；

其中该存储装置支持用以在阵列的储存单元的一列中存取多重储存单元的行解码顺序，该列对应于一字线，且该行解码顺序开始于远离该字线的该头端的方向，并终止于朝向该字线的该头端的方向.

11.根据权利要求10所述的存储装置，其中所述多重字线中的每一个具有位于该头端的反侧的尾端，该尾端远离该字线被连接至该列解码器之处，且其中该列解码器在第一字线的该尾端被停止断定之前，通过断定第二字线来执行从该第一字线至该第二字线的字线切换。

12.根据权利要求11所述的存储装置，其中该行解码顺序是在该第一字线的该尾端被停止断定之前被启动以存取位于或靠近该第二字线的该头端的所述阵列的储存单元的至少一者。

13.根据权利要求10所述的存储装置，其中该行解码顺序包含选择移离该字线的该头端的多个第一替代存储单元与移向该字线的该头端的多个第二替代存储单元，其中所述多个第一替代存储单元与所述多个第二替代存储单元交错以包含该字线的全部。

14.根据权利要求10所述的存储装置，还包含连接至所述多重位线的一行解码器，其中该行解码顺序系由该行解码器所实施。

15.根据权利要求14所述的存储装置，其中该列解码器是可操作用以执行在第一字线与第二字线之间的字线切换，该第二字线是在该第一字线被停止断定前于多个储存单元而非在该第一字线的该头端中被断定，且其中该行解码器是可操作用以在该第二字线被断定前于多个储存单元而非在该第二字线的该头端中开始该行解码顺序。

16.根据权利要求10所述的存储装置，其中所述阵列的储存单元对应至一列的一部分，其中该行解码顺序于第一单元开始而于第二单元终止，且其中该第一与第二单元比该列中的其它单元更靠近该字线的头端。

17.根据权利要求10所述的存储装置，还包含非易失性存储体。

18.根据权利要求10所述的存储装置，还包含动态随机存取存储器。

19.一种存储装置，包含：

阵列的储存单元；

多重字线，其中所述多重字线中的每一个是对应至该阵列的储存单元中的一列；及

列解码器，其连接至所述多重字线，其中该列解码器是可操作以断定并停止断定个别的所述多重字线，且所述多重字线中的每一个具有邻接该字线被连接至列解码器之处的头端，以及位于该头端的反侧的尾端，该尾端远离该字线被连接至该列解码器之处，

其中该列解码器在第一字线的该尾端被停止断定之前，通过断定第二字线来执行从该第一字线至该第二字线的一字线切换。

20.根据权利要求19所述的存储装置，其中一行解码顺序是在该第一字线的该尾端被停止断定之前被启动以存取位于或靠近该第二字线的该头端的多个储存单元的至少一者。

21.根据权利要求20所述的存储装置，其中该行解码顺序是在该第二字线的该尾端被断定之前被启动以存取位于或靠近该第二字线的该头端的多个储存单元的至少一者。

22.根据权利要求20所述的存储装置，还包含连接至多个位线的行解码器，其中该行解码顺序是由该行解码器所实施。

23.根据权利要求19所述的存储装置，其中该存储装置支持用以在阵列的储存单元的一列中存取多重储存单元的行解码顺序，该列对应于一字线，且该行解码顺序开始于远离该字线的该头端的方向，并终止于朝向该列对应的字线的该头端的方向。

24.根据权利要求19所述的存储装置，其中该存储装置支持用以在阵列的储存单元的一列中存取多重储存单元的行解码顺序，该列对应于一字线，且该行解码顺序开始并终止于靠近该列对应的字线的该头端。

25.根据权利要求19所述的存储装置，还包含非易失性存储体。

26.根据权利要求19所述的存储装置，还包含动态随机存取存储器。

27.一种存储装置的操作方法，包含以下步骤：

提供阵列的储存单元、多重字线及连接至所述多重字线的列解码器，所述多重字线中的每一个对应于该阵列的储存单元的一列，其中所述多重字线中的每一个具有邻接该字线被连接至该列解码器之处的头端，以及位于该头端的反侧的尾端，该尾端远离该字线被连接至该列解码器之处；及

通过断定第二字线并通过停止断定第一字线，来执行从该第一字线至该第二字线的字线切换，其中在该第一字线的该尾端完全不导通之前，该第二字线的该头端是完全导通。

28.根据权利要求27所述的方法，还包含以下步骤：

在该第一字线的该尾端完全不导通之前，启动行解码顺序以存取位于或靠近该第二字线的该头端的所述阵列的储存单元的至少一者。

29.根据权利要求27所述的方法，还包含以下步骤：

在该第二字线的该尾端完全导通之前，启动行解码顺序以存取位于或靠近该第二字线的该头端的所述阵列的储存单元的至少一者。

30.根据权利要求27所述的方法，还包含以下步骤：

依据行解码顺序存取在该阵列的一列之内的所述阵列的储存单元，该列对应于一字线，其中该行解码顺序开始于远离该字线的该头端的方向，并终止于朝向该字线的该头端的方向。

31.根据权利要求27所述的方法，还包含以下步骤：

依据行解码顺序存取在该阵列的一列之内的所述阵列的储存单元，该列对应于一字线，其中该行解码顺序开始并终止于靠近该列对应的字线的该头端。

32.一种存储装置的操作方法，包含以下步骤：

提供阵列的储存单元、多重字线、列解码器及多重位线，其中所述多重字线中的每一个对应于该阵列的储存单元的一列，该列解码器连接至所述多重字线，所述多重字线中的每一个具有邻接该字线被连接至该列解码器之处的头端，所述多重位线中的每一个是对应至该阵列的储存单元的一行；及

依据行解码顺序存取在该阵列的一列之内的所述阵列的储存单元，该列对应于一字线，其中该行解码顺序开始并终止于靠近该字线的该头端。

33.根据权利要求32所述的方法，其中所述多重字线中的每一个具有位于该头端的反侧的尾端，该尾端远离该字线被连接至该列解码器之处，且其中该列解码器在第一字线的该尾端被停止断定之前，通过断定第二字线来执行从该第一字线至该第二字线的字线切换。

34.根据权利要求33所述的方法，其中该行解码顺序是在该第一字线的该尾端被停止断定之前被启动以存取位于或靠近该第二字线的该头端的所述阵列的储存单元的至少一者。

35.根据权利要求33所述的方法，其中该行解码顺序是在该第二字线的该尾端被断定之前被启动以存取位于或靠近该第二字线的该头端的所述阵列的储存单元的至少一者。

36.根据权利要求33所述的方法，其中该行解码顺序包含选择移离该字线的该头端的多个第一替代存储单元与移向该字线的该头端的多个第二替代存储单元，其中所述多个第一替代存储单元与所述多个第二替代存储单元交错以包含该字线的全部。

37.根据权利要求33所述的方法，其中所述阵列的储存单元对应至一列的一部分，其中该行解码顺序于第一单元开始而于第二单元终止，且其中该第一与第二单元比该列的该部分中的其它单元更靠近该字线的头端。

38.一种存储装置的操作方法，包含以下步骤：

提供阵列的储存单元、多重字线、列解码器及多重位线，其中所述多重字线中的每一个对应于该阵列的储存单元的一列，该列解码器连接至所述多重字线，所述多重字线中的每一个具有邻接该字线被连接至该列解码器之处的头端，所述多重位线中的每一个是对应至该阵列的储存单元的一行；及

依据行解码顺序存取在该阵列的一列之内的所述阵列的储存单元，该列对应于一字线，其中该行解码顺序开始于远离该字线的该头端的方向，并终止于朝向该字线的该头端的方向。

39.根据权利要求38所述的方法，其中所述多重字线中的每一个具有位于该头端的反侧的尾端，该尾端远离该字线被连接至该列解码器之处，且其中该列解码器在第一字线的该尾端被停止断定之前，通过断定第二字线来执行从该第一字线至该第二字线的字线切换。

40.根据权利要求39所述的方法，其中该行解码顺序是在该第一字线的该尾端被停止断定之前被启动以存取位于或靠近该第二字线的该头端的所述阵列的储存单元的至少一者。

41.根据权利要求39所述的方法，其中该行解码顺序是在该第二字线的该尾端被断定之前被启动以存取位于或靠近该第二字线的该头端的所述阵列的储存单元的至少一者。

42.根据权利要求38所述的方法，其中该行解码顺序包含选择移离该字线的该头端的多个第一替代存储单元与移向该字线的该头端的多个第二替代存储单元，其中所述多个第一替代存储单元与所述多个第二替代存储单元交错以包含该字线的全部。

43.根据权利要求38所述的方法，其中所述阵列的储存单元对应至一列的一部分，其中该行解码顺序于第一单元开始而于第二单元终止，且其中该第一与第二单元比该列中的其它单元更靠近该字线的头端。

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