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CN1864140B - 用于具有多个处理器和一个存储器系统的系统的存储器接口 - Google Patents

用于具有多个处理器和一个存储器系统的系统的存储器接口 Download PDF

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CN1864140B CN2004800293261A CN200480029326A CN1864140B CN 1864140 B CN1864140 B CN 1864140B CN 2004800293261 A CN2004800293261 A CN 2004800293261A CN 200480029326 A CN200480029326 A CN 200480029326A CN 1864140 B CN1864140 B CN 1864140B
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Abstract

用于多-CPU系统的存储器接口提供预定义的时隙，其中每一个CPU可以对外部存储器进行存取。依照CPU的预期存储要求可以定义分配给每一个CPU的时隙。在第一预定义的时隙期间，经由第一存储器控制器准许第一控制处理器对外部存储器的存取；以及在第二预定义的时隙期间，经由第二存储器控制器准许第二控制处理器对外部存储器的存取，其中第一和第二存储器控制器分别包括第一时钟和第二时钟，第一和第二存储器控制器的第一和第二时钟分别与第一和第二控制处理器的第一时钟和第二时钟同步。以这种方式，保证每一个CPU具有到外部存储器的某一数量的专用带宽。预定义的时隙也允许知道系统的潜伏时间，这对于面向实时的应用是有用的。

Description

用于具有多个处理器和一个存储器系统的系统的存储器接口
相关申请的交叉引用
本申请要求来自2003年10月8日提交的No.60/509503、2003年10月9日提交的No.60/510074、以及2003年12月19日提交的No.60/530960的美国临时申请的优先权，它们在此通过引用并入。所有的申请具有名称“HighPerformance and Reliability Memory Interface for Systems with Multiple CPUs andOne Memory(用于具有多个CPU和一个存储器的系统的高性能及高可靠性的存储器接口)”。
技术领域
本发明涉及存储器系统，并特别涉及用于可由多个处理器存取的存储器系统的接口。
背景技术
控制处理器(CPU)需要存储器以便于操作。存储器可以与CPU位于相同的集成电路或“芯片”上，像在数字专用集成电路(ASIC)的情况中一样；或者可以将其设置在外部。芯片内的存储器具有比外部存储器快速的优点，但是比较昂贵且可扩展性不是很好。因而，在大多数数字ASIC中芯片内的存储器的数量相对较少。另一方面，外部存储器花费较少而且可扩展。因此，除可以存在于芯片内的存储器之外，通常提供相对数量较多的外部存储器。通信总线有利于向或者从CPU和外部存储器传送数据。通信总线典型地由外部存储器接口所控制，该外部存储器接口调整对通信总线的存取。
在某些系统中，有多于一个CPU，每一个CPU需要对存储器进行存取。为了缩减上述系统的整个系统的花费，CPU可能需要共享相同的外部存储器。例如，在某些系统中，控制处理器和直接存储器存取控制器对相同的外部存储器进行存取。因为每次只有一个CPU可以控制外部存储器，在存储器接口的设计上提出了许多挑战。特别地，存储器接口需要能够给每一个CPU提供到外部存储器所需的某一个最低带宽。存储器接口还需要能够处理对外部存储器的同时存取。其它挑战包括刷新存储器(即，CPU将执行该刷新)、防止一个CPU修改另一个CPU的数据、确定每一个CPU的等待时间或潜伏时间(latency)等等。
现有的存储器接口使用异步请求-准许(grant)系统来处理多个CPU。典型地，当一个CPU需要对外部存储器进行存取时，该CPU向存储器接口发送存储器存取请求信号。存储器接口将答复信号发送回CPU，确认该请求已被接收。然后存储器接口基于某些预定义的方案决定是否准许该请求。该方案可以是，例如先进先出方案、基于优先级的方案、随机存取方案等等。此后存储器接口向该CPU发送准许信号，且该CPU可以通过将确认信号发送回存储器接口来进行答复。然后可以进行对外部存储器的存取。
发明内容
存储器接口提供预定义的时隙，在该时隙中多个CPU的每一个可以对外部存储器进行存取。可以依照该CPU的预期存储器要求来定义分配给每一个CPU的时隙。保证每一个CPU具有到外部存储器的某一数量的专用带宽。预定义的时隙允许知道系统的潜伏时间，这对于面向实时的应用是非常有用的。此外，每一个CPU在其被分配的时隙中可以使用其自己的时钟来控制外部存储器，因而适应系统中的各种时钟域。并且还提供存储器刷新和数据保护功能。
根据本发明的一种从第一和第二控制处理器对单个外部存储器进行存取的方法，其中所述第一控制处理器包括第一时钟，所述第二控制处理器包括第二时钟，该方法为所述的第一和第二控制处理器提供知道的潜伏时间，该方法包括：将第一存储器控制器与所述第一时钟同步，所述第一存储器控制器控制所述第一控制处理器对所述单个外部存储器进的存取；将第二存储器控制器与所述第二时钟同步，所述第二存储器控制器控制所述第二控制处理器对所述单个外部存储器进的存取；给所述第一控制处理器分配第一时隙，其中所述第一时隙和该第一时隙的长度对于所述第一控制处理器是知道的；给所述第二控制处理器分配第二时隙，其中所述第二时隙和该第二时隙的长度对于所述第二控制处理器是知道的；仅仅在所述第一时隙期间使能所述第一存储器控制器；仅仅在所述第二时隙期间使能所述第二存储器控制器；所述第一控制处理器经由所述第一存储器控制器仅仅在所述第一预定义时隙期间对所述单个外部存储器进行存取；以及所述第二控制处理器经由所述第二存储器控制器仅仅在所述第二预定义时隙期间对所述单个外部存储器进行存取。
根据本发明的一种用于允许多个控制处理器以知道的潜伏时间对单个外部存储器进行存取的存储器接口，包括：具有第一时钟的第一控制处理器；具有第二时钟的第二控制处理器；第一存储器控制器，用于控制所述第一控制处理器对所述单个外部存储器进的存取，所述第一存储器控制器与所述第一时钟同步；第二存储器控制器，用于控制所述第二控制处理器对所述单个外部存储器进的存取，所述第二存储器控制器与所述第二时钟同步；以及仲裁器，其可互操作地连接到所述第一和第二存储器控制器，以及连接到所述第一和第二控制处理器中的一个并与之同步，其中该仲裁器被配置为：仅仅在所述第一控制处理器知道的第一预定义时隙期间，使能所述第一存储器处理器；以及仅仅在所述第二控制处理器知道的第二预定义时隙期间，使能所述第二存储器处理器；其中所述第一时隙的长度基于所述第一控制处理器的外部存储器需要被确定，以及所述第二时隙的长度基于所述第二控制处理器的外部存储器需要被确定。
据此，根据本发明所提供的一种准许从多个控制处理器对单个外部存储器进行存取的方法，其中每个控制处理器在分配的时隙期间被准许对该单个外部存储器进行存取，在该方法中：在第一预定义的时隙期间，经由第一存储器控制器准许第一控制处理器对外部存储器的存取；以及在第二预定义的时隙期间，经由第二存储器控制器准许第二控制处理器对外部存储器的存取，其中第一和第二存储器控制器分别包括第一时钟和第二时钟，第一和第二存储器控制器的第一和第二时钟分别与第一和第二控制处理器的第一时钟和第二时钟同步。
本发明还提供另一种准许从多个控制处理器对单个外部存储器进行存取的方法，其中每个控制处理器在分配的时隙期间被准许对该单个外部存储器进行存取，在该方法中：在第一时隙和第二时隙期间，通过单个存储器控制器分别将第一控制处理器和第二控制处理器多路复用到外部存储器，其中在第一时隙和第二时隙期间，第一控制处理器的第一时钟和第二控制处理器的第二时钟被分别多路复用到外部存储器。
根据本发明的一种准许从多个控制处理器对单个外部存储器进行 存取的方法，该方法包括：定义第一时隙和第二时隙；在第一预定义的时隙期间，准许第一控制处理器对单个外部存储器的存取；以及在第二预定义的时隙期间，准许第二控制处理器对单个外部存储器的存取，其中：第一控制处理器经由第一存储器控制器对单个外部存储器进行存取，第一存储器控制器具有第一时钟；第二控制处理器经由第二存储器控制器对单个外部存储器进行存取，第二存储器控制器具有第二时钟；以及其中第一和第二存储器控制器的第一和第二时钟分别与第一和第二控制处理器的第一时钟和第二时钟同步。
根据本发明的一种用于允许多个控制处理器对单个外部存储器进行存取的存储器接口，包括：第一控制处理器；第二控制处理器；可互操作地连接到第一和第二控制处理器中的一个并与之同步的仲裁器，其中该仲裁器被配置为：在第一预定义的时隙期间，准许第一控制处理器对单个外部存储器进行存取；以及在第二预定义的时隙期间，准许第二控制处理器对单个外部存储器进行存取；第一存储器控制器和第二存储器控制器，其中：第一控制处理器经由第一存储器控制器对单个外部存储器进行存取，第一存储器控制器具有第一时钟；第二控制处理器经由第二存储器控制器对单个外部存储器进行存取，该第二存储器控制器具有第二时钟；以及其中第一和第二存储器控制器的第一和第二时钟分别与第一和第二控制处理器的第一时钟和第二时钟同步。
通常，在一个方面，本发明针对于准许从多个控制处理器对单个外部存储器进行存取的方法。该方法包括步骤：定义第一时隙和第二时隙；在第一预定义的时隙期间，准许第一控制处理器对该外部存储器的存取；并在第二预定义的时隙期间，准许第二控制处理器对该外部存储器的存取。
通常，在一个方面，本发明针对于用于允许多个控制处理器对单个外部存储器进行存取的存储器接口。该存储器接口包括第一控制处理器、第二控制处理器、以及可互操作地连接到第一和第二控制处理器中的一个并与之同步的仲裁器。仲裁器被配置为在第一预定义的时隙期间，准许第一控制处理器对该外部存储器的存取，并在第二预定义的时隙期间，准许第二控制处理器对该外部存储器的存取。
优选地，在以上方法和存储器接口中，防止第一控制处理器对可由第二控制处理器存取的区域进行存取；以及防止第二控制处理器对可由第一控制处理器存取的区域进行存取。另外，外部存储器可以具有与任何一个被准许对该外部存储器进行存取的存储器控制器的时钟同步的时钟。
应当强调，当用在本说明书中时，术语包括/包含被用来规定所述特征、整体、步骤、或者组件的存在，但不排除一个或多个其它特征、整体、步骤、组件、或它们的群的存在或增加。
附图说明
根据下面的详细描述并依据对附图的参考，本发明的前述和其它优点将变得明显，其中：
图1阐明了对于每一个CPU具有独立存储器控制器的示范性存储器接口的框图。和
图2阐明了具有用于所有CPU的单个存储器控制器的另一示范性存储器接口的框图。
具体实施方式
下面是参考附图对本发明的说明性实施例的详细描述，其中相同的参考标记用于相同或相似的元件。像在此使用的术语“存取”，当连同术语“外部存储器”一起使用时，意旨任何存储器操作，包括但没必要限制到读操作、写操作以及刷新操作。
虽然异步请求-准许系统工作得相当好，但若干方面的改进仍然是所希望的。例如，发生在CPU和存储器接口之间的各种握手过程将消耗有价值的带宽。另外，对于给定CPU难以用任何精度来预测系统的潜伏时间，这是因为存储器存取一旦被准许，就通常在该CPU被完成之前不会中断。这种未知的和可能 很长的等待时间可以导致其它CPU的问题，特别是在面向实时的应用中。
因此，存储器接口可以使用预定义的时隙来向CPU准许外部存储器存取。分配给每一个CPU的时隙可以依照该CPU预期的存储需求被定义。以这种方式，保证每一个CPU具有到外部存储器的最低数量的专用带宽。具有预定义的时隙也允许知道系统的潜伏时间，这对于面向实时的应用是有用的。
现在参考图1，示出了阐明存储器接口100的框图。存储器接口100将第一CPU(CPU1)和第二CPU(CPU2)连接到单个外部存储器102。CPU1和CPU2都可以存在于单个芯片上，像在许多数字ASIC的情况中一样；或者CPU1和CPU2可以存在于独立的芯片上。在CPU1和CPU2存在于单个芯片上时，存储器接口100可以位于与CPU相同的芯片上，或者存储器接口100可以位于独立的芯片上。CPU1和CPU2可以执行相同的功能，或者每一个CPU可以执行不同的功能(例如，网络访问对应用运行)。在后者的情况中，CPU1和CPU2既可以具有不同的时钟频率，又可以具有关于外部存储器102的不同的带宽要求。
存储器接口100包括用于每一个CPU1和CPU2的独立的存储器控制器。因而，在图1的例子中，CPU1连接到一个存储器控制器104，同时CPU2连接到另一个存储器控制器106。存储器控制器104和106可以是任何一种适当的存储器控制器，其能够向外部存储器102提供适当的控制信号，包括写使能、读使能、存储器地址、数据等等。每一个存储器控制器104和106经由多路复用器108连接到外部存储器102，多路复用器108可以是例如组合多路复用器。
仲裁器110连接到多路复用器108。仲裁器110可以是任何一种适当的逻辑器件，并被配置用来控制在任一给定的时刻，多路复用存储器控制器104和106中的哪一个到外部存储器102。在时隙基准上准许对外部存储器102的存取，其中存储器控制器104或存储器控制器106被使能特定量的时间。时隙长度可以被预定义，例如，依照CPU的外部存储器要求、CPU的时钟频率、或者某些其它因素。因而每一个CPU具有关于外部存储器102的某种最小带宽和某种最大潜伏时间。仲裁器110也可以是可编程的，这样时常可以按照需要调整时隙的长度。
在操作中，每一个存储器控制器104和106与CPU1或CPU2同步。换句话说，存储器控制器104与CPU1同步并且存储器控制器106与CPU2同步，这样每一个存储器控制器依照其各自CPU的时钟频率进行操作。因而，当准许CPU(例如，CPU1或CPU2)对外部存储器102的存取时，有从CPU到外部存储器102以及返回的同步路径。同样，仲裁器110也与多个CPU中的一个(例如，CPU1)同步。通常，仲裁器110与具有最快时钟的CPU同步以便达到最高的时隙分辨率。仲裁器110还与该CPU的存储器控制器(例如存储器控制器104)同步，但没必要与其它CPU的存储器控制器同步。
当CPU1或CPU2中的任何一个想要对外部存储器102进行存取时，存取CPU仅向相应的存储器控制器(即，存储器控制器104或106)提供所需的地址。如果涉及写操作，存取CPU还向外部存储器102提供待写数据。无论如何，在存取的CPU及相应的存储器控制器之间，请求-准许的握手过程不需要发生，这是因为相应的存储器控制器专用于存取CPU。在存取CPU的时隙开始时，仲裁器110向相应的存储器控制器发送使能信号，并使多路复用器108多路复用从该存储器控制器到外部存储器102的控制信号。典型地，使用“就绪”或“数据可用”或“等待”信号来指示当前数据传送(数据写入或数据读取)完成的时间。这允许CPU对数据进行存取且无需知道确切的潜伏时间。此后，存储器操作照常进行，直到时隙终止，并在下一个CPU的时隙中重复该过程。
为了确保保护CPU1和CPU2中每一个的数据，在本发明的某些实施例中，仲裁器110可以包括寄存器(未明示)，其包含用于CPU1和CPU2中每一个的存储器参数。该寄存器可以定义，例如，外部存储器102的哪个区域可由哪个CPU存取，以及外部存储器102的哪个区域可由两个CPU进行存取。当存储器控制器从CPU接收所需地址时，存储器控制器将接收的地址信息转发到仲裁器110。其后仲裁器110将该地址信息与存储在仲裁器110的寄存器中的信息进行核对，并确定该CPU是否具有对外部存储器102的那个区域进行存取的权限。如果有，那么仲裁器110允许存储器操作照常进行。如果没有，仲裁器110禁用该存储器控制器，错误状态被报告给该CPU。
在本发明的某些实施例中，仲裁器110也可以包括用于外部存储器102的刷新功能。这种存储器刷新功能对于本领域普通技术人员来说是公知的并且不进一步描述。作为另一种选择，该刷新功能也可以存在于多个CPU中的一个上，例如，与仲裁器110连接的CPU，并在该CPU的存储器存取时隙期间被执行。
尽管图1中只示出了两个CPU，但是本领域普通技术人员应当理解，当需要时也可以增加附加的CPU。此外，尽管为每一个CPU示出了独立的存储器控制器，但是普通技术人员应当认识到，也可以使用单个存储器控制器，如下所述。
现在参考图2，示出了用单个存储器控制器的存储器接口200。存储器接口200类似于图1的存储器接口100的地方在于，它将第一CPU(CPU1)和第二CPU(CPU2)连接到单个外部存储器202。然而，代替用于CPU1和CPU2中每一个的独立的存储器控制器，存储器接口200包括用于两个CPU1和CPU2的单个存储器控制器204。多路复用器206将每一个CPU与该CPU的时钟信号一起多路复用到存储器控制器204。如前所述，在多个CPU和存储器控制器204之间不需要请求-准许的握手过程，这是因为依靠多路复用器206，存储器控制器实际上专用于单个CPU。仲裁器208控制在时隙基准上哪个CPU由多路复用器206多路复用到存储器控制器204。
为了克服不同时钟域(以及可能减少的带宽)的问题，从存取CPU中选择由存储器控制器204使用的时钟。因而，存储器控制器204中的逻辑将与存取CPU同步运行，即使CPU1和CPU2相对于彼此异步运行。
图2和图1之间的另一个差别在于，在图2中，节省了与每一CPU的一个存储器控制器的区域相等的区域。同样，当只有一个存储器控制器时，存储器自身的控制功能性(例如，存储体选择，等等)可以更简单。另一方面，如图1使用多个存储器控制器可以具有这样的优点，当另一个CPU被给予存取权时，保持该存储器控制器的状态。
在本发明的某些实施例中，可以依赖于不同CPU的需要，暂时给予CPU比通常要长的时隙。例如，当一个CPU正在执行实时任务时，应当保证该CPU存储器接口存储器事务的固定分配，同时另一个CPU分配更灵活。然而，在实例中实时CPU可以经历较小活动性的周期，并且这些周期与接通需要频繁的存储器存取的另一个CPU的程序一致，可以准许另一个CPU比外部存储器存取的正常份额大的份额。因此，仲裁器可以被设计为在实时CPU中检测到不活动时，暂时延长分配给另一个CPU的时隙。作为另一个选择，代替时隙，仲裁器可以被设计为准许另一个CPU附加数量的存储器事务。一旦暂时的分配终止，那么仲裁器能够，例如，回复到固定的分配。
除它们的存储器存取控制功能之外，上述的仲裁器也可以实现网守(gatekeeper)功能。例如，在某些实施例中，仲裁器可以用来控制在多个CPU中的一个上运行的应用可以对外部存储器进行存取的方式，该CPU诸如是时钟不与仲裁器同步的CPU2。特别地，当这些应用想要对存储在外部存储器中的数据或程序代码进行存取时，在准许应用对存储数据和程序代码的存储器区域进行存取之前，仲裁器可能要求该应用首先鉴权(经由CPU2)存储在外部存储器中的数据或程序代码。例如可以使用本领域普通技术人员已知的任何适当的技术来执行鉴权。这样，如果存储在外部存储器中的数据或程序代码是合法的(即，其可以被应用鉴权)，仲裁器将使该数据或程序代码对应用可用。然而，非法的数据或程序代码(即，不能被鉴权的数据和程序代码)将被使得对应用不可用，以便防止该非法的数据或程序代码对系统造成任何伤害或损害。
虽然已经参考一个或更多具体实施例对本发明进行描述，本领域技术人员应当认识到，在不脱离本发明的精神和范围的情况下另外可以进行许多变化。这些实施例的每一个及其明显变型都预定将落入要求保护的发明的精神和范围内，该精神和范围由下面的权利要求阐明。

Claims (20)

1.一种从第一和第二控制处理器对单个外部存储器进行存取的方法，其中所述第一控制处理器包括第一时钟，所述第二控制处理器包括第二时钟，该方法为所述的第一和第二控制处理器提供已知的潜伏时间，该方法包括：
将第一存储器控制器与所述第一时钟同步，所述第一存储器控制器控制所述第一控制处理器对所述单个外部存储器进行的存取；
将第二存储器控制器与所述第二时钟同步，所述第二存储器控制器控制所述第二控制处理器对所述单个外部存储器进行的存取；
给所述第一控制处理器分配第一预定义时隙，其中所述第一预定义时隙和该第一预定义时隙的长度对于所述第一控制处理器是已知的；
给所述第二控制处理器分配第二预定义时隙，其中所述第二预定义时隙和该第二预定义时隙的长度对于所述第二控制处理器是已知的；
仅仅在所述第一预定义时隙期间使能所述第一存储器控制器；
仅仅在所述第二预定义时隙期间使能所述第二存储器控制器；
所述第一控制处理器经由所述第一存储器控制器仅仅在所述第一预定义时隙期间对所述单个外部存储器进行存取；以及
所述第二控制处理器经由所述第二存储器控制器仅仅在所述第二预定义时隙期间对所述单个外部存储器进行存取，
其中，所述第一控制处理器所包括的第一时钟和所述第二控制处理器所包括的第二时钟是异步时钟。
2.如权利要求1所述的方法，包括在所述第一和第二预定义时隙期间，分别将所述第一和第二存储器控制器多路复用到所述单个外部存储器。
3.如权利要求1所述的方法，包括在所述第一和第二预定义时隙期间，分别将所述第一和第二控制处理器多路复用到所述单个外部存储器。
4.如权利要求1所述的方法，包括在所述第一和第二预定义时隙期间，分别将所述第一和第二控制处理器的所述第一时钟和第二时钟多路复用到所述单个外部存储器。
5.如权利要求1所述的方法，进一步包括定义可由所述第一和第二控制处理器中的每一个所存取的所述单个外部存储器中的区域。
6.如权利要求5所述的方法，进一步包括：
防止所述第一控制处理器对可由所述第二控制处理器存取的区域进行存取；以及
防止所述第二控制处理器对可由所述第一控制处理器存取的区域进行存取。
7.如权利要求1所述的方法，其中，所述第一和第二控制处理器存在于单个集成电路上。
8.如权利要求7所述的方法，其中，所述第一和第二控制处理器具有不同的时钟频率。
9.如权利要求1所述的方法，分配所述第一和第二预定义时隙的步骤包括：基于所述第一时钟的时钟频率确定所述第一预定义时隙的长度，以及基于所述第二时钟的时钟频率确定所述第二预定义时隙的长度。
10.如权利要求1所述的方法，其中分配第一和第二预定义时隙的步骤包括：基于第一控制处理器的外部存储器要求来确定第一预定义时隙的长度，以及基于第二控制处理器的外部存储器要求来确定第二预定义时隙的长度。
11.如权利要求1所述的方法，进一步包括，在准许第二控制处理器对单个外部存储器的存取之前，要求仲裁器鉴权数据或程序代码，其中针对该数据或程序代码希望对单个外部存储器进行存取。
12.一种用于允许多个控制处理器以已知的潜伏时间对单个外部存储器进行存取的存储器接口，包括：
具有第一时钟的第一控制处理器；
具有第二时钟的第二控制处理器；
第一存储器控制器，用于控制所述第一控制处理器对所述单个外部存储器进行的存取，所述第一存储器控制器与所述第一时钟同步；
第二存储器控制器，用于控制所述第二控制处理器对所述单个外部存储器进行的存取，所述第二存储器控制器与所述第二时钟同步；以及
仲裁器，其可互操作地连接到所述第一和第二存储器控制器，以及连接到所述第一和第二控制处理器中的一个并与之同步，其中该仲裁器被配置为：
仅仅在所述第一控制处理器已知的第一预定义时隙期间，使能所述第一存储器控制器；以及
仅仅在所述第二控制处理器已知的第二预定义时隙期间，使能所述第二存储器控制器；其中所述第一预定义时隙的长度基于所述第一控制处理器的外部存储器要求被确定，以及所述第二预定义时隙的长度基于所述第二控制处理器的外部存储器要求被确定，
其中，所述第一控制处理器所包括的第一时钟和所述第二控制处理器所包括的第二时钟是异步时钟。
13.如权利要求12所述的存储器接口，进一步包括多路复用器，其被配置为在所述第一和第二预定义时隙期间，分别将所述第一和第二存储器控制器多路复用到所述单个外部存储器。
14.如权利要求12所述的存储器接口，进一步包括多路复用器，其被配置为在所述第一和第二预定义时隙期间，分别将所述第一和第二控制处理器多路复用到所述单个外部存储器。
15.如权利要求14所述的存储器接口，其中，所述多路复用器进一步被配置为在所述第一和第二预定义时隙期间，分别将所述第一和第二控制处理器的所述第一时钟和第二时钟多路复用到所述单个外部存储器。
16.如权利要求12所述的存储器接口，其中，所述仲裁器被进一步配置为定义可由每一个控制处理器存取的所述单个外部存储器中的区域。
17.如权利要求16所述的存储器接口，其中，所述仲裁器进一步被配置为防止所述第一控制处理器对可由所述第二控制处理器存取的区域进行存取，反之亦然。
18.如权利要求12所述的存储器接口，其中，所述第一和第二控制处理器存在于单个集成电路上。
19.如权利要求12所述的存储器接口，其中，所述第一和第二控制处理器具有不同的时钟频率。
20.如权利要求12所述的存储器接口，其中所述仲裁器还适于在准许第二控制处理器对所述单个外部存储器的存取之前鉴权数据或程序代码，其中针对该数据或程序代码希望对所述单个外部存储器进行存取。
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