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CN1845340A - 薄膜晶体管及其制造方法 - Google Patents

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Abstract

薄膜晶体管及其制造方法。薄膜晶体管包括：位于基板上的包括多个同轴硅纳米线的多同轴硅纳米线单元，该多同轴硅纳米线单元包括中央部分和该中央部分的端部；位于中央部分上的栅极；以及按电连接到多同轴硅纳米线单元的方式分别位于相应的端部上的源极和漏极。

Description

薄膜晶体管及其制造方法
技术领域
本发明涉及一种平板显示器(FPD)，更具体地，涉及一种用于FPD的薄膜晶体管(TFT)及其制造方法。
背景技术
通常，FPD包括液晶显示(LCD)装置、等离子显示板(PDP)以及有机电致发光显示装置(OLED)等。其中，使用TFT作为FPD的开关元件或驱动元件。
图1是根据现有技术的LCD的结构的示意图。
在图1中，LCD 3包括彼此面对的上基板5和下基板22以及上基板5与下基板22之间的液晶层11。
在下基板22上形成有选通线12和与选通线12交叉的数据线24以限定像素区P。在选通线12与数据线24的交叉处的邻近位置设置有TFTT，像素电极17连接到TFT T并设置在像素区P中。像素电极17包括透明导电材料，例如铟锡氧化物(ITO)或铟锌氧化物(IZO)。
TFT T包括连接到选通线12的栅极30、连接到数据线24的源极34、与源极34间隔开的漏极36、以及位于栅极30与源极34之间和栅极30与漏极36之间的半导体层32。
这里，选通线12向栅极30提供来自第一外部电路的扫描信号，数据线24向源极34提供来自第二外部电路的数据信号。
此外，在上基板5上形成有红色子滤色器7a、绿色子滤色器7b和蓝色子滤色器7c，其中红色子滤色器7a、绿色子滤色器7b和蓝色子滤色器7c中的每一个重复地设置在与像素区P对应的区域中。在红色子滤色器7a、绿色子滤色器7b和蓝色子滤色器7c之间的插入间隙(interveningspace)中形成有黑底6，在红色子滤色器7a、绿色子滤色器7b和蓝色子滤色器7c以及黑底6上形成有公共电极9。
液晶层11的液晶分子由于其长且细的形状而具有各向异性的介电常数和各向异性的折射率特性。此外，在两个基板上分别形成有两个电场产生电极。因此，可以通过向这两个电极施加电压来控制液晶分子的配向。由此根据液晶材料的偏振特性来改变LCD板的透射率。
TFT可以具有各种结构。典型地，使用非晶硅的反交错(invertedstaggered)型TFT或多晶硅的顶栅极(top gate)型TFT。
图2是根据现有技术的反交错型TFT的示意性剖面图。
在图2中，反交错型TFT T包括基板50上的栅极52、具有栅极52的基板50的整个表面上的栅绝缘层54、栅极52上方的栅绝缘层54上的有源层56、以及有源层56上的欧姆接触层58。这里，欧姆接触层58具有暴露出有源层56的中央部分的开口部分59。在欧姆接触层58上形成有源极60和漏极62。开口部分59使得源极60与漏极62彼此间隔开。实际上，开口部分59限定了TFT T的沟道部分(未示出)。
此外，在TFT T上形成有钝化层64。钝化层64具有暴露出一部分漏极62的漏接触孔66。在钝化层64上形成有像素电极68，像素电极68通过漏接触孔66连接到漏极62。
图3A到3E是示出根据现有技术的对阵列基板的制造处理的包括反交错TFT的阵列基板的示意性剖面图。
在图3A中，通过在基板50上对诸如铝(Al)、Al合金、铜、钨(W)或钼(Mo)的导电材料进行淀积和构图来形成栅极52。
接着，通过在形成有栅极52的基板50上淀积诸如氮化硅或氧化硅的无机绝缘材料来形成栅绝缘层54。
在图3B中，在栅绝缘层54上淀积非晶硅和掺杂非晶硅，并且分别将它们构图为有源层56和欧姆接触层58。例如，在通过射频(RF)功率使硅烷气(SiH4)分解之后通过等离子增强化学汽相淀积(PECVD)来淀积非晶硅。形成掺杂非晶硅包括以下步骤：准备将其上形成有非晶硅的基板50设置于其中的室(未示出)；并且将诸如硅烷(SiH4)、氢气的稀释气体、磷化氢(PH3)以及乙硼烷(B2H6)的掺杂气体注入该室中。这里，当气压达到预定水平时，通过在该室内提供RF功率可以使诸如磷(P)或硼(B)的杂质作为掺杂物掺入非晶硅中。
通过进行用于对非晶硅层和掺杂非晶硅层进行构图的掩模处理，可以形成具有预定图案的有源层56和欧姆接触层58。
在图3C，通过在欧姆接触层58上对导电材料(例如与栅极材料相同的材料)进行淀积和构图来形成源极60和漏极62。这里，通过暴露出一部分欧姆接触层58的开口部分59而使源极60与漏极62彼此间隔开。
随后，去除欧姆接触层58的与开口部分59对应的部分，暴露出有源层56的与开口部分59对应的部分。将有源层56的暴露部分限定为沟道区(未示出)。
有源层56和欧姆接触层58形成了半导体层57。
使用上述处理，可以形成包括栅极52、半导体层57、源极60以及漏极62的TFT T。
在图3D中，通过在形成有源极60和漏极62的基板50上淀积诸如氮化硅(SiNx)和氧化硅(SiOx)的无机绝缘材料或者涂布诸如苯并环丁烯(BCB)和丙烯酸树脂的有机绝缘层，形成钝化层64。
接着，通过对钝化层64进行构图来形成漏接触孔66。漏接触孔66暴露出漏极62的一部分。
在图3E中，通过在钝化层64上对诸如铟锡氧化物(ITO)或铟锌氧化物(IZO)的透明导电材料进行淀积和构图来形成像素电极68。这里，像素电极68通过漏接触孔66连接到漏极62。
尽管反交错TFT T的半导体层57包括非晶硅，但是非晶硅不适合于大尺寸LCD。这是因为非晶硅关于其电子和空穴具有低迁移率。
作为解决该问题的一种装置，已经提出了使用比非晶硅具有更高迁移率的多晶硅的顶栅极TFT。
图4是根据现有技术的顶栅极型TFT的示意性剖面图。
在图4中，顶栅极型TFT T包括：基板70上的多晶硅的有源层72；有源层72上的欧姆接触层74，其具有暴露出有源层72的中央部分的开口部分73；以及由开口部分73彼此间隔开的源极76和漏极78。
开口部分73限定了沟道区(未示出)。在形成有有源层72、欧姆接触层74和开口部分73的基板70的整个表面上形成有栅绝缘层80。在栅绝缘层80上在对应于开口部分73的位置形成有栅极82。在栅极82上形成有钝化层84，钝化层84具有暴露出漏极78的一部分的漏接触孔85。在钝化层84上形成有像素电极86，像素电极86通过漏接触孔85连接到漏极78。例如，有源层72由通过使非晶硅结晶而形成的多晶硅制成。
如上所述，通过用于形成有源层72和欧姆接触层74的复杂处理来制造反交错型或顶栅极型TFT。此外，形成阵列基板包括形成TFT T的步骤，并且，例如，形成TFT T的步骤并不独立于形成并由数据线(未示出)向TFT T的源极76和漏极78施加信号的步骤。
因此，制造阵列基板增加了处理时间和生产成本。
为了解决该问题，已经提出了使用硅纳米线(nanowire)的TFT。
图5是示出根据现有技术的包括硅纳米线的TFT的结构的示意性剖面图。
在图5中，在基板90上形成有栅极92，在栅极92的两侧上形成有源极98和漏极99，并且在栅极92上设置有硅纳米线95以通过其两侧直接接触源极98和漏极99。典型地，在形成源极98和漏极99之前形成硅纳米线95。
为了将硅纳米线95与源极98和漏极99相连接，在形成源极98和漏极99之前，在硅纳米线95的各端去除包绕硅纳米线95的晶体硅94的绝缘层96，例如硅纳米线95的氧化层。
由此，需要将硅纳米线95与源极98和漏极99相连接的额外处理。因此，由于硅纳米线95是不稳定地设置在栅极92上的，所以半导体材料(例如硅纳米线95)与金属层(例如源极98和漏极99)之间的电接触状态是不稳定的。因此，许多变数可能不利地影响该装置的工作。
发明内容
这里描述的是一种包括具有多个同轴硅纳米线的多同轴硅纳米线单元的TFT及其制造方法。还描述了一种使得可以减少处理时间和生产成本的制造方法。
有利地，包括多同轴硅纳米线单元的TFT可以实现稳定的工作。此外，TFT的源极和漏极电连接到多同轴硅纳米线单元的相应端。由于TFT的源极和漏极可以通过与栅极相同的处理由相同的材料来形成，因此该TFT可以包括不影响处理参数的多同轴硅纳米线单元。
根据一个实施例，薄膜晶体管包括位于基板上的包括多个同轴硅纳米线的多同轴硅纳米线单元。所述多同轴硅纳米线单元包括中央部分和该中央部分的端部。所述薄膜晶体管还包括位于所述中央部分上的栅极、以及按电连接到所述多同轴硅纳米线单元的方式位于相应的端部上的源极和漏极。
根据另一实施例，包括薄膜晶体管的阵列基板包括位于基板上的包括多个同轴硅纳米线的多同轴硅纳米线单元。所述多同轴硅纳米线单元包括中央部分和该中央部分的端部。所述阵列基板还包括位于所述多同轴硅纳米线单元的中央部分上的栅极、以及按电连接到所述多同轴硅纳米线单元的方式位于相应端部上的第一源极和第一漏极。第二源极连接到第一源极，第二漏极连接到第一漏极。此外，像素电极连接到第二漏极。
根据制造薄膜晶体管的方法的一个实施例，在基板上设置包括多个同轴硅纳米线的多同轴硅纳米线单元。所述多同轴硅纳米线单元包括中央部分和该中央部分的端部。在所述中央部分上形成栅极，并在相应端部上按电连接到所述多同轴硅纳米线单元的方式形成源极和漏极。
根据制造包括薄膜晶体管的阵列基板的方法的另一实施例，在基板上设置包括多个同轴硅纳米线的多同轴硅纳米线单元。所述多同轴硅纳米线单元包括中央部分和该中央部分的端部。在所述中央部分上形成栅极，并在相应端部上按电连接到所述多同轴硅纳米线单元的方式形成第一源极和第一漏极。形成连接到第一源极的第二源极和连接到第一漏极的第二漏极，并形成连接到第二漏极的像素电极。
应该理解，以上一般性描述和以下详细描述都是示例性和说明性的，旨在提供对如权利要求所述的本发明的进一步说明。
附图说明
图1是根据现有技术的LCD的结构的示意图。
图2是根据现有技术的反交错型TFT的示意性剖面图。
图3A到3E是示出根据现有技术的对阵列基板的制造处理的包括反交错TFT的阵列基板的示意性剖面图。
图4是根据现有技术的顶栅极型TFT的示意性剖面图。
图5是示出根据现有技术的包括硅纳米线的TFT的结构的示意性剖面图。
图6A到6F是示出按照根据本公开一个实施例的制造处理的具有TFT的阵列基板的示意性剖面图。
图7是根据本公开一个实施例的多同轴硅纳米线单元的示意性立体图。
具体实施方式
现在详细描述本公开的各种实施例，其示例示出在附图中。只要有可能，就在所有附图中使用相同的标号来表示相同或相似的部分。
一个实施例涉及包括由多个同轴硅纳米线组成的多同轴硅纳米线单元的TFT。这里，可以将多个同轴硅纳米线彼此平行地层叠。
具体来说，同轴硅纳米线包括半导体材料的核以及包绕该核并具有与该核同轴的结构的绝缘层。
此外，将TFT的源极和漏极电连接到多同轴硅纳米线单元的相应端。将核从绝缘层暴露出来，以便于源极和漏极与多同轴硅纳米线单元的电互连。
图6A到6F是示出按照根据一个实施例的制造处理的具有TFT的阵列基板的示意性剖面图。
在图6A中，在基板100上设置有多同轴硅纳米线单元102。多同轴硅纳米线单元102包括多个同轴硅纳米线101。这多个同轴硅纳米线101中的每一个都包括半导体材料的核101a和包绕该核101a的绝缘层101b。
尽管图6A所示的多同轴硅纳米线单元102包括两个同轴硅纳米线101，但是多同轴硅纳米线单元102可以包括两个以上的同轴硅纳米线101。例如可以通过喷射来在基板100上设置多同轴硅纳米线单元102。
接着，可以在形成有多同轴硅纳米线单元102的基板100上形成固定层104，以将多同轴硅纳米线单元102紧固于基板100。固定层104例如可以包括诸如苯并环丁烯(BCB)和丙烯酸树脂的有机绝缘材料。
然而，在一些情况下可以省略固定处理。
在图6B中，可以对固定层104进行构图，以使其占据多同轴硅纳米线单元102的中央部分。换句话说，通过对固定层104的构图处理，使多同轴硅纳米线单元102的两个端部穿过固定层104而暴露出来。
尽管在图中未示出，但是在对固定层104进行构图期间可以去除绝缘层101b的两端以暴露出各个同轴硅纳米线101的核101a的两端。另选地，可以在对固定层104进行构图之前或之后执行去除绝缘层101b的处理。
在图6C中，在多同轴硅纳米线单元102的中央部分上形成栅极106，并在多同轴硅纳米线单元102的相应端部上形成第一源极108和第一漏极110。
在该处理中，通过对诸如铝(Al)、Al合金、铜、钨(W)、钼(Mo)、钛(Ti)或铬(Cr)的导电金属材料进行淀积和构图，来形成栅极106、第一源极108以及第一漏极110。此时，栅极106、第一源极108和第一漏极110彼此间隔开，并且第一源极108和第一漏极110在相应的端部电连接到多同轴硅纳米线单元102。实质上，第一源极108和第一漏极110在相应的端部电连接到暴露的核。
在多同轴硅纳米线单元102与第一源极108以及多同轴硅纳米线单元102与第一漏极110之间形成硅化物层(未示出)，以充当欧姆接触层。因此，不需要形成欧姆接触层的额外处理。
此时，多同轴硅纳米线单元102、栅极106、第一源极108以及第一漏极110构成了TFT T。
在图6D中，通过在形成有第一源极108和第一漏极110的基板100上对诸如氮化硅(SiNx)或氧化硅(SiOx)的无机绝缘材料进行淀积和构图，从而形成栅绝缘层112。因此，栅绝缘层112具有分别暴露出一部分第一源极108和一部分第一漏极110的第一接触孔114和第二接触孔116。
在图6E中，通过在形成有栅绝缘层112的基板100上对导电金属材料进行淀积和构图，从而形成第二源极118和第二漏极120。这里，第二源极118通过第一接触孔114连接到第一源极108，第二漏极120通过第二接触孔116连接到第一漏极110。
尽管未示出，但是在该处理中将数据线连接到第二源极118。因此，可以通过该数据线向第二源极118和第二漏极120施加数据信号。因此，通过第一源极108和第一漏极110分别与第二源极118和第二漏极120的连接，向第一源极108和第一漏极110施加数据信号。
在图6F中，通过在形成有第二源极118和第二漏极120的基板100上淀积诸如氮化硅(SiNx)或氧化硅(SiOx)的无机绝缘材料或者涂布诸如苯并环丁烯(BCB)或丙烯酸树脂的有机绝缘材料，从而形成钝化层122。这里，对钝化层122进行构图，以使其具有暴露出第二漏极120的一部分的漏接触孔124。
接着，通过在钝化层122上对诸如铟锡氧化物(ITO)或铟锌氧化物(IZO)的透明导电材料进行淀积和构图来形成像素电极126。这里，像素电极126通过漏接触孔124连接到第二漏极120。
以下，对多同轴硅纳米线单元的结构进行详细说明。
图7是根据一个实施例的多同轴硅纳米线的示意性立体图。
在图7中，多同轴硅纳米线单元102包括多个同轴硅纳米线101。这多个同轴硅纳米线101中的每一个都包括半导体材料的核101a和包绕核101a的绝缘层101b。
尽管未示出，但是核101a是通过淀积纳米级别大小的催化剂并使用包括硅的活性气体使该催化剂结晶而形成的。通过使二氧化硅和氧化铝之一结晶来形成绝缘层101b。因此，该半导体材料包括晶体硅。
更具体地，通过去除一部分绝缘层101b，可以使多同轴硅纳米线单元102的端部的核101a暴露出来，从而核101a可以电连接到源极和漏极。
核101a和绝缘层101b可以具有同轴结构，同轴硅纳米线101可以呈杆形。此外，绝缘层101b呈管形。
因此，这里描述的TFT使用了具有多个同轴纳米线的多同轴纳米线单元。同轴纳米线包括核和包绕该核的绝缘层作为有源层。由于多同轴纳米线单元的绝缘层，因此可以略去额外的绝缘层。此外，由于第一源极和第一漏极是通过与栅极相同的处理由相同材料形成的，因此可以将TFT制造成与阵列元件独立的元件。因此，可以减少TFT的加工时间和生产成本。
对于本领域的技术人员，很明显，可以在不脱离本发明的精神或范围的情况下对本发明进行各种变化和修改。由此，本发明旨在覆盖本发明的变化和修改，只要它们落入所附权利要求及其等同物的范围内。

Claims (33)

1、一种薄膜晶体管，其包括：
位于基板上的包括多个同轴硅纳米线的多同轴硅纳米线单元，该多同轴硅纳米线单元包括中央部分和该中央部分的端部；
位于所述中央部分上的栅极；以及
按电连接到所述多同轴硅纳米线单元的方式位于相应的端部上的源极和漏极。
2、根据权利要求1所述的薄膜晶体管，进一步包括将所述多同轴硅纳米线单元紧固于所述基板的固定层，该固定层被设置在所述多同轴硅纳米线单元的中央部分与所述栅极之间。
3、根据权利要求2所述的薄膜晶体管，其中，所述固定层包括有机绝缘材料。
4、根据权利要求3所述的薄膜晶体管，其中，所述有机绝缘材料包括苯并环丁烯和丙烯酸树脂中的一种。
5、根据权利要求1所述的薄膜晶体管，其中，所述多个同轴硅纳米线中的每一个都包括半导体材料的核和包绕该核的绝缘层。
6、根据权利要求5所述的薄膜晶体管，其中，所述半导体材料包括晶体硅。
7、根据权利要求5所述的薄膜晶体管，其中，所述绝缘层包括二氧化硅和氧化铝中的一种。
8、根据权利要求5所述的薄膜晶体管，其中，所述核和所述绝缘层具有同轴的结构。
9、根据权利要求1所述的薄膜晶体管，其中，所述多个同轴硅纳米线中的每一个都呈杆形。
10、根据权利要求5所述的薄膜晶体管，其中，所述绝缘层呈管形。
11、根据权利要求1所述的薄膜晶体管，其中，所述源极和所述漏极包括与所述栅极相同的材料。
12、根据权利要求5所述的薄膜晶体管，其中，所述核在两端透过所述绝缘层而暴露，以电连接到所述源极和所述漏极。
13、一种包括薄膜晶体管的阵列基板，其包括：
位于基板上的包括多个同轴硅纳米线的多同轴硅纳米线单元，该多同轴硅纳米线单元包括中央部分和该中央部分的端部；
位于所述中央部分上的栅极；
按电连接到所述多同轴硅纳米线单元的方式位于相应的端部上的第一源极和第一漏极；
连接到所述第一源极的第二源极和连接到所述第一漏极的第二漏极；以及
连接到所述第二漏极的像素电极。
14、根据权利要求13所述的阵列基板，进一步包括位于所述第一源极与所述第二源极之间以及所述第一漏极与所述第二漏极之间的栅绝缘层，该栅绝缘层具有分别暴露出一部分第一源极和一部分第一漏极的第一接触孔和第二接触孔。
15、根据权利要求14所述的阵列基板，其中，所述第二源极通过所述第一接触孔连接到所述第一源极，所述第二漏极通过所述第二接触孔连接到所述第一漏极。
16、根据权利要求13所述的阵列基板，进一步包括位于所述第二漏极与所述像素电极之间的钝化层。
17、根据权利要求16所述的阵列基板，其中，所述钝化层具有暴露出一部分第二漏极的漏接触孔。
18、根据权利要求17所述的阵列基板，其中，所述像素电极通过所述漏接触孔连接到所述第二漏极。
19、一种制造薄膜晶体管的方法，其包括以下步骤：
在基板上设置包括多个同轴硅纳米线的多同轴硅纳米线单元，该多同轴硅纳米线单元包括中央部分和该中央部分的端部；
在所述中央部分上形成栅极；以及
在相应的端部上按电连接到所述多同轴硅纳米线单元的方式形成源极和漏极。
20、根据权利要求18所述的方法，进一步包括以下步骤：在所述多同轴硅纳米线单元与该多同轴硅纳米线单元的中央部分上的所述栅极之间形成固定层。
21、根据权利要求18所述的方法，进一步包括形成所述多个同轴硅纳米线中的每一个的步骤，这包括形成核的步骤以及形成包绕该核的绝缘层的步骤。
22、根据权利要求21所述的方法，其中，形成核的步骤包括使半导体材料结晶的步骤，形成包绕该核的绝缘层的步骤包括使二氧化硅和氧化铝中的一种结晶的步骤。
23、根据权利要求21所述的方法，进一步包括以下步骤：去除所述绝缘层在所述多同轴硅纳米线单元的端部的一部分，以使所述核与所述源极和漏极相连接。
24、一种制造包括薄膜晶体管的阵列基板的方法，其包括以下步骤：
在基板上设置包括多个同轴硅纳米线的多同轴硅纳米线单元，该多同轴硅纳米线单元包括中央部分和该中央部分的端部；
在所述中央部分上形成栅极；
在相应的端部上按电连接到所述多同轴硅纳米线单元的方式形成第一源极和第一漏极；
形成连接到所述第一源极的第二源极和连接到所述第一漏极的第二漏极；以及
形成连接到所述第二漏极的像素电极。
25、根据权利要求24所述的方法，其中，使用与用于形成栅极的处理相同的处理来执行形成第一源极和第一漏极的步骤。
26、根据权利要求24所述的方法，进一步包括在所述第一源极与所述第二源极之间以及所述第一漏极与所述第二漏极之间形成栅绝缘层的步骤，该栅绝缘层具有分别暴露出一部分第一源极和一部分第一漏极的第一接触孔和第二接触孔。
27、根据权利要求26所述的方法，其中，所述第二源极通过所述第一接触孔连接到所述第一源极，所述第二漏极通过所述第二接触孔连接到所述第一漏极。
28、根据权利要求24所述的方法，进一步包括在所述第二漏极与所述像素电极之间形成钝化层的步骤，该钝化层包括暴露出一部分第二漏极的漏接触孔。
29、根据权利要求28所述的方法，其中，所述像素电极通过所述漏接触孔连接到第二漏极。
30、一种薄膜晶体管，其包括：
栅极；
设置在所述栅极与基板之间的多同轴纳米线单元，其包括多个同轴纳米线；
被设置为电连接到所述多同轴纳米线单元的源极和漏极。
31、一种包括薄膜晶体管的阵列基板，其包括：
栅极；
设置在所述栅极与基板之间的多同轴纳米线单元，其包括多个同轴纳米线；
被设置为电连接到所述多同轴纳米线单元的第一源极和第一漏极；
连接到所述第一源极的第二源极和连接到所述第一漏极的第二漏极；以及
连接到所述第二漏极的像素电极。
32、一种制造薄膜晶体管的方法，其包括以下步骤：
在基板上设置包括多个同轴纳米线的多同轴纳米线单元；
在所述多同轴纳米线单元的一部分上形成栅极；
按电连接到所述多同轴纳米线单元的方式形成源极和漏极。
33、一种制造包括薄膜晶体管的阵列基板的方法，其包括以下步骤：
在基板上设置包括多个同轴纳米线的多同轴纳米线单元；
在所述多同轴纳米线单元的一部分上形成栅极；
按电连接到所述多同轴纳米线单元的方式形成第一源极和第一漏极；
形成连接到所述第一源极的第二源极和连接到所述第一漏极的第二漏极；以及
形成连接到所述第二漏极的像素电极。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101740619B (zh) * 2008-11-13 2011-07-20 北京大学 一种纳米线场效应晶体管

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101100887B1 (ko) * 2005-03-17 2012-01-02 삼성전자주식회사 박막 트랜지스터, 박막 트랜지스터 표시판 및 그 제조 방법
US7426000B2 (en) * 2005-04-14 2008-09-16 Samsung Electronics Co., Ltd. Transistor, display device including the same, and manufacturing method thereof
KR101137865B1 (ko) * 2005-06-21 2012-04-20 엘지디스플레이 주식회사 박막 트랜지스터 기판의 제조방법 및 이를 이용한 박막트랜지스터 기판
US7767564B2 (en) * 2005-12-09 2010-08-03 Zt3 Technologies, Inc. Nanowire electronic devices and method for producing the same
KR101453829B1 (ko) * 2007-03-23 2014-10-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그 제조 방법
KR100972842B1 (ko) * 2007-09-11 2010-07-28 포항공과대학교 산학협력단 나노막대를 포함하는 나노디바이스 및 그 제조 방법
US8076175B2 (en) 2008-02-25 2011-12-13 Suniva, Inc. Method for making solar cell having crystalline silicon P-N homojunction and amorphous silicon heterojunctions for surface passivation
US20090211623A1 (en) * 2008-02-25 2009-08-27 Suniva, Inc. Solar module with solar cell having crystalline silicon p-n homojunction and amorphous silicon heterojunctions for surface passivation
KR101448084B1 (ko) 2008-05-09 2014-10-10 주성엔지니어링(주) 박막 트랜지스터 및 이의 제조 방법
KR101791938B1 (ko) 2010-12-29 2017-11-02 삼성전자 주식회사 복수의 그래핀 채널층을 구비하는 그래핀 전자소자
CN102157557B (zh) * 2011-01-27 2012-07-25 北京大学 一种基于纳米线器件的耐高压横向双向扩散晶体管
JP5583097B2 (ja) * 2011-09-27 2014-09-03 株式会社東芝 透明電極積層体
KR101510217B1 (ko) 2013-03-20 2015-04-08 한국기계연구원 나노임프린트를 이용한 고결정성 나노구조 제조방법 및 이를 이용한 트랜지스터의 제조방법 및 센서의 제조방법
KR102080484B1 (ko) * 2013-10-31 2020-02-24 엘지디스플레이 주식회사 액정표시장치용 어레이기판 및 그의 제조방법
US9577110B2 (en) * 2013-12-27 2017-02-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including an oxide semiconductor and the display device including the semiconductor device
KR101537007B1 (ko) * 2014-03-12 2015-07-21 주성엔지니어링(주) 박막 트랜지스터 및 이의 제조 방법
CN107768386B (zh) * 2017-11-16 2020-09-01 深圳市华星光电半导体显示技术有限公司 Tft阵列基板及其制作方法以及液晶显示面板

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3141860B2 (ja) * 1998-10-28 2001-03-07 ソニー株式会社 液晶表示装置の製造方法
TW511298B (en) 1999-12-15 2002-11-21 Semiconductor Energy Lab EL display device
KR100397875B1 (ko) * 2000-05-18 2003-09-13 엘지.필립스 엘시디 주식회사 박막 트랜지스터 및 그 제조방법
KR100848099B1 (ko) * 2002-05-27 2008-07-24 삼성전자주식회사 액정 표시 장치용 박막 트랜지스터 기판
JP2003017508A (ja) * 2001-07-05 2003-01-17 Nec Corp 電界効果トランジスタ
US6891227B2 (en) * 2002-03-20 2005-05-10 International Business Machines Corporation Self-aligned nanotube field effect transistor and method of fabricating same
AU2003283973B2 (en) 2002-09-30 2008-10-30 Oned Material Llc Large-area nanoenabled macroelectronic substrates and uses therefor
KR101043578B1 (ko) * 2002-09-30 2011-06-23 나노시스, 인크. 나노와이어 트랜지스터를 사용하는 집적 디스플레이
US7135728B2 (en) * 2002-09-30 2006-11-14 Nanosys, Inc. Large-area nanoenabled macroelectronic substrates and uses therefor
US7067867B2 (en) * 2002-09-30 2006-06-27 Nanosys, Inc. Large-area nonenabled macroelectronic substrates and uses therefor
KR100558037B1 (ko) * 2003-01-13 2006-03-07 주식회사 하이닉스반도체 실리콘나노와이어를 이용한 반도체 소자의 콘택 형성 방법
EP1620358A1 (en) * 2003-04-22 2006-02-01 Commissariat A L'energie Atomique A process for modifying at least one electrical property of a nanotube or a nanowire and a transistor incorporating it.
KR100491979B1 (ko) * 2003-06-27 2005-05-27 한국전자통신연구원 초미세 채널 전계 효과 트랜지스터 및 그 제조방법
JP4407311B2 (ja) * 2004-02-20 2010-02-03 セイコーエプソン株式会社 薄膜トランジスタの製造方法
US7344961B2 (en) * 2004-07-07 2008-03-18 Nanosys, Inc. Methods for nanowire growth
KR100615233B1 (ko) * 2004-07-21 2006-08-25 삼성에스디아이 주식회사 박막 트랜지스터, 및 이를 구비한 평판 표시장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101740619B (zh) * 2008-11-13 2011-07-20 北京大学 一种纳米线场效应晶体管

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Publication number Publication date
US8216889B2 (en) 2012-07-10
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US8044391B2 (en) 2011-10-25
KR101109623B1 (ko) 2012-01-31

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